互补式半导体元件及其制造方法
阅读：1024发布：2020-09-13
专利汇可以提供互补式半导体元件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 公开一种互补式 半导体 元件及其制造方法。第一半导体层配置于基底上且具有通道区与位于通道区两侧的两个掺杂区。第一介电层配置于基底上且 覆盖 第一半导体层。栅极配置于第一介电层上，其中栅极对应第一半导体层的通道区。第二介电层配置于第一介电层上且覆盖栅极。第二半导体层配置于第二介电层上且对应栅极。第二半导体层的边界不超出栅极的边界。至少一第一导电插塞贯穿第一介电层与第二介电层并与第一半导体层的掺杂区其中一者 接触 。至少一接点与第二半导体层接触。，下面是互补式半导体元件及其制造方法专利的具体信息内容。
1.一种互补式半导体元件，包括：
基底，具有第一区及第二区；
第一半导体层，配置于所述第一区的所述基底上且具有一通道区与位于所述通道区两侧的两个掺杂区；
第一介电层，配置于所述第一区及所述第二区的所述基底上，且覆盖所述第一半导体层；
第一栅极及第二栅极，分别配置于所述第一区及所述第二区的所述第一介电层上，其中所述第一栅极对应所述第一半导体层的所述通道区；
第二介电层，配置于所述第一区及所述第二区的所述第一介电层上，且覆盖所述第一栅极及所述第二栅极；
第二半导体层，配置于所述第二介电层上且对应所述第二栅极，其中所述第二半导体层的边界不超出所述第二栅极的边界；
两个第一导电插塞，贯穿所述第一介电层与所述第二介电层，配置于所述第一栅极的两侧并分别与所述第一半导体层的所述掺杂区接触；以及
两个接点，位于所述第二区上并与所述第二半导体层接触，
其中所述基底为软性基底，且所述第一半导体层包括工艺温度不超过450℃的低温多晶硅，以及
其中该第一区的元件作为驱动有机发光二极管的电晶体，而该第二区的元件作为切换电晶体。
2.如权利要求1所述的互补式半导体元件，其中所述通道区为未掺杂区。
3.如权利要求1所述的互补式半导体元件，其中所述通道区为掺杂区。
4.如权利要求1所述的互补式半导体元件，还包括第三介电层，配置于所述第一区及所述第二区的所述第二介电层上。
5.如权利要求4所述的互补式半导体元件，其中各接点为金属图案，所述金属图案分别配置所述第二半导体层的顶面的两侧且曝露出所述第二半导体层的顶面的中间区域，且所述第三介电层覆盖所述金属图案以及所述第二半导体层的曝露出的上表面；以及其中所述第三介电层覆盖所述第一导电插塞。
6.如权利要求4所述的互补式半导体元件，其中各接点为贯穿所述第三介电层的第二导电插塞，且所述第一导电插塞还贯穿所述第三介电层。
7.如权利要求6所述的互补式半导体元件，其中所述第一栅极与所述第二导电插塞其中一者电连接。
8.如权利要求7所述的互补式半导体元件，还包括贯穿所述第二介电层与所述第三介电层且与所述第一栅极接触的第三导电插塞，其中所述第三导电插塞与所述第二导电插塞其中一者电连接。
9.如权利要求1所述的互补式半导体元件，其中所述第二半导体层的边界落入所述第二栅极的边界内。
10.如权利要求1所述的互补式半导体元件，其中所述第二半导体层的材料包括金属氧化物半导体。
11.如权利要求10所述的互补式半导体元件，其中所述第二半导体层的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其组合。
12.如权利要求1所述的互补式半导体元件，其中所述第一栅极与所述第二栅极的材料包括钼、钨、铝、钛或包含上述其中一种材料的合金系统。
13.如权利要求1所述的互补式半导体元件，其中所述第一区为P型元件区，所述第二区为N型元件区；或所述第一区为N型元件区，所述第二区为P型元件区。
互补式半导体元件及其制造方法
技术领域
[0002] 本发明涉及一种本发明是有关于一种半导体元件及其制造方法，且特别是涉及一种包含低温多晶硅(low temperature polysilicon，LTPS)及金属氧化物半导体的半导体元件及其制造方法。
背景技术
[0003] 互补式金属氧化物半导体(CMOS)元件具有只有在电晶体需要切换启闭时才需耗能的优点，因此非常省电且发热少。此外，许多逻辑电路也需要通过CMOS的特性才能容易达成。
[0004] 一般而言，低温多晶硅元件的制作工艺温度约在600℃。然而，低温多晶硅元件需要至少六道光刻蚀刻制作工艺(Photolithography and Etch Process；PEP)，再加上离子注入、退火、氢化等制作工艺，使得制作工艺步骤便得非常复杂。此外，所形成的CMOS的临界电压(Vt)的数值以及在操作电压0V的漏电流不易控制，使得CMOS特性不佳失去实用性。另一方面，高温多晶硅元件同样也是制作工艺步骤繁复，且高温使得这项技术无法应用于软性基板上。
发明内容
[0005] 有鉴于此，本发明的目的在于提供一种半导体元件及其制造方法，可利用较少的制作工艺步骤、较宽的制作工艺条件以及较低的制作工艺温度来制造具有良好CMOS特性的半导体元件。
[0006] 为达上述目的，本发明提供一种半导体元件。基底具有第一区及第二区。第一半导体层配置于第一区的基底上且具有通道区与位于通道区两侧的两个掺杂区。第一介电层配置于第一区及第二区的基底上，且覆盖第一半导体层。第一栅极及第二栅极分别配置于第一区及第二区的第一介电层上，其中第一栅极对应第一半导体层的通道区。第二介电层配置于第一区及第二区的第一介电层上，且覆盖第一栅极及第二栅极。第二半导体层配置于第二介电层上且对应第二栅极，其中第二半导体层的边界不超出第二栅极的边界。两个第一导电插塞(conductive plug)贯穿第一介电层与第二介电层、配置于第一栅极的两侧并分别与第一半导体层的掺杂区接触。两个接点(例如金属图案或导电插塞)位于第二区上并与第二半导体层接触。
[0007] 在本发明的一实施例中，上述通道区为未掺杂区。
[0008] 在本发明的一实施例中，上述通道区为掺杂区。
[0009] 在本发明的一实施例中，上述半导体元件还包括一第三介电层，配置于第一区及第二区的第二介电层上。
[0010] 在本发明的一实施例中，上述各接点为一金属图案，金属图案分别配置第二半导体层的顶面的两侧且曝露出第二半导体层的顶面的中间区域，且第三介电层覆盖金属图案以及第二半导体层的曝露出的上表面。此外，第三介电层覆盖第一导电插塞。
[0011] 在本发明的一实施例中，上述各接点为贯穿第三介电层的一第二导电插塞，且第一导电插塞还贯穿第三介电层。
[0012] 在本发明的一实施例中，上述第一栅极与第二导电插塞其中一者电连接。
[0013] 在本发明的一实施例中，上述半导体元件还包括贯穿第二介电层与第三介电层且与第一栅极接触的一第三导电插塞，其中第三导电插塞与第二导电插塞其中一者电连接。
[0014] 在本发明的一实施例中，上述第二半导体层的边界落入第二栅极的边界内。
[0015] 在本发明的一实施例中，上述第一半导体层的材料包括低温多晶硅。
[0016] 在本发明的一实施例中，上述第二半导体层的材料包括金属氧化物半导体。
[0017] 在本发明的一实施例中，上述第二半导体层的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其组合。
[0019] 在本发明的一实施例中，上述第一区为P型元件区，第二区为N型元件区；或第一区为N型元件区，第二区为P型元件区。
[0020] 本发明另提供一种半导体元件。第一半导体层配置于基底上且具有通道区与位于通道区两侧的两个掺杂区。第一介电层配置于基底上且覆盖第一半导体层。栅极配置于第一介电层上，其中栅极对应第一半导体层的通道区。第二介电层配置于第一介电层上且覆盖栅极。第二半导体层配置于第二介电层上且对应栅极，其中第二半导体层的边界不超出栅极的边界。至少一第一导电插塞贯穿第一介电层与第二介电层并与第一半导体层的掺杂区其中一者接触。至少一接点(例如金属图案或导电插塞)与第二半导体层接触。
[0021] 在本发明的一实施例中，上述通道区为未掺杂区。
[0022] 在本发明的一实施例中，上述通道区为掺杂区。
[0023] 在本发明的一实施例中，上述半导体元件还包括一第三介电层，配置于第二介电层上。
[0024] 在本发明的一实施例中，上述至少一第一导电插塞包括贯穿第一介电层与第二介电层的二第一导电插塞，第一导电插塞配置于栅极的两侧并分别与第一半导体层的掺杂区接触，且第三介电层覆盖第一导电插塞。此外，至少一接点包括二金属图案，金属图案分别配置第二半导体层的顶部的两侧且曝露出第二半导体层的顶部的中央区域，且第三介电层覆盖金属图案以及第二半导体层的曝露出的上表面。
[0025] 在本发明的一实施例中，上述第一导电插塞其中一者与金属图案其中一者电连接。
[0026] 在本发明的一实施例中，上述第一导电插塞未与金属图案电连接。
[0027] 在本发明的一实施例中，上述至少一第一导电插塞包括贯穿第一介电层、第二介电层与第三介电层的两个第一导电插塞，第一导电插塞配置于栅极的两侧并分别与第一半导体层的掺杂区接触。此外，至少一接点包括贯穿第三介电层的二第二导电插塞。
[0028] 在本发明的一实施例中，上述第一导电插塞其中一者与第二导电插塞其中一者电连接。
[0029] 在本发明的一实施例中，上述第一导电插塞未与第二导电插塞电连接。
[0030] 在本发明的一实施例中，上述接点为贯穿第三介电层的一第二导电插塞，第一导电插塞还贯穿第三介电层，且第二导电插塞与第一导电插塞电连接。
[0031] 在本发明的一实施例中，上述第二半导体层的边界落入栅极的边界内。
[0032] 在本发明的一实施例中，上述第一半导体层的材料包括低温多晶硅。
[0033] 在本发明的一实施例中，上述第二半导体层的材料包括金属氧化物半导体。
[0034] 在本发明的一实施例中，上述第二半导体层的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其组合。
[0035] 在本发明的一实施例中，上述栅极的材料包括钼(Mo)、钨(W)、铝(Al)、钛(Ti)或包含上述其中一种材料的合金系统。
[0036] 本发明又提供一种半导体元件的制造方法。提供具有第一区及第二区的基底。在第一区的基底上形成第一半导体层。在第一区及第二区的基底上形成第一介电层，且第一介电层覆盖第一半导体层。在第一区及第二区的第一介电层上分别形成第一栅极及第二栅极。以第一栅极为掩模，对第一半导体层进行离子注入制作工艺，以在第一半导体层中形成两个掺杂区。在第一区及第二区的基底上形成第二介电层，第二介电层覆盖第一栅极及第二栅极。在第二介电层上形成第二半导体层，第二半导体层对应第二栅极，且第二半导体层的边界不超出第二栅极的边界。进行一图案化步骤，以在第一介电层与第二介电层中形成两个第一开口，第一开口分别暴露出第一半导体层的掺杂区。在基底上形成金属层，金属层填入第一开口以在各第一开口中形成第一导电插塞，且金属层与第二半导体层的部分上表面接触。
[0037] 在本发明的一实施例中，上述金属层具有两个金属图案，金属图案分别覆盖第二半导体层的顶部的两侧且曝露出第二半导体层的顶部的中央区域。
[0038] 在本发明的一实施例中，上述制造方法还包括在第一区及第二区的第二介电层上形成一第三介电层，第三介电层覆盖金属图案以及第二半导体层的曝露出的上表面，且覆盖第一导电插塞。
[0039] 在本发明的一实施例中，在第二介电层上形成第二半导体层之后以及进行图案化步骤之前，上述制造方法还包括在第一区及第二区的第二介电层上形成一第三介电层，且第一开口贯穿第一介电层、第二介电层及第三介电层。此外，图案化步骤还包括在第三介电层中形成两个第二开口，第二开口暴露出第二半导体层的部分上表面。另外，金属层还填入第二开口以在各第二开口中形成一第二导电插塞。
[0040] 在本发明的一实施例中，上述第一栅极与第二导电插塞其中一者电连接。
[0041] 在本发明的一实施例中，上述图案化步骤还包括在第二介电层与第三介电层中形成一第三开口，第三开口曝露出部分第一栅极。此外，金属层还填入第三开口以在第三开口中形成一第三导电插塞，且第三导电插塞与第二导电插塞其中一者电连接。
[0042] 在本发明的一实施例中，上述第二半导体层的边界落入第二栅极的边界内。
[0043] 在本发明的一实施例中，上述第一半导体层的材料包括低温多晶硅。
[0044] 在本发明的一实施例中，上述第一半导体层的形成方法包括：在第一区及第二区的基底上形成非晶硅层；对非晶硅层进行结晶化制作工艺以形成多晶硅层；以及图案化多晶硅层。
[0045] 在本发明的一实施例中，上述结晶化制作工艺包括准分子激光退火(ELA)制作工艺及金属诱导结晶(MIC)制作工艺。
[0046] 在本发明的一实施例中，上述第二半导体层的材料包括金属氧化物半导体。
[0047] 在本发明的一实施例中，上述第二半导体层的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其组合。
[0048] 在本发明的一实施例中，上述第一栅极与第二栅极的材料包括钼(Mo)、钨(W)、铝(Al)、钛(Ti)或包含上述其中一种材料的合金系统。
[0049] 在本发明的一实施例中，上述制作工艺温度不超过450℃。
[0050] 在本发明的一实施例中，上述第一区为P型元件区，第二区为N型元件区；或第一区为N型元件区，第二区为P型元件区。
[0051] 本发明再提供一种半导体元件的制造方法。在基底上形成第一半导体层。在基底上形成第一介电层，且第一介电层覆盖第一半导体层。在第一介电层上形成栅极。以栅极为掩模，对第一半导体层进行离子注入制作工艺，以在第一半导体层中形成两个掺杂区。在基底上形成第二介电层，第二介电层覆盖栅极。在第二介电层上形成第二半导体层，第二半导体层对应栅极，且第二半导体层的边界不超出栅极的边界。进行一图案化步骤，以在第一介电层与第二介电层中形成至少一第一开口，第一开口暴露出第一半导体层中的一个掺杂区。在基底上形成金属层，金属层填入第一开口以在第一开口中形成第一导电插塞，且金属层至少与第二半导体层的部分上表面接触。
[0052] 在本发明的一实施例中，上述金属层具有两个金属图案，金属图案分别配置第二半导体层的顶部的两侧并曝露出第二半导体层的顶部的中央区域。
[0053] 在本发明的一实施例中，上述制造方法还包括在第二介电层上形成一第三介电层，第三介电层覆盖金属图案以及第二半导体层的曝露出的上表面，且覆盖至少一第一导电插塞。
[0054] 在本发明的一实施例中，在第二介电层上形成第二半导体层之后以及进行图案化步骤之前，上述制造方法还包括在第一区及第二区的第二介电层上形成一第三介电层，且至少一第一开口包括贯穿第一介电层、第二介电层及第三介电层的两个第一开口，第一开口配置于栅极的两侧并分别露出第一半导体层的掺杂区。此外，图案化步骤还包括在第三介电层中形成两个第二开口，第二开口暴露出第二半导体层的部分上表面。另外，金属层还填入第二开口以在各第二开口中形成一第二导电插塞。
[0055] 在本发明的一实施例中，上述第一导电插塞其中一者与第二导电插塞其中一者电连接。
[0056] 在本发明的一实施例中，上述第一导电插塞未与第二导电插塞电连接。
[0057] 在本发明的一实施例中，在第二介电层上形成第二半导体层之后以及进行图案化步骤之前，上述制造方法还包括在第一区及第二区的第二介电层上形成一第三介电层，且第一开口贯穿第一介电层、第二介电层及第三介电层。此外，图案化步骤还包括在第三介电层中形成一第二开口，第二开口暴露出第二半导体层的部分上表面。另外，金属层还填入第二开口以在第二开口中形成一第二导电插塞，且第二导电插塞与第一导电插塞电连接。
[0058] 在本发明的一实施例中，上述第二半导体层的边界落入栅极的边界内。
[0059] 在本发明的一实施例中，上述第一半导体层的材料包括低温多晶硅。
[0060] 在本发明的一实施例中，上述第一半导体层的形成方法包括：在基底上形成非晶硅层；对非晶硅层进行结晶化制作工艺以形成多晶硅层；以及图案化多晶硅层。
[0061] 在本发明的一实施例中，上述结晶化制作工艺包括准分子激光退火(ELA)制作工艺及金属诱导结晶(MIC)制作工艺。
[0062] 在本发明的一实施例中，上述第二半导体层的材料包括金属氧化物半导体。
[0063] 在本发明的一实施例中，上述第二半导体层的材料包括ZnO、InOx、SnOx、GaOx、AlOx或其组合。
[0064] 在本发明的一实施例中，上述栅极的材料包括钼(Mo)、钨(W)、铝(Al)、钛(Ti)或包含上述其中一种材料的合金系统。
[0065] 在本发明的一实施例中，上述制作工艺温度不超过450℃。
[0066] 基于上述，本发明可利用仅五道PEP完成具有N型元件及P型元件的半导体结构，大幅度减少制作工艺次数，降低成本，提升竞争力。此外，本发明的方法使用的制作工艺温度不超过450℃，可应用于玻璃以及软性基板，提升电路设计的多样性以及性能。
附图说明
[0068] 图1A至图1E为本发明第一实施例所绘示的半导体元件的制造方法的剖面示意图；
[0069] 图2A至图2D为本发明第二实施例所绘示的半导体元件的制造方法的剖面示意图；
[0070] 图3A至图3B为本发明第三实施例所绘示的半导体元件的制造方法的剖面示意图；
[0071] 图4A至图4E为本发明第四实施例所绘示的半导体元件的制造方法的剖面示意图；
[0072] 图4F为本发明第四实施例所绘示的半导体元件的剖面示意图；
[0073] 图5A至图5D为本发明第五实施例所绘示的半导体元件的制造方法的剖面示意图；
[0074] 图5E为本发明第五实施例所绘示的半导体元件的剖面示意图；
[0075] 图6A至图6B为本发明第六实施例所绘示的半导体元件的制造方法的剖面示意图。
[0076] 主要元件符号说明
[0077] 100、200、400、500：基底
[0078] 100a、200a：第一区
[0079] 100b、200b：第二区
[0080] 101、401：结晶化制作工艺
[0081] 102、402：非晶硅层
[0082] 103、116、203、216、403、416、503、516：半导体层
[0083] 104、114、120、204、214、218、404、414、420、504、514、518：介电层[0084] 106、108、206、208、406、506：栅极
[0085] 110、210、410、510：掺杂区
[0086] 112、212、412、512：通道区
[0087] 117、220、222、223、417、520、522：开口
[0088] 118、224、418、524：金属层
[0089] 118a、224a、224b、224c、418a、524a、524b：导电插塞
[0090] 118b、418b：金属图案
具体实施方式
[0091] 第一实施例
[0092] 图1A至图1E为依据本发明第一实施例所绘示的半导体元件的制造方法的剖面示意图。
[0093] 请参照图1A，提供基底100。基底100可为硬性基底或软性基底。硬性基底例如是玻璃基底或硅基底。软性基底例如是金属薄片或塑胶基底。基底100具有第一区100a及第二区100b。在一实施例中，第一区100a例如为P型元件区，而第二区100b例如为N型元件区。
[0094] 接着，请参照图1A及图1B，在第一区100a的基底100上形成半导体层103。本发明的半导体层103的材料包括低温多晶硅(low temperature polysilicon，LTPS)，其制作工艺温度不超过450℃，因此可应用于软性基底。在一实施例中，制作工艺温度等于或小于450℃。在另一实施例中，制作工艺温度等于或小于400℃。形成半导体层103的方法包括在第一区100a及第二区100b的基底100上形成非晶硅层102。然后，如图1A所示，对非晶硅层102进行结晶化制作工艺101以形成多晶硅层。结晶化制作工艺101包括准分子激光退火(excimer laser annealing，ELA)制作工艺及金属诱导结晶(metal induced crystallization，MIC)制作工艺。接着，在基底100上形成图案化光致抗蚀剂层(未绘示)。之后，以图案化光致抗蚀剂层为掩模，将多晶硅层图案化，以在第一区100a的基底100上形成半导体层103，如图1B所示。
[0095] 继之，请继续参照图1B，在第一区100a及第二区100b的基底100上形成介电层104，且介电层104覆盖半导体层103。介电层104的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积(CVD)制作工艺、物理气相沉积(PVD)制作工艺或旋转涂布法(spin coating)等等。接着，在第一区100a及第二区100b的介电层104上分别形成栅极106及栅极108。形成栅极106及栅极108的方法包括在介电层104上依序形成栅极金属层及图案化光致抗蚀剂层(未绘示)。栅极金属层的材料例如是钼(Mo)、钨(W)、铝(Al)、钛(Ti)或包含上述其中一种材料的合金系统，且其形成方法包括进行物理气相沉积制作工艺。然后，以图案化光致抗蚀剂层为掩模，将栅极金属层图案化以形成之。
[0096] 接着，请参照图1C，以栅极106为掩模，对半导体层103进行离子注入制作工艺，以在半导体层103中形成两个掺杂区110。上述离子注入制作工艺为自对准制作工艺，可以在半导体层103中形成对应栅极106的通道区112以及位于通道区112两侧的掺杂区110。在一实施例中，当第一区102a为P型元件区时，使用掺质例如是硼离子。
[0097] 在图1B及图1C的方法中，半导体层103的通道区112为未掺杂区。但本发明并不以此为限。在另一实施例中(未绘示)，在形成半导体层103之后，可以先对半导体层103进行离子注入制作工艺，之后再形成栅极106。换言之，半导体层103的通道区112可以是掺杂区。当然，也可以依制作工艺需要，将通道区112的掺杂浓度做调整。也就是说，中央通道区112与两侧掺杂区110的掺杂浓度可相同或不同。
[0098] 然后，在第一区102a及第二区102b的基底100上形成介电层114，且介电层114覆盖栅极106及栅极108。介电层114的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积制作工艺、物理气相沉积制作工艺或旋转涂布法等等。
[0099] 之后，在介电层114上形成半导体层116，半导体层116对应栅极108，且半导体层116的边界不超出栅极108的边界。换言之，半导体层116内岛状(island in)于栅极108中。在一实施例中，半导体层116的边界落入栅极108的边界内，如图1C所示。在另一实施例中(未绘示)，半导体层116的边界也可以与栅极108的边界对齐。半导体层116的材料包括金属氧化物半导体，例如ZnO、InOx、SnOx、GaOx、AlOx或其组合。形成半导体层116的方法包括在介电层114上依序形成半导体材料层及图案化光致抗蚀剂层(未绘示)。接着，以图案化光致抗蚀剂层为掩模，将半导体材料层图案化以形成之。
[0100] 之后，请参照图1D，进行图案化步骤，以在介电层104与介电层114中形成两个开口117。开口117贯穿介电层104与介电层114，配置于栅极106的两侧且分别暴露出半导体层103的掺杂区110。上述图案化步骤包括在介电层114上形成图案化光致抗蚀剂层(未绘示)。然后，以图案化光致抗蚀剂层为掩模，将介电层104与介电层114图案化以形成之。
[0101] 继之，请参照图1E，在基底100上形成金属层118，金属层118填入开口117以在各开口117中形成导电插塞118a，且金属层118与半导体层116的部分上表面接触。进一步说，金属层118具有两个金属图案118b，金属图案118b覆盖半导体层116的顶部的两侧并曝露出半导体层116的顶部的中央区域。此外，金属图案118b还分别覆盖半导体层116的相对侧壁。金属层118的材料例如是钛、铝或钛铝合金。金属层118的形成方法包括在介电层114上依序形成金属材料层及图案化光致抗蚀剂层(未绘示)。然后，以图案化光致抗蚀剂层为掩模，将金属材料层图案化以形成之。
[0102] 然后，在第一区102a及第二区102b的基底100上形成介电层120。介电层120覆盖导电插塞118a，且覆盖金属图案118b以及半导体层116的露出的上表面。介电层120的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积制作工艺、物理气相沉积制作工艺或旋转涂布法等等。此外，介电层104、介电层114与介电层120的材料可以相同或不同。至此，完成第一实施例的半导体元件的制作。
[0103] 在第一实施例中，仅需要五道光刻蚀刻制作工艺(Photolithography and Etch Process；PEP)即可完成CMOS结构，其中第一区100a形成P型元件，而第二区100b形成N型元件。详而言之，第一道PEP形成半导体层103；第二道PEP形成栅极106与栅极108；第三道PEP形成半导体层116；第四道PEP形成开口117；及第五道PEP形成金属层118。因此，通过在第一区100a上形成P型的底栅极元件以及在第二区100b上形成N型的顶栅极元件，可以减少制作工艺次数、降低成本并提升竞争力。
[0104] 以下，将参照图1E说明第一实施例的半导体结构。基底100具有第一区100a及第二区100b。半导体层103配置于第一区100a的基底100上且具有通道区112与位于通道区112两侧的两个掺杂区110。介电层104配置于第一区100a及第二区100b的基底100上，且覆盖半导体层103。栅极106及栅极108分别配置于第一区100a及第二区100b的介电层104上，其中栅极106对应半导体层103的通道区112。介电层114配置于第一区100a及第二区100b的基底100上，且覆盖栅极106及栅极108。半导体层116配置于介电层114上且对应栅极108，其中半导体层116的边界不超出栅极108的边界。两个导电插塞
118a贯穿介电层104与介电层114，配置于栅极106的两侧并分别与半导体层103的掺杂区110接触。两个金属图案118b分别配置半导体层116的两侧且裸露出半导体层116的部分上表面。介电层120配置于第一区100a及第二区100b的介电层114上、覆盖导电插塞118a、且覆盖金属图案118b以及半导体层116的曝露出的上表面。
118a贯穿介电层104与介电层114，配置于栅极106的两侧并分别与半导体层103的掺杂区110接触。两个金属图案118b分别配置半导体层116的两侧且裸露出半导体层116的部分上表面。介电层120配置于第一区100a及第二区100b的介电层114上、覆盖导电插塞118a、且覆盖金属图案118b以及半导体层116的曝露出的上表面。
[0105] 第二实施例
[0106] 图2A至图2D为依据本发明第二实施例所绘示的半导体元件的制造方法的剖面示意图。第二实施例与第一实施例类似，以下就不同处说明之，相同处则不再赘述。
[0107] 首先，请参照图2A，提供基底200。基底200具有第一区200a及第二区200b。在一实施例中，第一区100a例如为P型元件区，而第二区100b例如为N型元件区。接着，在第一区200a的基底200上形成半导体层203。然后，在第一区200a及第二区200b的基底200上形成介电层204，且介电层204覆盖半导体层203。之后，在第一区200a及第二区
200b的介电层204上分别形成栅极206及栅极208。继之，以栅极206为掩模，对半导体层
203进行离子注入制作工艺，以在半导体层203中形成两个掺杂区210。上述离子注入制作工艺为自对准制作工艺，可以在半导体层203中形成对应栅极206的通道区212以及位于通道区212两侧的掺杂区210。然后，在第一区202a及第二区202b的基底200上形成介电层214，且介电层214覆盖栅极206及栅极208。之后，在介电层214上形成半导体层216，半导体层216对应栅极208，且半导体层216的边界不超出栅极208的边界。换言之，半导体层216内岛状(island in)于栅极208中。图2A中构件的材料及形成方法请参照图1A至图1C，于此不再赘述。
200b的介电层204上分别形成栅极206及栅极208。继之，以栅极206为掩模，对半导体层
203进行离子注入制作工艺，以在半导体层203中形成两个掺杂区210。上述离子注入制作工艺为自对准制作工艺，可以在半导体层203中形成对应栅极206的通道区212以及位于通道区212两侧的掺杂区210。然后，在第一区202a及第二区202b的基底200上形成介电层214，且介电层214覆盖栅极206及栅极208。之后，在介电层214上形成半导体层216，半导体层216对应栅极208，且半导体层216的边界不超出栅极208的边界。换言之，半导体层216内岛状(island in)于栅极208中。图2A中构件的材料及形成方法请参照图1A至图1C，于此不再赘述。
[0108] 然后，请参照图2B，在第一区202a及第二区202b的基底200上形成介电层218，且介电层218覆盖半导体层216。介电层218的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积制作工艺、物理气相沉积制作工艺或旋转涂布法等等。此外，介电层204、介电层214与介电层218的材料可以相同或不同。
[0109] 继之，请参照图2C，进行图案化步骤，以在介电层204、介电层214与介电层218中形成两个开口220及两个开口222。开口220贯穿介电层204、介电层214与介电层218且分别暴露出半导体层203的掺杂区210。开口222贯穿介电层218且曝露出半导体层216的部分上表面。
[0110] 然后，请参照图2D，在基底200上形成金属层224，金属层224填入开口220及开口222，以在各开口220中形成导电插塞224a以及在各开口222中形成导电插塞224b。因此，金属层224与半导体层216的部分上表面接触，亦即，金属层224的导电插塞224b与导体层216的部分上表面接触。金属层224的材料与形成方法如第一实施例所述，在此不再赘述。
[0111] 至此，完成第二实施例的半导体元件的制作。与第一实施例相似，第二实施例的CMOS结构同样仅需要五道PEP即可完成。
[0112] 以下，将参照图2D说明第二实施例的半导体结构。基底200具有第一区200a及第二区200b。半导体层203配置于第一区200a的基底200上且具有通道区212与位于通道区212两侧的两个掺杂区210。介电层204配置于第一区200a及第二区200b的基底200上，且覆盖半导体层203。栅极206及栅极208分别配置于第一区200a及第二区200b的介电层204上，其中栅极206对应半导体层203的通道区212。介电层214配置于第一区200a及第二区200b的基底200上，且覆盖栅极206及栅极208。半导体层216配置于介电层214上且对应栅极208，其中半导体层216的边界不超出栅极208的边界。介电层218配置于第一区200a及第二区200b的介电层214上，且覆盖半导体层216。两个导电插塞224a贯穿介电层204、介电层214与介电层218，配置于栅极206的两侧并分别与半导体层203的掺杂区210接触。两个导电插塞224b贯穿介电层218且与半导体层216接触。
[0113] 第三实施例
[0114] 3A至图3B为依据本发明第三实施例所绘示的半导体元件的制造方法的剖面示意图。第三实施例与第二实施例类似，以下就不同处说明之，相同处则不再赘述。
[0115] 首先，提供图2B的中间结构。然后，请参照图3A，进行图案化步骤，以在介电层204、介电层214与介电层218中形成两个开口220、两个开口222及一个开口223。开口220贯穿介电层204、介电层214与介电层218且分别暴露出半导体层203的掺杂区210。开口
222贯穿介电层218且曝露出半导体层216的部分上表面。开口223贯穿介电层214与介电层218，且开口223曝露出部分栅极206。
222贯穿介电层218且曝露出半导体层216的部分上表面。开口223贯穿介电层214与介电层218，且开口223曝露出部分栅极206。
[0116] 然后，请参照图3B，在基底200上形成金属层224，金属层224填入开口220、开口222及开口223，以在各开口220中形成导电插塞224a、在各开口222中形成导电插塞224b以及在开口223中形成导电插塞224c。因此，金属层224与半导体层216的部分上表面接触，亦即，金属层224的导电插塞224b与半导体层216的部分上表面接触。特别要注意的是，导电插塞224c与导电插塞224b其中一者例如通过导线(未绘示)而彼此电连接。此外，导电插塞224c与栅极206电连接。换言之，栅极206与导电插塞224b其中一者电连接。
金属层224的材料与形成方法如第一实施例所述，在此不再赘述。
金属层224的材料与形成方法如第一实施例所述，在此不再赘述。
[0117] 至此，完成第三实施例的半导体元件的制作。与第二实施例相似，第三实施例的CMOS结构同样仅需要五道PEP即可完成。
[0118] 在第三实施例中，栅极206与导电插塞224b其中一者例如通过导电插塞224c电连接，且此结构可以应用于主动矩阵有机发光二极管(Active Matrix Organic Light Emitting Diodes；AMOLED)，其中第一区200a的P型元件作为驱动OLED的电晶体，而第二区200b的N型元件作为切换(switch)电晶体。
[0119] 以下，将参照图3B说明第三实施例的半导体结构。相较于第二实施例的结构，第三实施例的结构还包括一个导电插塞224c。导电插塞224c贯穿介电层214与介电层218且与栅极206接触。此外，导电插塞224c与导电插塞224b其中一者电连接。因此，栅极406与导电插塞224b其中一者电连接。
[0120] 在上述实施例中，是以第一区100a为P型元件区而第二区100b为N型元件区为例来说明之，但并不用以限定本发明。本领域具有通常知识者应了解，第一区100a可以是N型元件区，而第二区100b可以是P型元件区。
[0121] 此外，在第一至第三实施例中，P型元件及N型元件是以水平配置的方式来形成之，但本发明并不以此为限。以下，将说明P型元件及N型元件呈垂直配置的实施例。
[0122] 第四实施例
[0123] 图4A至图4E为依据本发明第四实施例所绘示的半导体元件的制造方法的剖面示意图。
[0124] 请参照图4A，提供基底400。基底400可为硬性基底或软性基底。硬性基底例如是玻璃基底或硅基底。软性基底例如是金属薄片或塑胶基底。
[0125] 然后，请参照图4A及图4B，在基底400上形成半导体层403。本发明的半导体层403的材料包括低温多晶硅(LTPS)，其制作工艺温度不超过450℃，因此可应用于软性基底。形成半导体层403的方法包括在基底400上形成非晶硅层402。然后，如图4A所示，对非晶硅层402进行结晶化制作工艺401以形成多晶硅层。结晶化制作工艺401包括准分子激光退火(ELA)制作工艺及金属诱导结晶(MIC)制作工艺。接着，在基底400上形成图案化光致抗蚀剂层(未绘示)。之后，以图案化光致抗蚀剂层为掩模，将多晶硅层图案化，以在基底400上形成半导体层403，如图4B所示。
[0126] 继之，请继续参照图4B，在基底400上形成介电层404，且介电层404覆盖半导体层403。介电层404的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积制作工艺、物理气相沉积制作工艺或旋转涂布法等等。接着，在介电层404上形成栅极406。形成栅极406方法包括在介电层404上依序形成栅极金属层及图案化光致抗蚀剂层(未绘示)。栅极金属层的材料例如是钼(Mo)、钨(W)、铝(Al)、钛(Ti)或包含上述其中一种材料的合金系统，且其形成方法包括进行物理气相沉积制作工艺。然后，以图案化光致抗蚀剂层为掩模，将栅极金属层图案化以形成之。
[0127] 接着，请参照图4C，以栅极406为掩模，对半导体层403进行离子注入制作工艺，以在半导体层403中形成两个掺杂区410。上述离子注入制作工艺为自对准制作工艺，可以在半导体层403中形成对应栅极406的通道区412以及位于通道区412两侧的掺杂区410。在一实施例中，使用掺质例如是硼离子。
[0128] 然后，在基底400上形成介电层414，且介电层414覆盖栅极406。介电层414的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积制作工艺、物理气相沉积制作工艺或旋转涂布法等等。
[0129] 之后，在介电层414上形成半导体层416，半导体层416对应栅极406，且半导体层416的边界不超出栅极406的边界。换言之，半导体层416内岛状(island in)在栅极406中。在一实施例中，半导体层416的边界落入栅极406的边界内，如图4C所示。在另一实施例中(未绘示)，半导体层416的边界也可以与栅极406的边界对齐。半导体层416的材料包括金属氧化物半导体，例如ZnO、InOx、SnOx、GaOx、AlOx或其组合。形成半导体层416的方法包括在介电层414上依序形成半导体材料层及图案化光致抗蚀剂层(未绘示)。接着，以图案化光致抗蚀剂层为掩模，将半导体材料层图案化以形成之。
[0130] 之后，请参照图4D，进行图案化步骤，以在介电层404与介电层414中形成两个开口417。开口417贯穿介电层404与介电层414，配置于栅极406的两侧并分别暴露出半导体层403的掺杂区410。上述图案化步骤包括在介电层414上形成图案化光致抗蚀剂层(未绘示)。然后，以图案化光致抗蚀剂层为掩模，将介电层404与介电层414图案化以形成之。
[0131] 继之，请参照图4E，在基底100上形成金属层418，金属层418填入开口417以在各开口417中形成导电插塞418a，且金属层418与半导体层416的部分上表面接触。进一步说，金属层418具有两个金属图案418b，金属图案418b覆盖半导体层416的顶部的两侧并曝露出半导体层416的顶部的中央区域。此外，金属图案418b还分别覆盖半导体层416的相对侧壁。金属层418的材料例如是钛、铝或钛铝合金。金属层418的形成方法包括在介电层414上依序形成金属材料层及图案化光致抗蚀剂层(未绘示)。然后，以图案化光致抗蚀剂层为掩模，将金属材料层图案化以形成之。
[0132] 然后，在基底400上形成介电层420，且介电层420覆盖金属图案418b以及半导体层416的曝露出的上表面，且覆盖导电插塞418a。介电层420的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积制作工艺、物理气相沉积制作工艺或旋转涂布法等等。此外，介电层404、介电层414与介电层420的材料可以相同或不同。
[0133] 至此，完成第四实施例的半导体元件的制作。第四实施例的结构可应用于CMOS反相器(inverter)，其中下部结构为P型元件，而上部结构为N型元件，且P型元件与N型元件共用栅极406。在一实施例中，导电插塞418a其中一者与金属图案418b其中一者电连接(如图4E所示)，此时下部P型元件以及上部N型元件可同时驱动。在另一实施例中，导电插塞418a与金属图案418b彼此未电连接(如图4F所示)，此时下部P型元件以及上部N型元件为分开驱动。
[0134] 在第四实施例中，仅需要五道PEP即可完成CMOS反相器。详而言之，第一道PEP形成半导体层403；第二道PEP形成栅极406；第三道PEP形成半导体层416；第四道PEP形成开口417；及第五道PEP形成金属层418。因此，通过在基底400上形成下部P型元件以及上部N型元件，可以减少制作工艺次数、降低成本并提升竞争力。
[0135] 以下，将参照图4E与图4F说明第四实施例的半导体结构。半导体层403配置于基底400上且具有通道区412与位于通道区412两侧的两个掺杂区410。介电层404配置于基底400上且覆盖半导体层403。栅极406配置于介电层404上，其中栅极406对应半导体层403的通道区412。介电层414配置于基底400上且覆盖栅极406。半导体层416配置于介电层414上且对应栅极406，其中半导体层416的边界不超出栅极406的边界。两个导电插塞418a贯穿介电层404与介电层414，配置于栅极406的两侧并分别与半导体层403的掺杂区410接触。两个金属图案418b分别配置半导体层416的顶部的两侧并曝露出半导体层406的顶部的中央区域。介电层420配置于介电层414上、覆盖导电插塞418a、且覆盖金属图案418b以及半导体层416的曝露出的上表面。在一实施例中，导电插塞418a其中一者与金属图案418b其中一者电连接，如图4E所示。在另一实施例中，导电插塞418a未与金属图案418b电连接，如图4F所示
[0136] 第五实施例
[0137] 图5A至图5D为依据本发明第五实施例所绘示的半导体元件的制造方法的剖面示意图。第五实施例与第四实施例类似，以下就不同处说明之，相同处则不再赘述。
[0138] 首先，请参照图5A，提供基底500。接着，在基底500上形成半导体层503。然后，在基底500上形成介电层504，且介电层504覆盖半导体层503。之后，在介电层504上形成栅极506。继之，以栅极506为掩模，对半导体层503进行离子注入制作工艺，以在半导体层503中形成两个掺杂区510。上述离子注入制作工艺为自对准制作工艺，可以在半导体层503中形成对应栅极506的通道区512以及位于通道区512两侧的掺杂区510。然后，在基底500上形成介电层514，且介电层514覆盖栅极506。之后，在介电层514上形成半导体层516，半导体层516对应栅极506，且半导体层516的边界不超出栅极506的边界。换言之，半导体层516内岛状(island in)于栅极508中。图5A中构件的材料及形成方法请参照图4A至4C，于此不再赘述。
[0139] 然后，请参照图5B，在基底500上形成介电层518，且介电层518覆盖半导体层516。介电层518的材料例如是氧化硅、氮化硅、氮氧化硅、高k材料或合适的有机材料，且其形成方法包括进行化学气相沉积制作工艺。此外，介电层504、介电层514与介电层518的材料可以相同或不同。
[0140] 继之，请参照图5C，进行图案化步骤，以在介电层504、介电层514与介电层518中形成两个开口520及两个开口522。开口520贯穿介电层504、介电层514与介电层518，配置于栅极506的两侧并分别暴露出半导体层503的掺杂区510。开口522贯穿介电层518且曝露出半导体层516的部分上表面。
[0141] 然后，请参照图5D，在基底500上形成金属层524，金属层524填入开口520及开口522，以在各开口520中形成导电插塞524a以及在各开口522中形成导电插塞524b。因此，金属层524与半导体层516的部分上表面接触，亦即，金属层524的导电插塞524b与半导体层516的部分上表面接触。金属层524的材料与形成方法如第四实施例所述，在此不再赘述。
[0142] 至此，完成第五实施例的半导体元件的制作。与第四实施例相似，第五实施例的CMOS结构同样仅需要五道PEP即可完成。第五实施例的结构可应用于CMOS反相器，其中下部结构为P型元件，而上部结构为N型元件，且P型元件与N型元件共用栅极506。在一实施例中，导电插塞524a其中一者与导电插塞524b其中一者电连接(如图5D所示)，此时下部P型元件以及上部N型元件可同时驱动。在另一实施例中，导电插塞524a与导电插塞524b彼此未电连接(如图5E所示)，此时下部P型元件以及上部N型元件为分开驱动。
[0143] 以下，将参照图5D及图5E说明第五实施例的半导体结构。半导体层503配置在基底500上且具有通道区512与位于通道区512两侧的两个掺杂区510。介电层504配置于基底500上且覆盖半导体层503。栅极506配置于介电层504上，其中栅极506对应半导体层503的通道区512。介电层514配置于基底500上且覆盖栅极506。半导体层516配置于介电层514上且对应栅极506，其中半导体层516的边界不超出栅极506的边界。介电层518配置于基底500上且覆盖半导体层516。两个导电插塞524a贯穿介电层504、介电层514与介电层518，配置于栅极506的两侧并分别与半导体层503的掺杂区510接触。两个导电插塞524b贯穿介电层518并与半导体层516接触。在一实施例中，导电插塞524a其中一者与导电插塞524b其中一者电连接，如图5D所示。在另一实施例中，导电插塞524a未与导电插塞524b电连接，如图5E所示。
[0144] 在第四、第五实施例中，是以下部P型元件以及上部N型元件为例来说明之，但并不用以限定本发明。本领域具有通常知识者应了解，也可形成下部N型元件以及上部P型元件的结构。
[0145] 第六实施例
[0146] 图6A至图6B为依据本发明第六实施例所绘示的半导体元件的制造方法的剖面示意图。第六实施例与第四实施例类似，以下就不同处说明之，相同处则不再赘述。
[0147] 首先，提供图5B的中间结构。然后，请参照图6A，进行图案化步骤，以在介电层504、介电层514与介电层518中形成一个开口520及一个开口522。开口520贯穿介电层
504、介电层514与介电层518，位于栅极506的一侧且暴露出半导体层503的一个掺杂区
510。开口522贯穿介电层518且至少曝露出半导体层516的部分上表面。在一实施例中，开口522曝露出半导体层516的部分上表面，如图5B所示。在另一实施例中(未绘示)，开口522曝露出半导体层516的整个上表面。
504、介电层514与介电层518，位于栅极506的一侧且暴露出半导体层503的一个掺杂区
510。开口522贯穿介电层518且至少曝露出半导体层516的部分上表面。在一实施例中，开口522曝露出半导体层516的部分上表面，如图5B所示。在另一实施例中(未绘示)，开口522曝露出半导体层516的整个上表面。
[0148] 然后，请参照图6B，在基底500上形成金属层524，金属层524填入开口520及开口522，以在开口520中形成导电插塞524a以及在开口522中形成导电插塞524b。因此，金属层524与半导体层516的部分上表面接触。特别要注意的是，导电插塞524a与导电插塞224b彼此电连接。金属层524的材料与形成方法如第四实施例所述，在此不再赘述。
[0149] 至此，完成第六实施例的半导体元件的制作。与第四实施例相似，第六实施例的结构同样仅需要五道PEP即可完成。第六实施例中的结构可以应用于堆叠电容结构，其中下部电容器与上部电容器以并联方式形成，如此可降低电路中的电容面积。
[0150] 以下，将参照图6B说明第六实施例的半导体结构。第六实施例及第五实施例的差异在于：第六实施例的结构仅具有一个导电插塞524a及一个导电插塞524b，且导电插塞524a与导电插塞524b电连接。
[0151] 综上所述，本发明可利用仅五道PEP完成具有N型元件及P型元件的半导体结构，大幅减少制作工艺次数、降低成本及提升竞争力。此外，本发明的方法使用的制作工艺温度不超过450℃，可应用于玻璃以及软性基板，提升电路设计的多样性以及性能。另外，本发明的具有N型元件及P型元件的半导体结构可以呈水平配置或垂直配置，应用层面广、竞争优势高。
[0152] 虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中具有熟悉此技术识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求权利要求所界定者为准。
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