具有偏移消除的读出放大器和存储器装置
阅读：768发布：2020-05-08
专利汇可以提供具有偏移消除的读出放大器和存储器装置专利检索，专利查询，专利分析的服务。并且本 申请 提供一种 存储器 装置和读出 放大器 ，读出放大器包括读出放大单元、第一隔离单元和第二隔离单元以及第一偏移消除单元和第二偏移消除单元。读出放大单元包括第一P型金属 氧 化物 半导体 (PMOS)晶体管、第二PMOS晶体管、第一N型金属氧化物半导体(NMOS)晶体管和第二NMOS晶体管。在读出放大器的布局中，第一PMOS晶体管和第二PMOS晶体管设置在读出放大器的中部区域，第一NMOS晶体管和第二NMOS晶体管设置在读出放大器的彼此相对侧，第一隔离单元和第一偏移消除单元设置在第一PMOS晶体管和第一NMOS晶体管之间，并且第二隔离单元和第二偏移消除单元设置在第二PMOS晶体管和第二NMOS晶体管之间。在其他布局中，可以掉换PMOS晶体管和NMOS晶体管的 位置 。，下面是具有偏移消除的读出放大器和存储器装置专利的具体信息内容。
1.一种读出放大器，包括：
第一隔离单元，其被构造为响应于隔离信号将位线连接到读出位线；
第二隔离单元，其被构造为响应于所述隔离信号将互补位线连接到互补读出位线；
第一偏移补偿单元，其被构造为响应于偏移消除信号将所述位线连接到所述互补读出位线；
第二偏移补偿单元，其被构造为响应于所述偏移消除信号将所述互补位线连接到所述读出位线；
第一P型金属氧化物半导体晶体管，其连接在第一控制线和所述互补读出位线之间，并且具有连接到所述读出位线的控制端子；
第二P型金属氧化物半导体晶体管，其连接在所述第一控制线和所述读出位线之间，并且具有连接到所述互补读出位线的控制端子；
第一N型金属氧化物半导体晶体管，其连接在第二控制线和所述互补读出位线之间，并且具有连接到所述读出位线的控制端子；以及
第二N型金属氧化物半导体晶体管，其连接在所述第二控制线和所述读出位线之间，并且具有连接到所述互补读出位线的控制端子，
其中，所述第一隔离单元和所述第一偏移补偿单元设置在所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间，并且其中，所述第二隔离单元和所述第二偏移补偿单元设置在所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间，并且
其中，满足以下两种情形之一：
所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管设置在所述读出放大器的彼此相对侧，并且所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管设置在所述读出放大器的位于所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间的中部区域，以及
所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管设置在所述读出放大器的彼此相对侧，并且所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管设置在所述读出放大器的位于所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管之间的中部区域。
2.根据权利要求1所述的读出放大器，还包括：
第一图案，其设置在所述第一P型金属氧化物半导体晶体管与所述第一隔离单元和所述第一偏移补偿单元之间，其中，所述第一P型金属氧化物半导体晶体管在所述第一图案的第一侧，所述第一隔离单元和所述第一偏移补偿单元在所述第一图案的第二侧；以及第二图案，其设置在所述第二P型金属氧化物半导体晶体管与所述第二隔离单元和所述第二偏移补偿单元之间，其中，所述第二P型金属氧化物半导体晶体管在所述第二图案的第一侧，所述第二隔离单元和所述第二偏移补偿单元在所述第二图案的第二侧。
3.根据权利要求1所述的读出放大器，还包括均衡器，其连接在预充电电压线与所述读出位线和所述互补读出位线中的一个之间，其中所述均衡器具有连接至均衡控制线的控制端子，并且其中所述均衡器设置在所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管中的一个与所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管中的一个之间。
4.根据权利要求3所述的读出放大器，其中，所述均衡器连接在所述预充电电压线和所述读出位线之间，并且其中，所述均衡器设置在所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间。
5.根据权利要求3所述的读出放大器，其中，所述均衡器连接在所述预充电电压线和所述互补读出位线之间，并且其中，所述均衡器设置在所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间。
6.根据权利要求1所述的读出放大器，其中，所述位线连接至第一存储器单元阵列的第一组多个存储器单元，并且所述互补位线连接至第二存储器单元阵列的第二组多个存储器单元，并且其中所述读出放大器设置在所述第一存储器单元阵列和所述第二存储器单元阵列之间。
7.一种读出放大器，包括：
第一隔离单元，其被构造为将位线选择性地连接到读出位线；
第二隔离单元，其被构造为将互补位线选择性地连接到互补读出位线；
第一偏移补偿单元，其被构造为将所述位线选择性地连接到所述互补读出位线；
第二偏移补偿单元，其被构造为将所述互补位线选择性地连接到所述读出位线；
第一P型金属氧化物半导体晶体管，其被构造为选择性地连接第一控制线和所述互补读出位线；
第二P型金属氧化物半导体晶体管，其被构造为选择性地连接所述第一控制线和所述读出位线；
第一N型金属氧化物半导体晶体管，其被构造为选择性地连接第二控制线和所述互补读出位线；以及
第二N型金属氧化物半导体晶体管，其被构造为选择性地连接所述第二控制线和所述读出位线，
其中，所述第一隔离单元和所述第一偏移补偿单元设置在所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间，并且
其中，所述第二隔离单元和所述第二偏移补偿单元设置在所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间，并且
其中，满足以下两种情形之一：
所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管设置在所述读出放大器的彼此相对侧，并且所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管设置在所述读出放大器的位于所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间的中部区域，以及
所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管设置在所述读出放大器的彼此相对侧，并且所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管设置在所述读出放大器的位于所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管之间的中部区域。
8.根据权利要求7所述的读出放大器，还包括：
第一图案，其设置在所述第一P型金属氧化物半导体晶体管与所述第一隔离单元和所述第一偏移补偿单元之间，其中，所述第一P型金属氧化物半导体晶体管在所述第一图案的第一侧，所述第一隔离单元和所述第一偏移补偿单元在所述第一图案的第二侧；以及第二图案，其设置在所述第二P型金属氧化物半导体晶体管与所述第二隔离单元和所述第二偏移补偿单元之间，其中，所述第二P型金属氧化物半导体晶体管在所述第二图案的第一侧，所述第二隔离单元和所述第二偏移补偿单元在所述第二图案的第二侧。
9.根据权利要求7所述的读出放大器，还包括均衡器，其连接在预充电电压线与所述读出位线和所述互补读出位线中的一个之间，其中所述均衡器具有连接至均衡控制线的控制端子，并且其中所述均衡器设置在所述第一P型金属氧化物半导体晶体管和所述第二P型金属氧化物半导体晶体管中的一个与所述第一N型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管中的一个之间。
10.根据权利要求9所述的读出放大器，其中，所述均衡器连接在所述预充电电压线和所述读出位线之间，并且其中，所述均衡器设置在所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间。
11.根据权利要求9所述的读出放大器，其中，所述均衡器连接在所述预充电电压线和所述互补读出位线之间，并且其中，所述均衡器设置在所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间。
12.根据权利要求7所述的读出放大器，其中，所述位线连接至第一存储器单元阵列的第一组多个存储器单元，并且所述互补位线连接至第二存储器单元阵列的第二组多个存储器单元，并且其中所述读出放大器设置在所述第一存储器单元阵列和所述第二存储器单元阵列之间。
13.一种读出放大器，包括：
第一隔离单元；
第二隔离单元；
第一偏移补偿单元；
第二偏移补偿单元；
一对P型金属氧化物半导体晶体管，包括第一P型金属氧化物半导体晶体管和第二P型金属氧化物半导体晶体管；以及
一对N型金属氧化物半导体晶体管，包括第一N型金属氧化物半导体晶体管和第二N型金属氧化物半导体晶体管，
其中，从所述一对P型金属氧化物半导体晶体管和所述一对N型金属氧化物半导体晶体管中选择的第一对的晶体管设置在所述读出放大器的彼此相对侧，并且从所述一对P型金属氧化物半导体晶体管和所述一对N型金属氧化物半导体晶体管中选择的第二对的晶体管设置在所述读出放大器的位于所述第一对的晶体管之间的中部区域中，
其中，所述第一隔离单元和所述第一偏移补偿单元设置在所述第一P型金属氧化物半导体晶体管和所述第一N型金属氧化物半导体晶体管之间，并且
其中，所述第二隔离单元和所述第二偏移补偿单元设置在所述第二P型金属氧化物半导体晶体管和所述第二N型金属氧化物半导体晶体管之间。
具有偏移消除的读出放大器和存储器装置
[0002] 相关申请的交叉引用
[0003] 本申请要求于2016年12月28日在韩国知识产权局提交的韩国专利申请No.10-2016-0181446的优先权，其公开内容以引用的方式全部合并在本文中。
技术领域
背景技术
[0005] 存储器装置当中的动态随机存取存储器(DRAM)以通过存储在存储器单元的单元电容器中的电荷来写入数据的方式进行操作。存储器单元连接至位线(BL)和互补位线(BLB)。在DRAM中，当执行读取操作或刷新操作时，读出放大器读出并放大位线和互补位线之间的电压差。构成读出放大器的半导体装置可能由于工艺变化、温度等而具有不同的装置特性，例如具有不同的阈值电压。这种不同的装置特性可以导致读出放大器中的偏移噪声。由于该偏移噪声，可以降低读出放大器的有效读出裕度，并且会降低DRAM的性能。
发明内容
[0006] 本发明构思提供了一种读出放大器及其布局方法，该读出放大器可以基于消除读出放大器的偏移的操作来提高有效读出裕度。
[0007] 根据本发明构思的一方面，提供了一种读出位线的电压变化的读出放大器。读出放大器包括连接至位线和互补位线的读出放大单元，其被构造为响应于第一控制信号和第二控制信号来读出位线的电压变化，以及被构造为基于读出的电压变化来调节读出位线和互补读出位线的电压；第一隔离单元，其被构造为响应于隔离信号，将位线连接至读出位线；第二隔离单元，其被构造为响应于隔离信号，将互补位线连接至互补读出位线；第一偏移消除单元，其被构造为响应于偏移消除信号，将位线连接至互补读出位线；以及第二偏移消除单元，其被构造为响应于偏移消除信号，将互补位线连接至读出位线。读出放大单元包括：第一P型金属氧化物半导体(PMOS)晶体管，其连接在第一控制信号线和互补读出位线之间并具有连接至读出位线的栅极；第二PMOS晶体管，其连接在第一控制信号线和读出位线之间并具有连接至互补读出位线的栅极；第一N型金属氧化物半导体(NMOS)晶体管，其连接在第二控制信号线和互补读出位线之间并具有连接至位线的栅极；以及第二NMOS晶体管，其连接在第二控制信号线和读出位线之间并具有连接至互补位线的栅极。
[0008] 在根据本发明构思的实施例的读出放大器中，第一PMOS晶体管和第二PMOS晶体管设置在读出放大器的中部区域，第一NMOS晶体管和第二NMOS晶体管分别设置在读出放大器的两个边缘，第一隔离单元和第一偏移消除单元设置在第一PMOS晶体管和第一NMOS晶体管之间，并且第二隔离单元和第二偏移消除单元设置在第二PMOS晶体管和第二NMOS晶体管之间。
[0009] 在根据本发明构思的实施例的读出放大器中，第一NMOS晶体管和第二NMOS晶体管设置在读出放大器的中部区域，第一PMOS晶体管和第二PMOS晶体管分别设置在读出放大器的两个边缘，第一隔离单元和第一偏移消除单元设置在第一NMOS晶体管和第一PMOS晶体管之间，并且第二隔离单元和第二偏移消除单元设置在第二NMOS晶体管和第二PMOS晶体管之间。
[0010] 根据本发明构思的另一方面，一种装置包含：隔离晶体管，其被构造为响应于隔离信号将位线连接至读出位线；偏移补偿晶体管，其被构造为响应于偏移消除信号将位线连接至互补读出位线；以及读出放大单元，其被构造为读出位线的位线电压，读出放大单元包括P型金属氧化物半导体(PMOS)晶体管和N型金属氧化物半导体(NMOS)晶体管。隔离晶体管和偏移补偿晶体管设置在PMOS晶体管和NMOS晶体管之间。
[0011] 根据本发明构思的又一方面，一种读出放大器包含：第一隔离单元，其被构造为响应于隔离信号将位线连接至读出位线；第二隔离单元，其被构造为响应于隔离信号将互补位线连接至互补读出位线；第一偏移补偿单元，其被构造为响应于偏移消除信号将位线连接至互补读出位线；第二偏移补偿单元，其被构造为响应于偏移消除信号将互补位线连接至读出位线；一对P型金属氧化物半导体(PMOS)晶体管，其包括连接在第一控制线和互补读出位线之间并具有连接至读出位线的控制端子的第一PMOS晶体管以及连接在第一控制线和读出位线之间并具有连接至互补读出位线的控制端子的第二PMOS晶体管；以及一对N型金属氧化物半导体(NMOS)晶体管，其包括连接在第二控制线和互补读出位线之间并具有连接至读出位线的控制端子的第一NMOS晶体管以及连接在第二控制线和读出位线之间并具有连接至互补读出位线的控制端子的第二NMOS晶体管。从一对PMOS晶体管和一对NMOS晶体管中选择的第一对的第一晶体管设置在读出放大器的彼此相对侧，从一对PMOS晶体管和一对NMOS晶体管中选择的第二对的第二晶体管设置在第一晶体管之间的读出放大器的中部区域。第一隔离单元和第一偏移补偿单元设置在第一PMOS晶体管和第一NMOS晶体管之间。第二隔离单元和第二偏移补偿单元设置在第二PMOS晶体管和第二NMOS晶体管之间。
[0012] 根据本发明构思的再一方面，一种存储器装置包含：具有位线的第一存储器单元阵列；具有互补位线的第二存储器单元阵列；以及用于读出位线的位线电压的读出放大器。读出放大器包含：第一隔离单元，其被构造为响应于隔离信号将位线连接至读出位线；第二隔离单元，其被构造为响应于隔离信号将互补位线连接至互补读出位线；第一偏移补偿单元，其被构造为响应于偏移消除信号将位线连接至互补读出位线；第二偏移补偿单元，其被构造为响应于偏移消除信号将互补位线连接至读出位线；一对P型金属氧化物半导体(PMOS)晶体管，其包括连接在第一控制线和互补读出位线之间并具有连接至读出位线的控制端子的第一PMOS晶体管以及连接在第一控制线和读出位线之间并具有连接至互补读出位线的控制端子的第二PMOS晶体管；以及一对N型金属氧化物半导体(NMOS)晶体管，其包括连接在第二控制线和互补读出位线之间并具有连接至读出位线的控制端子的第一NMOS晶体管以及连接在第二控制线和读出位线之间并具有连接至互补读出位线的控制端子的第二NMOS晶体管。从一对PMOS晶体管和一对NMOS晶体管中选择的第一对的晶体管设置在读出放大器的彼此相对侧，并且从一对PMOS晶体管和一对NMOS晶体管中选择的第二对的晶体管设置在第一对的晶体管之间的读出放大器的中部区域。第一隔离单元和第一偏移补偿单元设置在第一PMOS晶体管和第一NMOS晶体管之间。第二隔离单元和第二偏移补偿单元设置在第二PMOS晶体管和第二NMOS晶体管之间。
[0013] 根据本发明构思的另一方面，读出放大器包含：第一隔离单元，其被构造为响应于隔离信号将位线连接至读出位线；第二隔离单元，其被构造为响应于隔离信号将互补位线连接至互补读出位线；第一偏移补偿单元，其被构造为响应于偏移消除信号将位线连接至互补读出位线；第二偏移补偿单元，其被构造为响应于偏移消除信号将互补位线连接至读出位线；第一P型金属氧化物半导体(PMOS)晶体管，其连接在第一控制线和互补读出位线之间，并具有连接至读出位线的控制端子；第二PMOS晶体管，其连接在第一控制线和读出位线之间，并具有连接至互补读出位线的控制端子；第一N型金属氧化物半导体(NMOS)晶体管，其连接在第二控制线和互补读出位线之间，并具有连接至读出位线的控制端子；以及第二NMOS晶体管，其连接在第二控制线和读出位线之间，并具有连接至互补读出位线的控制端子。第一隔离单元和第一偏移补偿单元设置在第一PMOS晶体管和第一NMOS晶体管之间。第二隔离单元和第二偏移补偿单元设置在第二PMOS晶体管和第二NMOS晶体管之间。或者：NMOS晶体管设置在读出放大器的彼此相对侧，并且PMOS晶体管设置在NMOS晶体管之间的读出放大器的中部区域中，或者：PMOS晶体管设置在读出放大器的彼此相对侧，并且NMOS晶体管设置在PMOS晶体管之间的读出放大器的中部区域。
[0014] 根据本发明构思的再一方面，读出放大器包含：第一隔离单元，其被构造为选择性地将位线连接至读出位线；第二隔离单元，其被构造为选择性地将互补位线连接至互补读出位线；第一偏移补偿单元，其被构造为选择性地将位线连接至互补读出位线；第二偏移补偿单元，其被构造为选择性地将互补位线连接至读出位线；第一P型金属氧化物半导体(PMOS)晶体管,其被构造为选择性地连接第一控制线和互补读出位线；第二PMOS晶体管，其被构造为选择性地连接第一控制线和读出位线；第一N型金属氧化物半导体(NMOS)晶体管,其被构造为选择性地连接第二控制线和互补读出位线；以及第二NMOS晶体管，其被构造为选择性地连接第二控制线和读出位线。第一隔离单元和第一偏移补偿单元设置在第一PMOS晶体管和第一NMOS晶体管之间。第二隔离单元和第二偏移补偿单元设置在第二PMOS晶体管和第二NMOS晶体管之间。或者：NMOS晶体管设置在读出放大器的彼此相对侧，并且PMOS晶体管设置在NMOS晶体管之间的读出放大器的中部区域，或者：PMOS晶体管设置在读出放大器的彼此相对侧，并且NMOS晶体管设置在PMOS晶体管之间的读出放大器的中部区域。
[0015] 根据本发明构思的另一方面，读出放大器包含：第一隔离单元、第二隔离单元、第一偏移补偿单元、第二偏移补偿单元、包括第一P型金属氧化物半导体(PMOS)晶体管和第二PMOS晶体管的一对PMOS晶体管、以及包括第一N型金属氧化物半导体(NMOS)晶体管和第二NMOS晶体管的一对NMOS晶体管。从一对PMOS晶体管和一对NMOS晶体管中选择的第一对的晶体管设置在读出放大器的彼此相对侧，并且从一对PMOS晶体管和一对NMOS晶体管中选择的第二对的晶体管设置在第一对的晶体管之间的读出放大器的中部区域。第一隔离单元和第一偏移补偿单元设置在第一PMOS晶体管和第一NMOS晶体管之间。第二隔离单元和第二偏移补偿单元设置在第二PMOS晶体管和第二NMOS晶体管之间。附图说明
[0016] 通过以下参照附图的详细说明，将更加清晰地理解本发明构思的实施例。
[0017] 图1是用于描述存储器装置的实施例的框图。
[0018] 图2A和图2B是用于描述图1的读出放大器的位线电压读出操作的示图。
[0019] 图3是用于描述读出放大器的实施例的电路图。
[0020] 图4、图5、图6A至图6E和图7是用于描述图3所示的读出放大器的操作的电路图和流程图。
[0021] 图8是用于描述图3的读出放大器的操作的时序图。
[0022] 图9是示出应用了如本文所述的读出放大器的示例实施例的存储器装置的示例实施例的示图。
[0023] 图10、图11、图12、图13、图14、图15、图16和图17是用于描述读出放大器的布局和布局方法的实施例的示图。
[0024] 图18是用于描述读出放大器的另一实施例的电路图。
[0025] 图19和图20是用于描述图18的读出放大器的布局和布局方法的实施例的示图。
[0026] 图21是用于描述读出放大器的又一实施例的电路图。
[0027] 图22和图23是用于描述图21的读出放大器的布局和布局方法的实施例的示图。
[0028] 图24和25是示出可以应用根据本文所述的实施例的读出放大器的存储器装置的示例实施例的示图。
[0029] 图26是示出将包括根据本文所述的实施例的读出放大器的存储器装置应用于移动装置的示例的框图。
具体实施方式
[0030] 下文中，将参照附图描述本发明构思的实施例。然而，本领域技术人员将理解，在不改变技术范围和基本特征的情况下，本发明构思可以以其他具体形式执行。因此，下面描述的实施例应仅在描述性意义上被考虑，而不是为了限制的目的。
[0031] 作为本发明构思的领域中的惯例，可以按照功能块、单元和/或模块来描述和示出实施例的一个或多个元件。这些块、单元和/或模块通过诸如逻辑电路、微处理器、硬连线电路等的电子电路被物理地实现，并且可以可选地由固件和/或软件驱动。此外，在不脱离本发明构思的范围的情况下，实施例的每个功能块、单元和/或模块可以被物理地分离成两个或更多个交互且离散的块、单元和/或模块。而且，在不脱离本发明构思的范围的情况下，实施例的两个或多个功能块、单元和/或模块可以被物理地组合成更复杂的块或单元。
[0032] 图1是用于描述存储器装置的实施例的框图。
[0033] 参照图1，存储器装置100可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置100可以是易失性存储器，例如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率同步动态随机存取存储器(LPDDR SDRAM)、图形双倍数据速率同步动态随机存取存储器(GDDR SDRAM)、双倍数据速率类型双同步动态随机存取存储器(DDR2 SDRAM)、双倍数据速率类型三同步动态随机存取存储器(DDR3 SDRAM)、双倍数据速率第四代同步动态随机存取存储器(DDR4 SDRAM)、晶闸管随机存取存储器(TRAM)等；或者可以是非易失性存储器，例如相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)等。
[0034] 存储器装置100可以响应于从例如存储器控制器的外部装置接收的命令CMD、地址ADDR和控制信号而通过数据线DQ输出数据。存储器装置100包括存储器单元阵列110、命令解码器112、控制逻辑114、地址缓冲器120、行解码器130、列解码器140、读出放大器(S/A)150以及数据输入输出电路160。
[0035] 存储器单元阵列110包括以多行多列排列的矩阵形式提供的多个存储器单元。存储器单元阵列110包括连接至存储器单元的多个字线和多个位线BL。多个字线可以连接至存储器单元的各行，并且多个位线BL可以连接至存储器单元的各列。
[0036] 命令解码器112可以解码从例如存储器控制器的外部装置接收的写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、片选信号/CS等，并且可以允许控制逻辑114产生对应于命令CMD的控制信号。命令CMD可以包括激活命令、读取命令、写入命令、预充电命令等。
[0037] 地址缓冲器120从作为外部装置的存储器控制器接收地址ADDR。地址ADDR包括对存储器单元阵列110的行进行寻址的行地址RA和对存储器单元阵列110的列进行寻址的列地址CA。地址缓冲器120可以将行地址RA发送至行解码器130，以及将列地址CA发送至列解码器140。
[0038] 行解码器130可以选择连接至存储器单元阵列110的多个字线中的任一个。行解码器130可以解码从地址缓冲器120接收到的行地址RA、选择与行地址RA对应的任一字线并激活所选择的字线。
[0039] 列解码器140可以从存储器单元阵列110的多个位线BL中选择预定数量的位线。列解码器140可以解码从地址缓冲器120接收到的列地址CA，并且选择与接收到的列地址CA对应的预定数量的位线BL。
[0040] 读出放大器150连接至存储器单元阵列110的位线BL。读出放大器150可以读出多个位线BL中所选择的位线的电压的变化、放大电压的变化并输出放大的电压变化。数据输入输出电路160可以基于由读出放大器150读出和放大的电压通过数据线DQ输出数据。
[0041] 读出放大器150可以从控制逻辑114接收隔离信号ISO和偏移消除信号OC。读出放大器150可以响应于隔离信号ISO和偏移消除信号OC执行偏移消除操作。例如，偏移表示构成读出放大器150的半导体装置之间的特性差异，例如不同半导体装置的阈值电压之间的差。
[0042] 在下文中，将参照各种实施例详细描述读出放大器150的构造和操作。
[0043] 图2A和图2B是用于描述图1的读出放大器的位线电压读出操作的示图。
[0044] 参照图1和图2A，存储器单元阵列110中包括的存储器单元MC包括单元晶体管21和单元电容器22c。存储器装置100可以基于存储在存储器单元MC中包括的单元电容器22c中的电荷量来执行读取操作或刷新操作。在这种情况下，连接至存储器单元MC的位线BL被预充电到预充电电压Vpre。然后，当字线WL被激活时，在充电到预充电电压Vpre的位线BL的电荷和存储器单元MC的单元电容器22c的电荷之间执行电荷共享操作。由于电荷共享操作，位线BL的电压可以从预充电电压Vpre减小或增加电压变化量(ΔV)。
[0045] 读出放大器150可以读出电压变化量(ΔV)并放大电压变化量。在这种情况下，由于位线耦合噪声、读出放大器偏移噪声等，读出放大器150的有效读出裕度可以表示为如图2B所示。当电压变化量(ΔV)小于或等于预定电平时，读出放大器150可能不会读出位线BL的电压变化量(ΔV)。也就是说，读出放大器偏移噪声可以是降低读出放大器150的有效读出裕度的因素。
[0046] 图3是用于描述读出放大器的实施例的电路图。
[0047] 参照图3，读出放大器150包括第一隔离单元151和第二隔离单元152、第一偏移消除单元153和第二偏移消除单元154以及读出放大单元155。
[0048] 第一隔离单元151连接在位线BL和读出位线SABL之间，并且第二隔离单元152连接在互补位线BLB和互补读出位线SABLB之间。第一隔离单元151和第二隔离单元152接收隔离信号ISO并响应于隔离信号ISO而操作。
[0049] 第一隔离单元151可以包括第一隔离晶体管ISO_1，其响应于隔离信号ISO而连接位线BL与读出位线SABL或隔离位线BL与读出位线SABL。第一隔离晶体管ISO_1的一个端子连接至位线BL，其另一个端子连接至读出位线SABL，且其栅极连接至隔离信号ISO。
[0050] 第二隔离单元152可以包括第二隔离晶体管ISO_2，其响应于隔离信号ISO而连接互补位线BLB与互补读出位线SABLB或隔离互补位线BLB与互补读出位线SABLB。第二隔离晶体管ISO_2的一个端子连接至互补位线BLB，其另一个端子连接至互补读出位线SABLB，其栅极连接至隔离信号ISO。
[0051] 第一偏移消除单元153连接在位线BL和互补读出位线SABLB之间，并且第二偏移消除单元154连接在互补位线BLB和读出位线SABL之间。第一偏移消除单元153和第二偏移消除单元154接收偏移消除信号OC并响应于偏移消除信号OC而操作。
[0052] 第一偏移消除单元153可以包括第一偏移消除晶体管OC_1，其响应于偏移消除信号OC而连接位线BL与互补读出位线SABLB或断开位线BL与互补读出位线SABLB。第一偏移消除晶体管OC_1的一个端子连接至位线BL，其另一个端子连接至互补读出位线SABLB，其栅极连接至偏移消除信号OC。
[0053] 第二偏移消除单元154可以包括第二偏移消除晶体管OC_2，其响应于偏移消除信号OC而连接互补位线BLB与读出位线SABL或断开互补位线BLB与读出位线SABL。第二偏移消除晶体管OC_2的一个端子连接至互补位线BLB，其另一个端子连接至读出位线SABL，其栅极连接至偏移消除信号OC。
[0054] 读出放大单元155可以连接在读出位线SABL和互补读出位线SABLB之间，并可以响应于第一控制信号LA和第二控制信号LAB而读出并放大位线BL和互补位线BLB之间的电压差。读出放大单元155包括一对P型金属氧化物半导体(PMOS)晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)以及一对N型金属氧化物半导体(NMOS)晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)。
[0055] 第一PMOS晶体管P_1的一个端子连接至互补读出位线SABLB，其另一个端子连接至第一控制信号LA的线，并且其栅极连接至读出位线SABL。第二PMOS晶体管P_2的一个端子连接至读出位线SABL，其另一个端子连接至第一控制信号LA的线，并且其栅极连接至互补读出位线SABLB。
[0056] 第一NMOS晶体管N_1的一个端子连接至互补读出位线SABLB，其另一个端子连接至第二控制信号LAB的线，并且其栅极连接至位线BL。第二NMOS晶体管N_2的一个端子连接至读出位线SABL，其另一个端子连接至第二控制信号LAB的线，并且其栅极连接至互补位线BLB。
[0057] 位线BL连接至存储器单元MC中包括的单元晶体管21(见图2A)的一个端子。字线WL连接至单元晶体管21的栅极。
[0058] 图4至图7是用于描述图3所示的读出放大器的操作的电路图和流程图。
[0059] 图4示出了图3的读出放大器150的等效电路。为了简化附图，使用虚线示出了第一隔离晶体管ISO_1和第二隔离晶体管ISO_2以及第一偏移消除晶体管OC_1和第二偏移消除晶体管OC_2。将参照图5和图6A至图6E详细描述图4所示的读出放大器150的等效电路的操作。
[0060] 参照图5，图4的读出放大器150可以响应于隔离信号ISO、偏移消除信号OC以及第一控制信号LA和第二控制信号LAB依次执行预充电操作(S510)、偏移消除操作(S520)、电荷共享操作(S530)、预读出操作(S540)以及恢复操作(S550)。为了便于描述，将参照图6A至图6E描述图5的操作。
[0061] 参照图6A，在图5的操作S510中，读出放大器150执行预充电操作。读出放大器150将位线BL、互补位线BLB、读出位线SABL以及互补读出位线SABLB预充电到预充电电压Vpre。例如，隔离信号ISO和偏移消除信号OC可以是逻辑高(H)。
[0062] 响应于逻辑高(H)的隔离信号ISO和偏移消除信号OC，第一隔离晶体管ISO_1和第二隔离晶体管ISO_2以及第一偏移消除晶体管OC_1和第二偏移消除晶体管OC_2导通。因此，位线BL、互补位线BLB、读出位线SABL和互补读出位线SABLB可以连接至一个节点并且充电到预充电电压Vpre。在这种情况下，第一控制信号LA和第二控制信号LAB可以充电到预充电电压Vpre。
[0063] 参照图6B，在图5的操作S520中，读出放大器150执行偏移消除操作。例如，隔离信号ISO可以是逻辑低(L)，并且偏移消除信号OC可以是逻辑高(H)。
[0064] 响应于逻辑低(L)的隔离信号ISO，第一隔离晶体管ISO_1和第二隔离晶体管ISO_2截止，响应于逻辑高(H)的偏移消除信号OC，第一偏移消除晶体管OC_1和第二偏移消除晶体管OC_2导通。在这种情况下，第一控制信号LA从预充电电压Vpre转变为内部电源电压VINTA，并且第二控制信号LAB从预充电电压Vpre转变为接地电压VSS。内部电源电压VINTA可以是供应给存储器单元阵列110(见图1)的电压。然后，第一控制信号LA从内部电源电压VINTA转变为预充电电压Vpre，并且第二控制信号LAB从接地电压VSS转变为预充电电压Vpre。
[0065] 在读出放大器150中，例如，由于制造工艺、温度等的变化，第一PMOS晶体管P_1和第二PMOS晶体管P_2以及第一NMOS晶体管N_1和第二NMOS晶体管N_2彼此可以具有不同的阈值电压Vth。在这种情况下，读出放大器150可能由于第一PMOS晶体管P_1和第二PMOS晶体管P_2以及第一NMOS晶体管N_1和第二NMOS晶体管N_2的阈值电压Vth之间的差异而导致偏移噪声。在下文中，将参照第一至第四示例描述通过偏移消除操作来补偿读出放大器150的偏移的方法。
[0066] 在第一示例(情况I)中，假设第一NMOS晶体管N_1的阈值电压Vth大于第二NMOS晶体管N_2的阈值电压Vth。第一NMOS晶体管N_1和第二NMOS晶体管N_2作为二极管工作。流经第一NMOS晶体管N_1的电流量可以小于流经第二NMOS晶体管N_2的电流量。而且，流经第一PMOS晶体管P_1的电流量可以小于流经第二PMOS晶体管P_2的电流量。因此，如图7所示，互补位线BLB上的电压可以升高到大于位线BL上的电压的预定电平。
[0067] 在第二示例(情况I I)中，假设第二NMOS晶体管N_2的阈值电压Vth大于第一NMOS晶体管N_1的阈值电压Vth。第一NMOS晶体管N_1和第二NMOS晶体管N_2作为二极管工作。流经第二NMOS晶体管N_2的电流量可以小于流经第一NMOS晶体管N_1的电流量。而且，流经第二PMOS晶体管P_2的电流量可以小于流经第一PMOS晶体管P_1的电流量。因此，如图7所示，互补位线BLB上的电压可以降低到小于位线BL上的电压的预定电平。
[0068] 在第三示例(情况I I I)中，假设第一PMOS晶体管P_1的阈值电压Vth大于第二PMOS晶体管P_2的阈值电压Vth。流经第一PMOS晶体管P_1的电流量可以小于流经第二PMOS晶体管P_2的电流量。第一NMOS晶体管N_1和第二NMOS晶体管N_2可以作为二极管使预定量的电流流过。因此，如图7所示，互补位线BLB上的电压可以升高到大于位线BL上的电压的预定电平。
[0069] 在第四示例(情况IV)中，假设第二PMOS晶体管P_2的阈值电压Vth大于第一PMOS晶体管P_1的阈值电压Vth。流经第二PMOS晶体管P_2的电流量可以小于流经第一PMOS晶体管P_1的电流量。第一NMOS晶体管N_1和第二NMOS晶体管N_2可以作为二极管使预定量的电流流过。因此，如图7所示，互补位线BLB上的电压可以降低到小于位线BL上的电压的预定电平。
[0070] 在上述第一示例至第四示例(情况I至情况IV)中，互补位线BLB相比位线BL升高或降低到预定电平，因此，位线BL和互补位线BLB具有预定的电压差。这样的电压差可以解释为由于偏移噪声引起的偏移电压。这意味着读出放大器150的偏移噪声可以通过使位线BL和互补位线BLB具有与偏移电压相当的差异来消除。也就是说，读出放大器150可以通过偏移消除操作来补偿偏移。
[0071] 参照图6C，在图5的操作S530中，读出放大器150执行电荷共享操作。例如，隔离信号ISO和偏移消除信号OC可以是逻辑低(L)。
[0072] 响应于逻辑低(L)的隔离信号ISO和偏移消除信号OC，第一隔离晶体管ISO_1和第二隔离晶体管ISO_2以及第一偏移消除晶体管OC_1和第二偏移消除晶体管OC_2截止。在这种情况下，连接至存储器单元MC(见图3)的字线WL被激活，并且在存储在存储器单元MC的单元电容器中的电荷和存储在位线BL中的电荷之间执行电荷共享操作。
[0073] 例如，当值为“1”的数据存储在存储器单元MC中时，可以在电荷共享操作期间将位线BL的电压电平升高预定量。另一方面，当值为“0”的数据存储在存储器单元MC中时，可以在电荷共享操作期间将位线BL的电压电平降低预定量。
[0074] 参照图6D，在图5的操作S540中，读出放大器150执行预读出操作。例如，隔离信号ISO和偏移消除信号OC可以是逻辑低(L)。
[0075] 当执行图6C描述的电荷共享操作时，可以根据存储在存储器单元MC中的数据将位线BL的电压升高或降低预定量(ΔV)。在这种情况下，第一控制信号LA转变为内部电源电压VINTA，并且第二控制信号LAB转变为接地电压VSS。因此，读出放大器150可以基于位线BL和互补位线BLB之间的电压差将读出位线SABL的电压和互补读出位线SABLB的电压中的每一个充电到内部电源电压VINTA、以及将读出位线SABL的电压和互补读出位线SABLB的电压中的每一个放电到接地电压VSS。
[0076] 例如，当值为“1”的数据存储在存储器单元MC中时，在预读出操作期间，读出位线SABL上的电压可以升高到内部电源电压VINTA，并且互补读出位线SABLB上的电压可以降低到接地电压VSS。另一方面，当值为“0”的数据存储在存储器单元MC中时，读出位线SABL上的电压可以降低到接地电压VSS，并且互补读出位线SABLB上的电压可以升高到内部电源电压VINTA。
[0077] 例如，在预读出操作期间，位线BL和互补位线BLB以及读出位线SABL和互补读出位线SABLB通过第一隔离晶体管ISO_1和第二隔离晶体管ISO_2以及第一偏移消除晶体管OC_1和第二偏移消除晶体管OC_2彼此断开。由于读出放大器150与位线BL和互补位线BLB分离，则可以减小位线BL之间的耦合效应且可以提高读出率。
[0078] 参照图6E，在图5的操作S550中，读出放大器150执行恢复操作。例如，隔离信号ISO可以是逻辑高(H)，并且偏移消除信号OC可以是逻辑低(L)。
[0079] 响应于逻辑高(H)的隔离信号ISO，第一隔离晶体管ISO_1和第二隔离晶体管ISO_2导通，响应于逻辑低(L)的偏移消除信号OC，第一偏移消除晶体管OC_1和第二偏移消除晶体管OC_2截止。在这种情况下，位线BL和读出位线SABL通过第一隔离晶体管ISO_1连接，并且互补位线BLB和互补读出位线SABLB通过第二隔离晶体管ISO_2连接。因此，位线BL上的电压可以升高或降低到读出位线SABL的电压电平，并且互补位线BLB上的电压可以升高或降低到互补读出位线SABLB的电压电平。
[0080] 在一些实施例中，读出放大器150的读出位线对SABL和SABLB可以连接至数据线，并且在预读出操作后数据可以通过数据线输出到本地读出放大器、全球读出放大器或数据输入输出电路160(见图1)。
[0081] 如上所述，读出放大器150基于隔离信号ISO、偏移消除信号OC以及第一控制信号LA和第二控制信号LAB来执行预充电操作、偏移消除操作、电荷共享操作、预读出操作和恢复操作。在这种情况下，读出放大器150可以通过偏移消除操作来补偿读出放大器150的偏移、通过预读出操作使位线之间的耦合最小化，因此可以改善其有效读出裕度。因此，可以提供具有改进性能的读出放大器和包括该读出放大器的存储器装置。
[0082] 图8是用于描述图3的读出放大器的操作的时序图。图8的X轴表示时间，Y轴表示信号电平。例如，假设存储器单元MC存储值为“1”的数据，并且第一NMOS晶体管N_1的阈值电压比第二NMOS晶体管N_2的阈值电压高出偏移电压Vos。
[0083] 参照图8，读出放大器150依次执行预充电操作、偏移消除操作、电荷共享操作、预读出操作和恢复操作。
[0084] 在第一间隔t0-t 1中，读出放大器150执行预充电操作。在这种情况下，隔离信号ISO和偏移消除信号OC处于逻辑高(H)电平，并且位线对BL和BLB以及读出位线对SABL和SABLB被预充电到预充电电压Vpre。
[0085] 在第二间隔t 1-t2中，读出放大器150执行偏移消除操作。在这种情况下，隔离信号ISO变成逻辑低(L)。第一控制信号LA从预充电电压Vpre升高到内部电源电压VINTA，并且第二控制信号LAB从预充电电压Vpre降低到接地电压VSS。读出放大器150可以基于图5和图6B中描述的方法执行偏移消除操作。在偏移消除操作期间，互补位线BLB上的电压可以比位线BL上的电压高出偏移电压Vos。因此，位线BL和互补位线BLB上的电压具有相当于偏移电压Vos的差值，因此可以消除读出放大器150的偏移噪声。
[0086] 在第三间隔t2-t3中，读出放大器150执行电荷共享操作。在这种情况下，隔离信号ISO和偏移消除信号OC变成逻辑低(L)，连接至存储器单元MC的字线WL被激活，并且在存储在存储器单元MC的单元电容器中的电荷和存储在位线BL中的电荷之间执行电荷共享操作。当值为“1”的数据存储在存储器单元MC中时，可以在电荷共享操作期间将位线BL的电压电平升高预定的电平。在另一实施例中，当值为“0”的数据存储在存储器单元MC中时，可以在电荷共享操作期间将位线BL的电压电平降低预定的电平。
[0087] 在第四间隔t3-t4中，读出放大器150执行预读出操作。在这种情况下，第一控制信号LA转变为内部电源电压VINTA，并且第二控制信号LAB转变为接地电压VSS。因此，在读出放大器150中，基于位线BL和互补位线BLB之间的电压差，读出位线SABL升高到内部电源电压VINTA，并且互补读出位线SABLB降低到接地电压VSS。
[0088] 在第五间隔t4-t5中，读出放大器150执行恢复操作。在这种情况下，隔离信号ISO变成逻辑高(H)，并且第一隔离晶体管ISO_1和第二隔离晶体管ISO_2导通。位线对BL和BLB以及读出位线对SABL和SABLB分别彼此连接，并且位线对BL和BLB可以充电或放电到读出位线对SABL和SABLB的电压电平。
[0089] 图9是示出应用了根据本文所述的实施例的读出放大器的存储器装置的示例的示图。
[0090] 参照图9，存储器装置900包括多个存储器单元阵列110_1,110_2，...至110_n和多个读出放大器150_1,150_2，...到150_n。多个读出放大器150_1至150_n中的每一个可以包括多个位线读出放大器BLSA。位线读出放大器BLSA可以实现为图1至图8中所述的读出放大器150。
[0091] 连接至多个存储器单元阵列110_1至110_n的多个位线对BL和BLB可以分别连接至多个位线读出放大器BLSA。存储器装置900具有开放的位线结构。在具有开放的位线结构的存储器装置900中，当位线对BL和BLB具有不同的电容时，由于位线对BL和BLB的负载失配会导致位线读出放大器BLSA的读出操作被干扰，而且读出灵敏度降低。
[0092] 为了解决位线对BL和BLB的负载失配问题，存储器装置900可以包括设置在存储器单元阵列110_1至110_n的边缘处的虚设单元阵列910和920。虚设单元阵列910和920的位线中的一些可以作为互补位线连接至相邻的位线读出放大器BLSA。虚设单元阵列910和920的剩余位线可以作为虚设位线不连接至位线读出放大器BLSA。
[0093] 在图9的存储器装置900中，即使提供了虚设单元阵列910和920的情况下，位线对BL和BLB的电容也可能不相等。位线对BL和BLB的电容不均衡可以作为位线读出放大器BLSA的偏移噪声。在这种情况下，位线读出放大器BLSA可以基于图1至图8中描述的偏移消除操作来补偿由于位线对BL和BLB的电容不均衡引起的差异。
[0094] 图10至图17是用于描述例如上文关于图1至图8描述的读出放大器150的读出放大器的布局和布局方法的实施例的示图。图10至图17各自示出了图9的多个读出放大器150_2的布局的区域A。在图10至图17中，读出放大器150的包括第一PMOS晶体管P_1和第二PMOS晶体管P_2的一对PMOS晶体管、包括第一NMOS晶体管N_1和第二NMOS晶体管N_2的一对NMOS晶体管、第一隔离晶体管ISO_1和第二隔离晶体管ISO_2以及第一偏移消除晶体管OC_1和第二偏移消除晶体管OC_2(如图3所示)设置在多个读出放大器150_2中的一个位线读出放大器BLSA中。
[0095] 参照图10，位线读出放大器BLSA设置在位线BL和互补位线BLB之间。一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)可以设置在位线读出放大器BLSA的中部区域，并且第一NMOS晶体管N_1可以设置成与位线BL相邻，第二NMOS晶体管N_2可以设置成与互补位线BLB相邻。在该实施例中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)在位线读出放大器BLSA的边缘处设置在位线读出放大器BLSA的彼此相对侧。在该实施例中，一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)设置在一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)之间。
[0096] 第一PMOS晶体管P_1可以包括有源图案10和栅极图案12，并且第二PMOS晶体管P_2可以包括有源图案20和栅极图案22。第一NMOS晶体管N_1可以包括有源图案30和栅极图案32，并且第二NMOS晶体管N_2可以包括有源图案40和栅极图案42。
[0097] 第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1可以设置在第一NMOS晶体管N_1和第一PMOS晶体管P_1之间。第一偏移消除晶体管OC_1可以设置成与第一NMOS晶体管N_1相邻，并且第一隔离晶体管ISO_1可以设置成与第一PMOS晶体管P_1相邻。第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1可以共享共同的有源图案50，并且分别具有相应的栅极图案51和52。
[0098] 第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2可以设置在第二NMOS晶体管N_2和第二PMOS晶体管P_2之间。第二偏移消除晶体管OC_2可以设置成与第二NMOS晶体管N_2相邻，并且第二隔离晶体管ISO_2可以设置成与第二PMOS晶体管P_2相邻。第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2可以分别包括有源图案60和栅极图案61和62。栅极图案
51和61是传输偏移消除信号OC的导线，并且栅极图案52和62是传输隔离信号ISO的导线。
51和61是传输偏移消除信号OC的导线，并且栅极图案52和62是传输隔离信号ISO的导线。
[0099] 参照图11，位线读出放大器BLSA与图10的位线读出放大器BLSA的不同之处在于，还包括虚设导线1110和1120。在下文中，将主要描述图11至图17的位线读出放大器BLSA的布局与图10的位线读出放大器BLSA的布局的差异。
[0100] 在图11中,虚设导线1110和1120可以分别设置在第一PMOS晶体管P_1和第一隔离晶体管ISO_1之间以及第二PMOS晶体管P_2和第二隔离晶体管ISO_2之间。
[0101] 作为P型晶体管的第一PMOS晶体管P_1和第二PMOS晶体管P_2以及作为N型晶体管的第一隔离晶体管ISO_1和第二隔离晶体管ISO_2通过工艺设计规则彼此分离，并且第一PMOS晶体管P_1与第一隔离晶体管ISO_1之间以及第二PMOS晶体管P_2与第二隔离晶体管ISO_2之间的各自的距离可以大于作为相同N型晶体管的第一NMOS晶体管N_1与第一偏移消除晶体管OC_1之间以及第二NMOS晶体管N_2与第二偏移消除晶体管OC_2之间的各自的距离。各自距离之间的差可以作为位线读出放大器BLSA的后续布线处理中的台阶。形成这种台阶的区域可能导致位线读出放大器BLSA的读出不均衡。
[0102] 为了防止位线读出放大器BLSA的读出不均衡，虚设导线1110和1120可以分别设置在第一PMOS晶体管P_1与第一隔离晶体管ISO_1之间以及第二PMOS晶体管P_2与第二隔离晶体管ISO_2之间。
[0103] 参照图12，位线读出放大器BLSA与图10的位线读出放大器BLSA的不同之处在于：第一NMOS晶体管N_1和第一PMOS晶体管P_1之间的第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1彼此调换，并且第二NMOS晶体管N_2和第二PMOS晶体管P_2之间的第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2彼此调换。
[0104] 第一隔离晶体管ISO_1可以设置成与第一NMOS晶体管N_1相邻，并且第一偏移消除晶体管OC_1可以设置成与第一PMOS晶体管P_1相邻。第二隔离晶体管ISO_2可以设置成与第二NMOS晶体管N_2相邻，并且第二偏移消除晶体管OC_2可以设置成与第二PMOS晶体管P_2相邻。
[0105] 参照图13，位线读出放大器BLSA与图12的位线读出放大器BLSA的不同之处在于还包括虚设导线1310和1320。虚设导线1310和1320分别设置在第一PMOS晶体管P_1和第一偏移消除晶体管OC_1之间以及第二PMOS晶体管P_2和第二偏移消除晶体管OC_2之间。
[0106] 参照图14，位线读出放大器BLSA与图10的位线读出放大器BLSA的不同之处在于，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在位线读出放大器BLSA的中部区域，并且第一PMOS晶体管P_1可以设置成与位线BL相邻，第二PMOS晶体管P_2可以设置成与互补位线BLB相邻。在该实施例中，一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)在位线读出放大器BLSA的边缘处设置在位线读出放大器BLSA的彼此相对侧。在该实施例中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)设置在一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)之间。
[0107] 第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1可以设置在第一PMOS晶体管P_1和第一NMOS晶体管N_1之间。第一偏移消除晶体管OC_1可以设置成与第一PMOS晶体管P_1相邻，并且第一隔离晶体管ISO_1可以设置成与第一NMOS晶体管N_1相邻。
[0108] 第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2可以设置在第二PMOS晶体管P_2和第二NMOS晶体管N_2之间。第二偏移消除晶体管OC_2可以设置成与第二PMOS晶体管P_2相邻，并且第二隔离晶体管ISO_2可以设置成与第二NMOS晶体管N_2相邻。
[0109] 参照图15，位线读出放大器BLSA与图14的位线读出放大器BLSA的不同之处在于还包括虚设导线1510和1520。虚设导线1510和1520可以分别设置在第一PMOS晶体管P_1和第一偏移消除晶体管OC_1之间以及第二PMOS晶体管P_2和第二偏移消除晶体管OC_2之间。
[0110] 在一些实施例中,虚设导线1510和1520可以分别设置在第一NMOS晶体管N_1和第一隔离晶体管ISO_1之间以及第二NMOS晶体管N_2和第二隔离晶体管ISO_2之间。
[0111] 参照图16，位线读出放大器BLSA与图14的位线读出放大器BLSA的不同之处在于：第一PMOS晶体管P_1和第一NMOS晶体管N_1之间的第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1彼此调换，并且第二PMOS晶体管P_2和第二NMOS晶体管N_2之间的第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2彼此调换。
[0112] 第一隔离晶体管ISO_1可以设置成与第一PMOS晶体管P_1相邻，并且第一偏移消除晶体管OC_1可以设置成与第一NMOS晶体管N_1相邻。第二隔离晶体管ISO_2可以设置成与第二PMOS晶体管P_2相邻，并且第二偏移消除晶体管OC_2可以设置成与第二NMOS晶体管N_2相邻。
[0113] 参照图17，位线读出放大器BLSA与图16的位线读出放大器BLSA的不同之处在于还包括虚设导线1710和1720。虚设导线1710和1720可以分别设置在第一PMOS晶体管P_1和第一隔离晶体管ISO_1之间以及第二PMOS晶体管P_2和第二隔离晶体管ISO_2之间。
[0114] 在一些实施例中,虚设导线1710和1720可以分别设置在第一NMOS晶体管N_1和第一偏移消除晶体管OC_1之间以及第二NMOS晶体管N_2和第二偏移消除晶体管OC_2之间。
[0115] 在如上关于图10至图17描述的布局的各种实施例中，或者：NMOS晶体管设置在读出放大器的彼此相对侧，并且PMOS晶体管设置在NMOS晶体管之间的读出放大器的中部区域，或者：PMOS晶体管设置在读出放大器的彼此相对侧，并且NMOS晶体管设置在PMOS晶体管之间的读出放大器的中部区域。
[0116] 图18是用于描述读出放大器的另一实施例的电路图。
[0117] 参照图18，读出放大器150a与图3的读出放大器150相比还包括均衡器1810。在下文中，将主要描述图18的读出放大器150a和图3的读出放大器150之间的差异。
[0118] 均衡器1810包括连接在读出位线SABL和携带预充电电压Vpre的预充电电压线之间的均衡晶体管EQ。均衡晶体管EQ的栅极连接至携带均衡信号PEQ的均衡控制线。
[0119] 均衡器1810可以将位线对BL和BLB以及读出位线对SABL和SABLB均衡至预充电电压Vpre。例如，在读出放大器150a的预充电操作期间，当隔离信号ISO和偏移消除信号OC处于逻辑高(H)时，位线对BL和BLB以及读出位线对SABL和SABLB可以连接至一个节点。在这种情况下，响应于具有逻辑高(H)电平的均衡信号PEQ，均衡器1810可以将位线对BL和BLB以及读出位线对SABL和SABLB充电并均衡至预充电电压Vpre。
[0120] 图19和图20是用于描述图18的读出放大器的布局和布局方法的实施例的示图。图19和图20的读出放大器的布局与图9中描述的多个读出放大器150_2中的位线读出放大器BLSA的布局的区域A相对应，并且将主要描述与图10的读出放大器的布局的差异。
[0121] 参照图19，位线读出放大器BLSA与图10的位线读出放大器BLSA的不同之处在于均衡晶体管EQ还设置在第一PMOS晶体管P_1和第一隔离晶体管ISO_1之间。均衡晶体管EQ可以包括有源图案50a和栅极图案53。有源图案50a的一侧可以与第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1的共同的有源图案50相接触，并且预充电电压Vpre可以经由预充电电压线施加到有源图案50a的另一侧。栅极图案53是传输均衡信号PEQ的导电均衡控制线。
[0122] 在一些实施例中，在图19的位线读出放大器BLSA中，第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1可以彼此调换，并且第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2可以彼此调换。
[0123] 在一些实施例中，在图19的位线读出放大器BLSA中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在位线读出放大器BLSA的中部区域，并且第一PMOS晶体管P_1可以设置成与位线BL相邻，第二PMOS晶体管P_2可以设置成与互补位线BLB相邻。在这样的实施例中，一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)可以在位线读出放大器BLSA的边缘处设置在位线读出放大器BLSA的彼此相对侧。在这样的实施例中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)之间。
[0124] 参照图20，位线读出放大器BLSA与图19的位线读出放大器BLSA的不同之处在于还包括虚设导线2010和2020。虚设导线2010和2020可以分别设置在第一PMOS晶体管P_1和均衡晶体管EQ之间以及第二PMOS晶体管P_2和第二隔离晶体管ISO_2之间。
[0125] 在一些实施例中，在图20的位线读出放大器BLSA中，第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1可以彼此调换，并且第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2可以彼此调换。
[0126] 在一些实施例中，在图20的位线读出放大器BLSA中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在位线读出放大器BLSA的中部区域，并且第一PMOS晶体管P_1可以设置成与位线BL相邻，第二PMOS晶体管P_2可以设置成与互补位线BLB相邻。在这样的实施例中，一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)可以在位线读出放大器BLSA的边缘处设置在位线读出放大器BLSA的彼此相对侧。在这样的实施例中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)之间。
[0127] 图21是用于描述读出放大器的又一实施例的电路图。
[0128] 参照图21，与图18的读出放大器150a相比，读出放大器150b具有连接在互补读出位线SABL和携带预充电电压Vpre的预充电电压线之间的均衡器2110。
[0129] 均衡器2110可以将位线对BL和BLB以及读出位线对SABL和SABLB均衡至预充电电压Vpre。例如，在读出放大器150b的预充电操作期间，当隔离信号ISO和偏移消除信号OC处于逻辑高(H)时，位线对BL和BLB以及读出位线对SABL和SABLB可以连接至一个节点。在这种情况下，响应于逻辑高(H)的均衡信号PEQ，均衡器2110可以将位线对BL和BLB以及读出位线对SABL和SABLB充电并均衡至预充电电压Vpre。
[0130] 图22和图23是用于描述图21的读出放大器布局和布局方法的实施例的示图。
[0131] 参照图22，与图19的位线读出放大器BLSA相比，位线读出放大器BLSA具有设置在第二PMOS晶体管P_2和第二隔离晶体管ISO_2之间的均衡晶体管EQ。均衡晶体管EQ可以包括有源图案60a和栅极图案63。有源图案60a的一侧可以与图10的有源图案60相接触，并且预充电电压Vpre可以经由预充电电压线施加到有源图案60a的另一侧。栅极图案63是传输均衡信号PEQ的导电均衡控制线。
[0132] 在一些实施例中，在图22的位线读出放大器BLSA中，第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1可以彼此调换，并且第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2可以彼此调换。
[0133] 在一些实施例中，在图22的位线读出放大器BLSA中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在位线读出放大器BLSA的中部区域，并且第一PMOS晶体管P_1可以设置成与位线BL相邻，第二PMOS晶体管P_2可以设置成与互补位线BLB相邻。在这样的实施例中，一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)可以在位线读出放大器BLSA的边缘处设置在位线读出放大器BLSA的彼此相对侧。在这样的实施例中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)之间。
[0134] 参照图23，与图22的位线读出放大器BLSA相比，位线读出放大器BLSA还包括虚设导线2310和2320。虚设导线2310和2320可以分别设置在第一PMOS晶体管P_1和第一隔离晶体管ISO_1之间以及第二PMOS晶体管P_2和均衡晶体管EQ之间。
[0135] 在一些实施例中，在图23的位线读出放大器BLSA中，第一偏移消除晶体管OC_1和第一隔离晶体管ISO_1可以彼此调换，并且第二偏移消除晶体管OC_2和第二隔离晶体管ISO_2可以彼此调换。
[0136] 在一些实施例中，在图23的位线读出放大器BLSA中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在位线读出放大器BLSA的中部区域，并且第一PMOS晶体管P_1可以设置成与位线BL相邻，第二PMOS晶体管P_2可以设置成与互补位线BLB相邻。在这样的实施例中，一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)可以在位线读出放大器BLSA的边缘处设置在位线读出放大器BLSA的彼此相对侧。在这样的实施例中，一对NMOS晶体管(即第一NMOS晶体管N_1和第二NMOS晶体管N_2)可以设置在一对PMOS晶体管(即第一PMOS晶体管P_1和第二PMOS晶体管P_2)之间。
[0137] 在如上关于图19、图20、图22和图23描述的布局的各种实施例中，或者：NMOS晶体管设置在读出放大器的彼此相对侧，并且PMOS晶体管设置在NMOS晶体管之间的读出放大器的中部区域，或者：PMOS晶体管设置在读出放大器的彼此相对侧，NMOS晶体管设置在PMOS晶体管之间的读出放大器的中部区域。
[0138] 图24和图25是示出可以应用本文所述的读出放大器的存储器装置的示例实施例的示图。图24和图25是示出与第一存储器单元阵列110_1和第二存储器单元阵列110_2以及第二读出放大器150_2相对应的部分的示图，这些部分是如上图9所述的多个存储器单元阵列110_1至110_n以及多个读出放大器150_1至150_n的一些部分。每个第二读出放大器150_2可以包括多个位线读出放大器BLSA。位线读出放大器BLSA可以实现为图1至图23中所述的读出放大器150、150a或150b。
[0139] 不像图9的存储器装置900，在图24的存储器装置2400中，第二读出放大器150_2a中的两个位线读出放大器BLSA彼此相邻地设置。两个位线读出放大器BLSA可以连接至第一位线BL1和第二位线BL2以及第一互补位线BLB1和第二互补位线BLB2。两个位线读出放大器BLSA中的一个可以读出第一位线对BL1和BLB1之间的电压变化，并且两个位线读出放大器BLSA中的另一个可以读出第二位线对BL2和BLB2之间的电压变化。
[0140] 不像图9的存储器装置900，在图25的存储器装置2500中，第二读出放大器150_2b中的三个位线读出放大器BLSA挨个相邻地设置。三个位线读出放大器BLSA可以连接至第一位线BL1至第三位线BL3以及第一互补位线BLB1至第三互补位线BLB3。三个位线读出放大器BLSA中的每一个可以读出第一位线对至第三位线对(BL1和BLB1)、(BL2和BLB2)和(BL3和BLB3)中的每一对之间的电压变化。
[0141] 可以根据趋势来选择性地应用图24和图25的存储器装置2400和2500，在该趋势中，由于高度集成的存储器单元装置造成的设计规则中的小型化，单位单元的尺寸减小。在一些实施例中，可以将n个位线读出放大器BLSA彼此相邻地设置，n个位线读出放大器BLSA可以连接至第一位线BL1至第n位线BLn以及第一互补位线BLB1至第n互补位线至BLBn，并且n个位线读出放大器BLSA中的每一个可以读出第一位线对(BL1和BLB1)至第n位线对(BLn和BLBn)中的每一对的电压变化。
[0142] 在存储器装置2400和2500中，多个位线读出放大器BLSA以矩阵排列，其包括多行和多列，其中每行在第一存储器单元阵列110_1和第二存储器单元阵列110_2之间沿第一方向延伸，每列沿着与第一方向垂直的第二方向延伸。至少一行和至少一列各自包括多个位线读出放大器BLSA中的一个以上，并且通常在每行和每列中可以存在多个位线读出放大器BLSA。
[0143] 图26是示出将本文所述的包括读出放大器的存储器装置应用于移动装置的示例实施例的框图。移动装置可以是移动电话或智能电话。
[0144] 参照图26，移动装置2600包括全球移动通信系统(GSM)块2610、近场通信(NFC)收发器2620、输入和输出块2630、应用程序块2640、存储器2650和显示器2660。图26中的移动装置2600的组件或块作为示例被示出。移动装置2600可以包括更多或更少的组件或块。另外，虽然在当前实施例中示出了使用GSM技术的组件或块，但是可以使用诸如码分多址(CDMA)的其他技术来实现移动装置2600。可以以集成电路的形式实现图26的各个块。可替代地，尽管可以以集成电路的形式实现一些块，但是可以以单独的形式实现其他块。
[0145] GSM块2610可以连接至天线2611，并且可以以已知的方式操作以提供无线电话的操作。GSM块2610可以在其中包括接收器和发送器，并执行相应的接收和发送操作。
[0146] NFC收发器2620可以被构造为使用用于无线通信的电感耦合来发送和接收NFC信号。NFC收发器2620可以向NFC天线匹配网络系统(NFC AMNS)2621提供NFC信号，并且NFC天线匹配网络系统2621可以使用电感耦合来发送NFC信号。NFC天线匹配网络系统2621可以接收从另一个NFC装置提供的NFC信号，并将接收的NFC信号提供给NFC收发器2620。
[0147] 应用程序块2640可以包括例如一个或多个处理器的硬件电路，并且可以操作以提供由移动装置2600提供的各种用户应用程序。用户应用程序可以包括语音呼叫操作、数据传输、数据交换等。应用程序块2640可以与GSM块2610和/或NFC收发器2620结合操作并提供GSM块2610和/或NFC收发器2620的运行特性。可替代地，应用程序块2640可以包括用于移动销售点(POS)的程序。这样的程序可以提供使用移动电话(例如智能电话)的信用卡购买和支付功能。
[0148] 显示器2660可以响应于从应用程序块2640接收到的显示信号来显示图像。该图像可以从应用程序块2640提供，或者可以由嵌入在移动装置2600中的相机生成。显示器2660可以在其中包括帧缓冲器以用于临时存储像素值，并且可以被构造为具有相关联的控制电路的液晶显示屏。
[0149] 输入和输出块2630向用户提供输入功能，并提供待通过应用程序块2640接收的输出。
[0150] 存储器2650可以存储待由应用程序块2640使用的程序(指令)和/或数据，并且可以被实现为随机存取存储器(RAM)、只读存储器(ROM)、闪速存储器等。因此，存储器2650可以包括非易失性存储器装置以及易失性存储器装置。例如，存储器2650可以对应于图1至图25中描述的存储器装置100、900、2400或2500。
[0151] 存储器2650可以包括读出放大器，其用于基于消除读出放大器的偏移的操作来提高有效的读出裕度。读出放大器可以包括读出放大单元、第一隔离单元、第二隔离单元、第一偏移消除单元和第二偏移消除单元，并且读出放大单元可以包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管。
[0152] 在存储器2650的一些实施例中，一对PMOS晶体管(即第一PMOS晶体管和第二PMOS晶体管)可以设置在读出放大器的中部区域，一对NMOS晶体管(即第一NMOS晶体管和第二NMOS晶体管)可以分别设置在读出放大器的彼此相对侧，第一隔离单元和第一偏移消除单元可以设置在第一PMOS晶体管和第一NMOS晶体管之间，第二隔离单元和第二偏移消除单元可以设置在第二PMOS晶体管和第二NMOS晶体管之间。
[0153] 在存储器2650的其他实施例中，一对NMOS晶体管(即第一NMOS晶体管和第二NMOS晶体管)可以设置在读出放大器的中部区域，一对PMOS晶体管(即第一PMOS晶体管和第二PMOS晶体管)可以分别设置在读出放大器的彼此相对侧，第一隔离单元和第一偏移消除单元可以设置在第一NMOS晶体管和第一PMOS晶体管之间，并且第二隔离单元和第二偏移消除单元可以设置在第二NMOS晶体管和第二PMOS晶体管之间。
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