技术领域
[0001] 本
发明涉及
半导体器件技术领域，特别涉及一种场效应晶体管及其制造方法。
背景技术
[0002] MOSFET是半导体行业最常见的一种场效应晶体管。随着制成的进步，在发展到22nm左右时，会由于源极和漏极端距离短，出现短
沟道效应，形成漏
电流。另外由于栅极与沟道下面的
接触面积变小，使得栅极对沟道的控制作用降低，导致
开关特性不好，因此出现了FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)。在传统晶体管结构中，控制电流通过的闸
门，只能在闸门的一侧控制
电路的接通与断开，属于平面的架构。在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少
漏电流，也可以大幅缩短晶体管的闸长。
[0003] 传统2D结构的MOSFET发展到3D结构的FinFET，使得
栅极长度L降低到一定制程之后，栅极仍然对沟道具有较大接触面积，从而更好地控制沟道电流，增大饱和电流，降低漏电流和动态功率损耗。但是沟道宽度的提升不足够大，可以通过改变鳍的形状来进一步增加沟道宽度W，来获得性能更好的FinFET。
发明内容
[0004] 鉴于上述问题，本发明的目的在于提供一种场效应晶体管及其制造方法，通过设置场效应晶体管中鳍部侧面具有凹凸图案，从而增大鳍部与栅叠层的接触面积，形成更大的饱和电流。
[0005] 根据本发明的一方面，提供一种场效应晶体管，包括：半导体衬底；沿所述半导体衬底表面第一方向延伸的鳍部；分别位于所述鳍部两侧的半导体表面的源区和漏区；位于所述鳍部上方的沿所述半导体衬底表面第二方向延伸的栅叠层，其中，所述鳍部的
侧壁具有凹凸图案，所述凹凸图案与所述栅叠层接触。
[0006] 优选地，所述鳍部包括垂直方向上堆叠的多个
纳米线，相邻堆叠的两个所述纳米线形成弧面接触。
[0007] 优选地，所述纳米线的截面形状包括圆形。
[0008] 优选地，所述鳍部包括垂直方向上堆叠的多个纳米线，相邻堆叠的两个所述纳米线形成平面接触。
[0009] 优选地，所述鳍部的截面形状包括多个圆形重叠相交形成的形状。
[0010] 优选地，所述栅叠层包括栅极介质层和栅极导体，所述栅极介质层用于隔开所述栅极导体和所述鳍部。
[0011] 优选地，所述栅极介质层材料为高K
电介质氧化物。
[0012] 根据本发明的另一方面，提供一种场效应晶体管的制造方法，包括：在半导体衬底上沿所述半导体衬底表面第一方向形成鳍部；形成
覆盖所述鳍部表面的栅极介质层；在所述栅极介质层上沿所述半导体衬底表面第二方向形成栅极导体；在所述鳍部两侧的所述半导体表面形成源区和漏区，其中，所述鳍部的侧壁具有凹凸图案，所述凹凸图案与所述栅叠层接触。
[0013] 优选地，所述鳍部包括垂直方向上堆叠的多个纳米线，相邻堆叠的两个所述纳米线形成弧面接触。
[0014] 优选地，所述纳米线的截面形状包括圆形。
[0015] 优选地，所述鳍部包括垂直方向上堆叠的多个纳米线，相邻堆叠的两个所述纳米线形成平面接触。
[0016] 优选地，所述鳍部的截面形状包括多个圆形重叠相交形成的形状。
[0017] 优选地，所述鳍部的形成方法包括：在所述半导体衬底上沿第一方向形成第一纳米线；在所述半导体衬底上沉积第一氧化物层，覆盖所述第一纳米线；在所述第一氧化物层上沿所述第一方向形成第二纳米线；在所述第一氧化物层上沉积第二氧化物层，覆盖所述第二纳米线；在所述第二氧化物层上沿所述第一方向形成第三纳米线；在所述第二氧化物层上沉积第三氧化物层，覆盖所述第三纳米线，所述第一纳米线、第二纳米线和第三纳米线的截面形状和大小相同，采用
等离子体化学气相沉积工艺形成所述纳米线。
[0018] 优选地，所述栅极介质层材料为高K电介质氧化物。
[0019] 本发明提供的场效应晶体管，鳍部的侧部具有凹凸图案，具体的，采用在垂直方向上堆叠的多个圆柱形纳米线作为鳍部，在半导体结构具有相同体积的情况下，本
申请可以获得更大的有效沟道面积，形成更大的饱和电流；在获得相同饱和电流的情况下，本申请可以减小器件尺寸，进而减小芯片的体积。
[0020] 本发明提供的场效应晶体管的制造方法，在形成鳍部的过程中沉积氧化物层，氧化物层对鳍部具有一定的
支撑和保护作用，减小了鳍部受损伤的几率，进而提高了良率。
附图说明
[0021] 通过以下参照附图对本发明
实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0022] 图1示出了一种场效应晶体管的立体示意图；
[0023] 图2示出了本发明实施例一的场效应晶体管的立体示意图；
[0024] 图3a至图3g示出了本发明实施例一场效应晶体管的制造方法的各阶段截面图；
[0025] 图4示出了本发明实施例二的场效应晶体管的截面示意图。
具体实施方式
[0026] 以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0027] 以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0028] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
[0029] 如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
[0030] 图1示出了一种场效应晶体管的立体示意图，该晶体管为鳍式场效应晶体管，如图所示，鳍式场效应晶体管100包括半导体衬底110，源区121，漏区122，鳍部(沟道层)123以及栅极导体130和栅极介质层(图中未示出)。其中，栅极导体130与鳍部123的接触面为鳍部123的上表面和两个侧表面，这样由于栅极导体130对沟道具有较大的接触面积，可以更好地控制沟道电流，增大饱和电流，降低漏电流和动态功率损耗。但是，由于沟道宽度的提升不是足够大，因此不能获得获得更好的性能。
[0031] 本申请的
发明人注意到这个问题，提出了一种性能更好的场效应晶体管及其制造方法，在半导体结构相同体积的情况下，可以获得更大的有效沟道面积，形成更大的饱和电流；在获得相同饱和电流的情况下，可以减小器件的面积，进而减小芯片的体积。
[0032] 下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
[0033] 图2示出了本发明实施例的场效应晶体管的立体示意图，如图所示，场效应晶体管200包括：半导体衬底210，源区221，漏区222，鳍部223以及栅叠层，栅叠层包括栅极介质层
224和栅极导体230。
[0034] 半导体衬底210用于支撑鳍部223，源区221和漏区222等。其中，鳍部223沿着平行于半导体衬底210表面的第一方向延伸，侧壁具有凹凸图案，用于增大鳍部223与栅叠层的接触面积，源区221和漏区222分别位于鳍部223两侧的半导体衬底210上，源区221和漏区222之间通过鳍部223实现电交流，栅叠层位于所述鳍部223上，沿半导体衬底210表面的第二方向延伸。其中，鳍部223包括在垂直方向上堆叠的多个纳米线，相邻堆叠的两个纳米线为弧面接触，所述纳米线的截面形状例如为圆形，使得鳍部223与栅叠层之间的有效解除面积更大，可以形成更大的饱和电流。
[0035] 图4示出了本发明实施例二的场效应晶体管的截面示意图，与实施例一的场效应晶体管相比，实施例二的场效应晶体管的区别在于鳍部323的形状有所不同，相同之处不再赘述。
[0036] 参考图4，鳍部232与栅叠层接触的部分具有凹凸图案，用于增大鳍部323与栅叠层的接触面积。具体的，鳍部323的截面形状类似为多个圆形在垂直方向上相交排列后组成的形状，与栅叠层接触部分例如为弧面接触。在其他实施例中，鳍部的形状还可以是其他可以增大与栅叠层接触面积的形状。
[0037] 图3a至图3g示出了本发明实施例场效应晶体管的制造方法的各阶段截面图，例如，沿图2中AA线和BB线所示的方向截取3D
存储器件的局部结构获得的截面图。在截面图中不仅示出多个半导体和/或导电结构，而且示出了将多个半导体和/或导电结构彼此隔开的层间绝缘层。
[0038] 该方法开始于半导体衬底210，半导体衬底210可以是氧化
硅、硅或者绝缘体上硅(SOI)。
[0039] 在该实施例中，形成的场效应晶体管200的鳍部223包括三个纳米线，在其他实施例中，纳米线的数量可以根据需要设置。
[0040] 如图3a所示，在半导体衬底210的表面上沿第一方向形成第一纳米线2231。
[0041] 在该步骤中，采用等离子体化学气相沉积(PECVD)方法，在半导体衬底210的表面沿第一方向沉积形成第一纳米线2231。
[0042] 在该实施例中，第一纳米线2231的截面形状例如为圆形，材料例如为硅单晶。
[0043] 进一步地，在半导体衬底210得到表面沉积第一氧化物层201，如图3b所示。
[0044] 在该步骤中，采用沉积工艺，例如
物理气相沉积、化学气相沉积等工艺，在半导体衬底210的表面沉积氧化物，形成第一氧化物层201，并进行回蚀刻，使得第一纳米线2231的表面暴露。
[0045] 在该实施例中，第一氧化物层201在后续的步骤中对第一纳米线2231具有一定的支撑作用，同时第一氧化物层201包裹第一纳米线2231，减小了第一纳米线2231的受损几率，提高了器件的良率。
[0046] 进一步地，在半导体结构的表面形成第二纳米线2232和第二氧化物层，如图3c所示。
[0047] 在该步骤中，采用等离子体化学气相沉积(PECVD)方法，在半导体结构的表面沿第一方向沉积形成第二纳米线2232，第二纳米线2232和第一纳米线2231在垂直方向上位于同一轴心，且半径相同。然后采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积氧化物，形成第二氧化物层，并进行回蚀刻，使得第二纳米线2232的表面暴露。
[0048] 图3c中将两次沉积的氧化物整体示出为氧化物层201。然而，本发明不限于此，可以将采用多个独立的沉积步骤沉积的氧化物示出为多个氧化物层。在该实施例中，氧化物层201在后续的步骤中对第一纳米线2231和第二纳米线2232具有一定的支撑作用，同时氧化物层201包裹第一纳米线2231和第二纳米线2232，减小了第一纳米线2231和第二纳米线2232的受损几率，提高了器件的良率。
[0049] 进一步地，在半导体结构的表面形成第三纳米线2233和第三氧化物层，如图3d所示。
[0050] 在该步骤中，采用等离子体化学气相沉积(PECVD)方法，在半导体结构的表面沿第一方向沉积形成第三纳米线2233，第三纳米线2233和第一纳米线2231、第二纳米线2232在垂直方向上位于同一轴心，且半径相同。然后采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积氧化物，形成第三氧化物层。
[0051] 在该实施例中，图3d中将三次沉积的氧化物整体示出为氧化物层201。氧化物层201在后续的步骤中对第一纳米线2231、第二纳米线2232和第三纳米线2233具有一定的支撑作用，同时氧化物层201包裹第一纳米线2231、第二纳米线2232和第三纳米线2233，减小了第一纳米线2231、第二纳米线2232和第三纳米线2233的受损几率，提高了器件的良率。在该实施例中，第一纳米线2231、第二纳米线2232和第三纳米线2233组成了场效应晶体管200的鳍部223。
[0052] 进一步地，去除氧化物层201，在半导体结构得到表面形成栅极介质层224，如图3e所示。
[0053] 在该步骤中，采用蚀刻工艺，例如干法蚀刻，包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻、
激光烧蚀，或者湿法蚀刻或气相蚀刻等工艺，去除半导体结构中的氧化物层201。然后采用化学气相沉积方法在半导体结构得到表面沉积一层高K材料，形成栅极介质层224。
[0054] 在该实施例中，栅极介质层224的材料例如为高K电介质的氧化物，栅极介质层224覆盖鳍部的表面，用于隔开鳍部与后续形成的栅极导体。
[0055] 进一步地，在半导体结构的表面上沿第二方向沉积形成栅极导体230，如图3f所示。
[0056] 在该步骤，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沿第二方向沉积
多晶硅(Poly Si)，形成栅极导体230。
[0057] 在该实施例中，栅极导体230和栅极介质层224为栅叠层结构，用于控制纳米线中的沟道电流，由于鳍部的形状为多个堆叠的纳米线，因此栅叠层结构与鳍部具有较大的接触面积，对沟道电流的控制更好，可以形成更大的饱和电流。
[0058] 进一步地，在鳍部的两侧沿半导体结构的第二方向分别形成源区221和漏区222，如图3g所示。
[0059] 在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在鳍部的两侧沿半导体结构的第二方向沉积导电材料，分别形成源区221和漏区222。
[0060] 在该实施例中，源区221和漏区222通过鳍部实现电交流。
[0061] 本发明提供的场效应晶体管的制造方法，在形成鳍部的过程中沉积氧化物层，氧化物层对鳍部具有一定的支撑和保护作用，减小了鳍部受损伤的几率，进而提高了良率。
[0062] 本发明提供的场效应晶体管，采用在垂直方向上堆叠的多个纳米线作为鳍部，在半导体结构具有相同体积的情况下，本申请可以获得更大的有效沟道面积，形成更大的饱和电流；在获得相同饱和电流的情况下，本申请可以减小器件尺寸，进而减小芯片的体积。
[0063] 依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的
修改和变化。本
说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明
基础上的修改使用。本发明仅受
权利要求书及其全部范围和等效物的限制。
