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一种具有嵌入式源漏的晶体管及其制备方法

阅读：179发布：2020-05-08

专利汇可以提供一种具有嵌入式源漏的晶体管及其制备方法专利检索，专利查询，专利分析的服务。并且本发明提出一种具有嵌入式源漏的晶体管及其制备方法，晶体管结构包括：弱p型掺杂的硅衬底1；嵌入所述硅衬底1两端部的沟槽隔离区2，嵌入所述硅衬底1两端部附近的重N型掺杂的漏极4和重N型掺杂的源极5；位于所述硅衬底1上的栅氧化层6；位于所述栅氧化层6上的栅极7；位于所述栅极7上的栅极接触 12；位于所述栅极7侧面的侧墙8。通过在漏极引入嵌入式的氮化镓，借助氮化镓的宽禁带特性，大幅提升晶体管的耐压。本发明提出的新型晶体管与传统的硅基场效应晶体管具有类似的对称结构，不需要无栅极覆盖的沟道区域，具有器件尺寸小，导通电阻小且与自对准工艺完全兼容的优点。，下面是一种具有嵌入式源漏的晶体管及其制备方法专利的具体信息内容。

权利要求

1.一种具有嵌入式源漏的晶体管，其特征在于：所述晶体管包括
弱p型掺杂的硅衬底(1)；
嵌入所述硅衬底(1)两端部的沟槽隔离区(2)，所述沟槽隔离区(2)上表面与所述硅衬底(1)上表面共面；
嵌入所述硅衬底(1)两端部附近的重N型掺杂的漏极(4)和重N型掺杂的源极(5)；所述重N型掺杂的漏极(4)和重N型掺杂的源极(5)与沟槽隔离区(2)接触，所述重N型掺杂的漏极(4)和重N型掺杂的源极(5)上表面与所述硅衬底(1)上表面共面；
位于所述硅衬底(1)上的栅氧化层(6)；
位于所述栅氧化层(6)上的栅极(7)；
位于所述栅极(7)上的栅极接触(12)；
位于所述栅极(7)侧面的侧墙(8)，所述侧墙(8)下表面与所述重N型掺杂的漏极(4)和重N型掺杂的源极(5)上表面部分接触；
位于所述重N型掺杂的漏极(4)上的漏极接触(10)和位于所述重N型掺杂的源极(5)上的源极接触(11)。
2.如权利要求1所述的晶体管，其特征在于：所述漏极(4)主体材料为III族氮化物，所述III族氮化物为GaN或AlGaN；所述漏极(4)掺杂材料为Si。
3.如权利要求1所述的晶体管，其特征在于：所述漏极(4)的形状为立方体或sigma形状。
4.如权利要求1所述的晶体管，其特征在于：所述源极(5)的形状为立方体或sigma形状。
5.如权利要求3或4任一所述的晶体管，其特征在于：所述sigma形状为与所述源极侧壁或所述漏极侧壁夹角30°-60°的锥形结构。
6.如权利要求1所述的晶体管，其特征在于：所述硅衬底(1)的掺杂浓度为1015cm-2-
1018cm-2。
7.如权利要求1所述的晶体管，其特征在于：所述栅氧化层(6)厚度为1nm-10nm；所述栅极(7)厚度为50nm-200nm。
8.如权利要求1所述的晶体管，其特征在于：所述漏极(4)厚度为10nm-100nm，掺杂浓度为1018cm-2-1022cm-2；所述源极(5)厚度为40nm-80nm，掺杂浓度为1018cm-2-1022cm-2。
9.一种具有嵌入式源漏的晶体管制备方法，其特征在于：包括如下步骤S1：选取弱p型掺杂的硅衬底(1)；
S2：在所述弱p型掺杂的硅衬底(1)两端部嵌入沟槽隔离区(2)；
S3：在所述弱p型掺杂的硅衬底(1)中央自下而上依次淀积栅氧化层(6)和栅极(7)，光刻并图案化所述栅极(7)；
S4：在所述栅极(7)侧面通过淀积和干法刻蚀形成侧墙(8)；
S5：刻蚀靠近沟槽隔离区(2)一端部的弱p型掺杂的硅衬底形成源极凹槽，在所述源极凹槽外延硅基材料并原位掺杂形成重N型掺杂的源极(5)；
S6：刻蚀靠近沟槽隔离区(2)另一端部的弱p型掺杂的硅衬底形成漏极凹槽，在所述漏极凹槽填充生长III族氮化物并原位掺杂形成重N型掺杂的漏极(4)；
S7：淀积金属并退火形成源极接触(11)、漏极接触(10)和栅极接触(12)。
10.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S2嵌入沟槽隔离区方式依次为光刻、二氧化硅填充、化学机械抛光。
11.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S3和/或S4中淀积方式为热氧化、化学气相沉积或原子层沉积。
12.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S4中干法刻蚀采用氟基元素气体，所述氟基元素气体包括SF6、CHF3、HBr、Cl2。
13.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S5中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成源极立方体凹槽，所述湿法刻蚀通过刻蚀所述源极立方体凹槽附近的硅衬底形成sigma形状源极凹槽。
14.如权利要求9所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述S6中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成漏极立方体凹槽，所述湿法刻蚀通过刻蚀所述漏极立方体凹槽附近的硅衬底形成sigma形状漏极凹槽。
15.如权利要求13或14任一所述的具有嵌入式源漏的晶体管制备方法，所述sigma形状为与所述源极侧壁或所述漏极侧壁夹角30°-60°的锥形结构。
16.如权利要求13或14任一所述的具有嵌入式源漏的晶体管制备方法，其特征在于：所述湿法刻蚀的溶剂为TMAH或KOH。

说明书全文

一种具有嵌入式源漏的晶体管及其制备方法

技术领域

[0001] 本发明属于集成电路和半导体器件技术领域，具体涉及一种具有嵌入式源漏的晶体管及其制备方法。

背景技术

[0002] 集成电路技术是当代信息社会发展的基石。自上世纪50年代第一块只有五个部件的集成电路发明伊始，集成电路朝着多功能，高速度，低功耗和低价格的趋势飞速发展,目前已经成为各种信息技术不可或缺的核心部件。而集成电路高速发展背后的源驱动力，是其中单元场效应晶体管尺寸的不断缩小。在大规模数字集成电路和低功耗模拟集成电路中，场效应晶体管普遍具有低工作电压以达到低功耗的效果。而此外，在一些芯片或者电路中，如电源管理芯片或大规模芯片中的电源管理模块以及功率放大芯片中，往往需要将具有高工作电压和高功率的晶体管与普通的低电压晶体管共集成在同一芯片中，形成片上系统。当前，为了提高集成电路的集成密度，单元晶体管的尺寸不断缩小。先进集成电路制造工艺中，晶体管的尺寸已经缩小至7nm以下。在如此之小的晶体管中，其电场强度急剧升高，造成普通场效应晶体管的击穿电压较低，不能耐受住高工作电压。

[0003] 为了使得晶体管能工作在高电压和高功率下，横向扩散晶体管(LDMOS)被提出并普遍应用于各类集成电路技术中。LDMOS在漏极与沟道之间引入一段较长的载流子漂移区域，从而降低漏结的电场强度。通过此技术，LDMOS可显著地提高器件的耐压，从而使得器件具有较高的工作电压和功率。然而，LDMOS有着一些缺点亟需克服。由于引入了一段较长的漂移区域，造成器件的尺寸变大，降低集成密度。此外，这段漂移区域引入了较大的串联电阻，降低了器件的有效驱动电流。而在工艺制备上，由于整个器件变得非常不对称，难以用自对准的工艺方法形成漏极，容易受光刻的套刻误差影响。

发明内容

[0004] 针对上述传统LDMOS的一系列问题，本发明提出一种具有嵌入式源漏的新型晶体管,所述晶体管结构包括

[0005] 弱p型掺杂的硅衬底1；

[0006] 嵌入所述硅衬底1两端部的沟槽隔离区2，所述沟槽隔离区2上表面与所述硅衬底1表面共面；

[0007] 嵌入所述硅衬底1两端部附近的重N型掺杂的漏极4和重N型掺杂的源极5；所述重N型掺杂的漏极4和重N型掺杂的源极5与沟槽隔离区2接触，所述重N型掺杂的漏极4和重N型掺杂的源极5上表面与所述硅衬底1上表面共面；

[0008] 位于所述硅衬底1上的栅氧化层6；

[0009] 位于所述栅氧化层6上的栅极7；

[0010] 位于所述栅极7上的栅极接触12；

[0011] 位于所述栅极7侧面的侧墙8，所述侧墙8下表面与所述重N型掺杂的漏极4和重N型掺杂的源极5上表面部分接触；

[0012] 位于所述重N型掺杂的漏极4上的漏极接触10和位于所述重N型掺杂的源极5上的源极接触11。

[0013] 优选的，所述漏极4主体材料为III族氮化物，所述III族氮化物为GaN或AlGaN；所述漏极4掺杂材料为Si。

[0014] 优选的，所述漏极4的形状为立方体或sigma形状。

[0015] 优选的，所述源极5的形状为立方体或sigma形状。

[0016] 优选的，所述sigma形状为与所述源极侧壁或所述漏极侧壁夹角30°-60°的锥形结构。

[0017] 优选的，所述硅衬底1的掺杂浓度为1015cm-2-1018cm-2。

[0018] 优选的，所述栅氧化层6厚度为1nm-10nm；所述栅极7厚度为50nm-200nm。

[0019] 优选的，所述漏极4厚度为10nm-100nm，掺杂浓度为1018cm-2-1022cm-2；所述源极5厚度为40nm-80nm，掺杂浓度为1018cm-2-1022cm-2。

[0020] 基于同样的发明构思，本发明还提供一种具有嵌入式源漏的晶体管制备方法，包括如下步骤

[0021] S1：选取弱p型掺杂的硅衬底1；

[0022] S2：在所述弱p型掺杂的硅衬底1两端部嵌入沟槽隔离区2；

[0023] S3：在所述弱p型掺杂的硅衬底1中央自下而上依次淀积栅氧化层6和栅极7，光刻并图案化所述栅极7；

[0024] S4：在所述栅极7侧面通过淀积和干法刻蚀形成侧墙8；

[0025] S5：刻蚀靠近沟槽隔离区2一端部的弱p型掺杂的硅衬底形成源极凹槽，在所述源极凹槽外延硅基材料并原位掺杂形成重N型掺杂的源极5；

[0026] S6：刻蚀靠近沟槽隔离区2另一端部的弱p型掺杂的硅衬底形成漏极凹槽，在所述漏极凹槽填充生长III族氮化物并原位掺杂形成重N型掺杂的漏极4；

[0027] S7：淀积金属并退火形成源极接触11、漏极接触10和栅极接触12。

[0028] 优选的，所述S2嵌入沟槽隔离区方式依次为光刻、二氧化硅填充、化学机械抛光。

[0029] 优选的，所述S3和/或S4中淀积方式为热氧化、化学气相沉积或原子层沉积。

[0030] 优选的，所述S4中干法刻蚀采用氟基元素气体，所述氟基元素气体包括SF6、CHF3、HBr、Cl2。

[0031] 优选的，所述S5中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成源极立方体凹槽，所述湿法刻蚀通过刻蚀所述源极立方体凹槽附近的硅衬底形成sigma形状源极凹槽。

[0032] 优选的，所述S6中刻蚀包括干法刻蚀和湿法刻蚀，所述干法刻蚀形成漏极立方体凹槽，所述湿法刻蚀通过刻蚀所述漏极立方体凹槽附近的硅衬底形成sigma形状漏极凹槽。

[0033] 优选的，所述湿法刻蚀的溶剂为TMAH或KOH。本发明所述的具有嵌入式源漏的晶体管为高电压场效应晶体管，其衬底材料可以是硅或者绝缘层上硅等材料。既可单独作为分立器件使用，也可与低电压晶体管共集成在同一芯片中。

[0034] 在本发明的晶体管中，漏极使用了嵌入式的氮化镓宽禁带材料，因此器件具有较高的耐压，适合工作于高电压和高功率。此外，由于器件结构与普通场效应晶体管相近的结构，而无需大的无栅极覆盖的沟道区域，器件具有尺寸小，导通电阻小且与自对准工艺兼容的优点。

[0035] 本发明晶体管具有高工作电压，且无需较长的漂移区域，因此具有较小的特征尺寸。在该新型器件的漏极，硅基材料被禁带较宽的氮化镓等第三代半导体材料取代。由于宽禁带材料具有良好的耐击穿特性，该器件可工作在较高的电压下。在场效应晶体管中，高电场一般集中在漏结区域，而其源极和沟道的电场强度较小。因此，器件的源极和沟道无需氮化镓材料，可保持硅基材料不变。这样器件结构和工艺具有和硅基最大的兼容性。而由于氮化镓材料的金属接触电阻一般比硅基材料的接触电阻高，源极维持硅基材料也有助于降低整个晶体管的接触电阻。新型器件依靠宽禁带的氮化镓等材料形成良好的耐击穿特性，无需LDMOS中的长漂移区域。因此，它不但具有较高的工作电压，还具有较小的器件尺寸。而借助于氮化镓在硅上的嵌入式外延技术，取代漏极的硅基材料，不但能带来较低的电阻，还能保持与大规模集成电路工艺最大的兼容性。附图说明

[0036] 图1为本发明实施例1的具有嵌入式源漏的高耐压场效应晶体管的结构图示；

[0037] 图2为本发明实施例1的具有嵌入式源漏的高耐压场效应晶体管的制备流程图示；

[0038] 图3为本发明实施例1的具有嵌入式源漏的高耐压场效应晶体管的实施例结构。

[0039] 弱p型掺杂的硅衬底1，沟道隔离区2，重N型掺杂的漏极4，重N型掺杂的源极5，栅氧化层6，栅极7，侧墙8，漏极接触10，源极接触11、栅极接触12

具体实施方式

[0040] 下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护范围。

[0041] 实施例1本实施例提供一种具有嵌入式源漏的高耐压场效应晶体管[0042] 如图1所示为晶体管结构示意图，包括弱p型掺杂的硅衬底1；嵌入所述硅衬底1两端部的沟槽隔离区2，所述沟槽隔离区2上表面与所述硅衬底1上表面共面；嵌入所述硅衬底1两端部附近的重N型掺杂的漏极4和重N型掺杂的源极5；所述重N型掺杂的漏极4和重N型掺杂的源极5与沟槽隔离区2接触，所述重N型掺杂的漏极4和重N型掺杂的源极5上表面与所述硅衬底1上表面共面；位于所述硅衬底1上的栅氧化层6；位于所述栅氧化层6上的栅极7；位于所述栅极7上的栅极接触12；位于所述栅极7侧面的侧墙8，所述侧墙8下表面与所述重N型掺杂的漏极4和重N型掺杂的源极5上表面部分接触；位于所述重N型掺杂的漏极4上的漏极接触10和位于所述重N型掺杂的源极5上的源极接触11。

[0043] 其中漏极4的主体材料为GaN，掺杂元素为Si，漏极4的形状为立方体或sigma形状，其中sigma形状为与所述漏极侧壁夹角50°的锥形结构；源极5的形状为立方体或sigma形状，其中sigma形状为与所述源极侧壁夹角50°的锥形结构。

[0044] 硅衬底1的掺杂浓度为1017cm-2，栅氧化层6厚度为5nm，栅极7厚度为100nm。漏极4厚度为10nm-100nm，掺杂浓度为1019cm-2，源极5厚度为60nm，掺杂浓度为1019cm-2。

[0045] 基于同样的发明构思，本发明另提供一种具有嵌入式源漏的高耐压场效应晶体管的制备方法，

[0046] 如图2(a)所示，选取起始的体硅衬底，其衬底掺杂为弱p型掺杂，掺杂浓度为1016cm-2，衬底也可为绝缘层上沉积的硅基材料。

[0047] 如图2(b)所示，热氧化方式淀积一层厚度为5nm的二氧化硅栅氧化层和一层厚度为150nm的多晶硅正栅极；光刻并打开正栅极图形的窗口，之后利用光刻胶为掩膜对正栅极进行干法刻蚀以形成栅极的图形，干法刻蚀采用使用氟基元素气体，如SF6，CHF3，HBr或者Cl2等。

[0048] 如图2(c)所示，化学气相淀积一层低介电常数介质氮化硅作为栅极侧墙材料，之后进行刻蚀以形成栅极侧墙，使用具有垂直方向的反应离子CHF3进行干法刻蚀。

[0049] 如图2(d)所示，原子层淀积一层氮化硅作为选择性外延用的硬掩模材料，光刻并进行干法刻蚀，形成源极的方形凹槽区域，之后进行外延生长。以沉积的硬掩模，栅级和栅侧墙为掩模，选择性外延生长硅基的源极区域。外延生长时进行原位掺杂，最终形成重N掺杂的源极。形成的源极区域厚度为50nm，掺杂浓度为1021cm-3。

[0050] 如图2(e)所示，化学气相淀积一层选择性外延用的二氧化硅硬掩模材料，光刻并进行干法刻蚀，形成漏极的方形凹槽区域，之后进行外延生长。以沉积的硬掩模，栅级和栅侧墙为掩模，选择性外延生长氮化镓的漏极区域。外延生长时进行原位掺杂，最终形成重N掺杂的漏极。形成的漏极区域厚度为20nm，掺杂浓度为1020cm-3。

[0051] 如图2(f)所示，淀积钛金属并退火600℃，以在源漏和栅极形成电极。

[0052] 在优选的实施例中，漏极外延的材料为铝镓氮，如图3(b)所示，由于铝镓氮的禁带宽度比氮化镓更大，因此器件能够工作在更高的电压下。

[0053] 实施例2本实施例提供一种新型的具有嵌入式源漏的高耐压场效应晶体管制备方法

[0054] 如图3(a)所示的晶体管示意结构，选取起始的体硅衬底，其衬底掺杂为弱p型掺杂，掺杂浓度为1017cm-2，衬底为绝缘层上沉积的硅基材料。

[0055] 化学气相淀积一层厚度为10nm的三氧化二铝栅氧化层和一层厚度为100nm的多晶硅正栅极；光刻并打开正栅极图形的窗口，之后利用光刻胶为掩膜对正栅极进行干法刻蚀以形成栅极的图形，采用KOH溶液湿法刻蚀。

[0056] 原子层相淀积一层低介电常数介质SiOCN作为栅极侧墙材料，之后进行刻蚀以形成栅极侧墙，使用具有垂直方向性的反应离子SF6进行干法刻蚀。

[0057] 原子层淀积一层氮化硅作为选择性外延用的硬掩模材料，光刻并进行干法刻蚀，形成方形的源极凹槽区域，然后采用KOH溶液湿法刻蚀，由于硅的<111>晶向腐蚀速率较低，最终形成与源极侧壁夹角约为50°的锥状结构即sigma形状的凹槽。之后进行外延生长。以沉积的硬掩模，栅极和栅侧墙为掩模，选择性外延生长sigma形状的硅基源极区域。外延生长时进行原位掺杂，最终形成重N掺杂的源极。形成的源极区域厚度为60nm，掺杂浓度为1020cm-3。

[0058] 化学气相淀积一层选择性外延用的二氧化硅硬掩模材料，光刻并进行干法刻蚀，形成方形的漏极凹槽区域，然后采用KOH溶液湿法刻蚀，由于硅的<111>晶向腐蚀速率较低，最终形成与漏极侧壁夹角约为50°的锥状结构即sigma形状的凹槽。之后进行外延生长，以沉积的硬掩模，栅极和栅侧墙为掩模，选择性外延生长sigma形状的氮化镓的漏极区域。外延生长时进行原位掺杂，最终形成重N掺杂的漏极。形成的漏极区域厚度为50nm，掺杂浓度为1021cm-3；sigma形状的源漏外延在大规模集成电路的小尺寸晶体管中大量使用，有利于降低寄生电阻的同时降低源漏的漏电，并且增强沟道的应力。

[0059] 淀积镍金属并退火400℃，以在源漏和栅极形成电极。

[0060] 在优选的实施例中，漏极外延的材料为铝镓氮，由于铝镓氮的禁带宽度比氮化镓更大，因此器件能够工作在更高的电压下。

[0061] 以上所述的具体实施例，对本发明的目的，技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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