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一种 半导体器件的形成方法

阅读：759发布：2020-05-08

专利汇可以提供一种半导体器件的形成方法专利检索，专利查询，专利分析的服务。并且本公开提供了一种半导体器件的形成方法。本公开实施例对形成连接源区、漏区和栅极结构与互连结构的导电结构的方法进行改进，使连接到源区和漏区的第一导电结构和第二导电结构与连接到栅极结构的第三导电结构在不同的步骤中形成，避免现有工艺过程中栅极结构与导电结构间形成缺陷而导致接触电阻异常，进而导致半导体器件失效的问题，同时，还能够避免连接栅极结构、连接源区和连接漏区的导电结构之间的距离过近而形成短路，提高半导体器件的良率。，下面是一种半导体器件的形成方法专利的具体信息内容。

权利要求

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底形成有栅极结构、源区和漏区，以及覆盖所述源区和漏区并露出栅极结构的第一介质层；
形成覆盖所述第一介质层和所述栅极结构的第二介质层，刻蚀所述源区和所述漏区上方的第一介质层和第二介质层，以形成露出至少部分所述源区的第一凹槽和露出至少部分所述漏区的第二凹槽；
在所述第一凹槽和所述第二凹槽中形成金属硅化物层；
在所述第一凹槽中的金属硅化物层上形成第一导电结构和在所述第二凹槽中的金属硅化物层上形成第二导电结构；
形成覆盖所述第二介质层、所述第一导电结构和所述第二导电结构的第三介质层；
刻蚀所述栅极结构上方的所述第二介质层和所述第三介质层，以形成露出至少部分所述栅极结构的第三凹槽；
在所述第三凹槽中形成第三导电结构。
2.根据权利要求1所述的方法，其特征在于，所述的方法还包括在所述第三介质层中形成分别连接到第一导电结构和第二导电结构的通孔和分别连接到第一导电结构、第二导电结构以及第三导电结构的互连结构。
3.根据权利要求2所述的方法，其特征在于，所述第三导电结构电连接所述栅极结构和所述互连结构。
4.根据权利要求1或3所述的方法，其特征在于，所述栅极结构包括依次叠置的栅介质层和栅电极层，所述第三导电结构的材质与所述栅电极层的材质相同。
5.根据权利要求4所述的方法，其特征在于，所述栅电极层的材料为钨，所述栅电极层的形成方法为化学气相沉积法。
6.根据权利要求4所述的方法，其特征在于，栅极结构上形成有盖帽层。
7.根据权利要求6所述的方法，其特征在于，所述的方法还包括：所述刻蚀所述栅极结构上方的所述第二介质层和所述第三介质层后，刻蚀所述盖帽层，以形成露出至少部分所述栅极结构的第三凹槽。
8.根据权利要求1所述的方法，其特征在于，所述半导体衬底具有鳍部，所述源区和所述漏区形成在所述鳍部上。
9.根据权利要求1所述的方法，其特征在于，所述金属硅化物层通过自对准工艺形成。
10.根据权利要求1所述的方法，其特征在于，所述金属硅化物层的形成方法包括：
在所述第一凹槽中的源区表面和所述第二凹槽中的漏区表面沉积金属层；
退火处理。

说明书全文

一种半导体器件的形成方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

[0002] 在半导体衬底上形成金属氧化物场效应晶体管(Metal Oxide Semiconductor Field-Effect Transistor，MOSFET)以及鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)等结构的过程中，栅极结构与其上的导电结构间出现孔洞和凸起等缺陷，而这些形成的缺陷导致栅极结构和导电结构间的接触电阻异常，导致半导体器件失效，使半导体器件的良率降低。

发明内容

[0003] 有鉴于此，本公开提供了一种半导体器件的形成方法，能够解决栅极结构和导电结构间的接触电阻异常的问题，提高半导体器件的良率。

[0004] 本公开提供的半导体器件的形成方法包括：

[0005] 提供半导体衬底，所述半导体衬底形成有栅极结构、源区和漏区，以及覆盖所述源区和漏区并露出栅极结构的第一介质层；

[0006] 形成覆盖所述第一介质层和所述栅极结构的第二介质层，刻蚀所述源区和所述漏区上方的第一介质层和第二介质层，以形成露出至少部分所述源区的第一凹槽和露出至少部分所述漏区的第二凹槽；

[0007] 在所述第一凹槽和所述第二凹槽中形成金属硅化物层；

[0008] 在所述第一凹槽中的金属硅化物层上形成第一导电结构和在所述第二凹槽中的金属硅化物层上形成第二导电结构；

[0009] 形成覆盖所述第二介质层、所述第一导电结构和所述第二导电结构的第三介质层；

[0010] 刻蚀所述栅极结构上方的所述第二介质层和所述第三介质层，以形成露出至少部分所述栅极结构的第三凹槽；

[0011] 在所述第三凹槽中形成第三导电结构。

[0012] 进一步地，所述的方法还包括在所述第三介质层中形成分别连接到第一导电结构和第二导电结构的通孔和分别连接到第一导电结构、第二导电结构以及第三导电结构的互连结构。

[0013] 进一步地，所述第三导电结构电连接所述栅极结构和所述互连结构。

[0014] 进一步地，所述栅极结构包括依次叠置的栅介质层和栅电极层，所述第三导电结构的材质与所述栅电极层的材质相同。

[0015] 进一步地，所述栅电极层的材料为钨，所述栅电极层的形成方法为化学气相沉积法。

[0016] 进一步地，栅极结构上形成有盖帽层。

[0017] 进一步地，所述的方法还包括：所述刻蚀所述栅极结构上方的所述第二介质层和所述第三介质层后，刻蚀所述盖帽层，以形成露出至少部分所述栅极结构的第三凹槽。

[0018] 进一步地，所述半导体衬底具有鳍部，所述源区和所述漏区形成在所述鳍部上。

[0019] 进一步地，所述金属硅化物层通过自对准工艺形成。

[0020] 进一步地，所述金属硅化物层的形成方法包括：

[0021] 在所述第一凹槽中的源区表面和所述第二凹槽中的漏区表面沉积金属层；

[0022] 退火处理。

[0023] 本公开实施例对形成连接源区、漏区和栅极结构与互连结构的导电结构的方法进行改进，使连接到源区和漏区的第一导电结构和第二导电结构与连接到栅极结构的第三导电结构在不同的步骤中形成，避免现有工艺过程中栅极结构与导电结构间形成缺陷而导致接触电阻异常，进而导致半导体器件失效的问题，同时，还能够避免连接栅极结构、连接源区和连接漏区的导电结构之间的距离过近而形成短路，提高半导体器件的良率。附图说明

[0024] 通过以下参照附图对本发明实施例的描述，本公开的上述以及其它目的、特征和优点将更为清楚，在附图中：

[0025] 图1是对比例的半导体衬底的形成方法的示意性剖视图；

[0026] 图2是对比例形成的半导体衬底的局部示意图；

[0027] 图3是本公开实施例的半导体器件的形成方法的流程图；

[0028] 图4-图12是本公开实施例的半导体衬底的形成方法的各步骤形成的结构的示意性剖视图；

[0029] 图13是对比例形成的半导体衬底结构的剖视图。

具体实施方式

[0030] 以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

[0031] 此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

[0032] 除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。

[0033] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。

[0034] 图1是一个对比例的半导体衬底的形成方法的示意性剖视图，如图1所示，在半导体衬底上形成金属氧化物场效应晶体管以及鳍式场效应晶体管等结构的过程中，在形成晶体管的栅极结构、源区和漏区之后会形成覆盖其上的介质层1，并通过刻蚀等工艺形成露出栅极结构3、源区4和漏区5的凹槽2。在后续的工艺中在凹槽2中填充金属以形成导电结构，以实现晶体管与上层互连结构间的连接。然而，如图2所示，这种技术中，栅极结构与导电结构间出现孔洞和凸起等缺陷，而这些形成的缺陷导致栅极结构和导电结构间的接触电阻异常，导致半导体器件失效，使半导体器件的良率降低。

[0035] 图3是本公开实施例的半导体器件的形成方法的流程图，参考图3，本公开实施例的形成方法包括如下步骤：

[0036] 步骤S100、提供半导体衬底，所述半导体衬底上形成有栅极结构、源区和漏区，以及覆盖所述源区和漏区并露出栅极结构的第一介质层。

[0037] 步骤S200、形成覆盖所述第一介质层和所述栅极结构的第二介质层，刻蚀所述源区和所述漏区上方的第一介质层和第二介质层，以形成露出至少部分所述源区的第一凹槽和露出至少部分所述漏区的第二凹槽。

[0038] 步骤S300、在所述第一凹槽和所述第二凹槽中形成金属硅化物层。

[0039] 步骤S400、在所述第一凹槽中的金属硅化物层上形成第一导电结构和在所述第二凹槽中的金属硅化物层上形成第二导电结构。

[0040] 步骤S500、形成覆盖所述第二介质层、所述第一导电结构和所述第二导电结构的第三介质层。

[0041] 步骤S600、刻蚀所述栅极结构上方的所述第二介质层和所述第三介质层，以形成露出至少部分所述栅极结构的第三凹槽。

[0042] 步骤S700、在所述第三凹槽中形成第三导电结构。

[0043] 以下以在鳍式场效应晶体管的制造过程中，应用上述方法形成半导体器件进行进一步说明。应理解，本公开实施例的方法并不限于FinFET的制程，也可以适用于其它类型的晶体管结构的制造。

[0044] 图4-图12是本公开实施例的半导体器件的形成方法的各步骤形成的结构的示意性剖视图。图4是半导体衬底的剖面示意图，参考图4，在步骤S100中，提供半导体衬底100，所述半导体衬底100上形成有鳍部101、栅极结构110、源区102和漏区103，以及覆盖所述源102区和漏区103并露出所述栅极结构110的第一介质层106。其中，栅极结构110包括栅介质层111和栅电极层112。同时还包括栅极结构110侧壁的侧墙104，覆盖栅极结构110表面的盖帽层105，以及覆盖相邻鳍部101之间的半导体衬底100表面的隔离层(图中未标注)[0045] 在一个可选的实现方式中，可以通过上述方式获得形成有上述结构的半导体衬底：

[0046] 步骤S1、图案化半导体衬底100形成鳍部101，并形成覆盖半导体衬底表面和部分鳍部101侧壁的隔离层(图中未标注)。所述隔离层用于相邻鳍部101之间的电隔离。隔离层可以在后续离子注入工艺中避免掺杂离子注入到半导体衬底100中。

[0047] 步骤S2、形成横跨鳍部101的伪栅结构。伪栅结构的作用是为了定义后续工艺中栅极结构110的尺寸和位置。

[0048] 步骤S3、形成覆盖伪栅结构侧壁表面的侧墙104。侧墙104可以在后续离子注入的工艺过程中保护栅极结构110的侧壁不会被注入损伤。所述侧墙104的材质可以为氮化硅(Si3N4)、氮氧化硅(SiON)或碳氮化硅(SiCN)，优选为氮化硅(Si3N4)。

[0049] 步骤S4、对鳍部101的相应位置进行离子注入形成源区102和漏区103。

[0050] 步骤S5、形成覆盖源区102和漏区103并露出伪栅结构的第一介质层106。所述第一介质层106的材料可以为氧化硅(SiO2)、氮化硅(Si3N4)和氮氧化硅(SiON)等，因为氧化硅(SiO2)与硅半导体衬底的结合性能更好，优选为氧化硅(SiO2)。

[0051] 步骤S6、去除伪栅结构，在原伪栅结构的位置形成栅极结构110。所述栅极结构110包括依次叠置的栅介质层111和栅电极层112，其中，栅介质层111为绝缘材料，优选为高K介电材料，例如氧化锆(ZrO2)、氧化铝(Al2O3)或氧化铪(HfO2)等；栅电极层112为导电材料，例如钨(W)、铜(Cu)、钴(Co)和铝(Al)等，优选为钨(W)。

[0052] 步骤S7、回刻蚀栅极结构110，形成覆盖栅极结构110的盖帽层105。所述盖帽层105阻止在后续形成导电结构的过程中栅极结构中的导电离子扩散，避免半导体器件发生短路。

[0053] 在步骤S100中的半导体衬底100可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底100还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟。优选地，所述半导体衬底100为硅单晶衬底。在所述半导体衬底100表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。在半导体衬底100中形成有隔离区。作为示例，隔离区为浅沟槽隔离(STI)区或局部氧化硅(LOCOS)隔离区。隔离区可以将半导体衬底100划分为若干个有源区等，为了简化，图中未示出所述隔离区。

[0054] 参考图5和图6，在步骤S200中，在第一介质层106的上方形成第二介质层201，并刻蚀第一介质层106和第二介质层201，以形成露出至少部分所述源区102的第一凹槽202和露出至少部分所述漏区103的第二凹槽203。

[0055] 所述第二介质层201材质可以为氧化硅(SiO2)、氮化硅(Si3N4)和氮氧化硅(SiON)等，优选为与第一介质层106相同的氧化硅(SiO2)，以确保两者间具有较好的结合强度。同时，氧化硅(SiO2)能够很好的阻挡杂质，保护栅极结构110。所述第二介质层201的形成方法可以采用化学气相沉积法(Chemical Vapor Deposition，CVD)，例如低温化学气相沉积(Low Temperature Chemical Vapor Deposition，LTCVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、快热化学气相沉积(Rapid Thermo Chemical Vapor Deposition，RTCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)等。

[0056] 在一个可选的实现方式中，采用化学气相沉积法在第一介质层106的表面沉积材质为氧化硅(SiO2)的第二介质层201，然后涂覆光刻胶，形成图案化的掩膜层，随后进行干法刻蚀并去除光刻胶，形成露出至少部分源区102的第一凹槽202和露出至少部分漏区103的第二凹槽203，优选地，第一凹槽202和第二凹槽203同时形成。

[0057] 在后续形成金属硅化物的过程中，第二介质层201可以起到金属硅化物阻挡层(Salicide Block Layer，SAB)的作用，同时，第二介质层覆盖栅极结构110，更好的保护栅极结构110。

[0058] 参考图7，在步骤S300中，在所述第一凹槽202和所述第二凹槽203中形成金属硅化物层301。所述金属硅化物层301的形成方法可以采用自对准硅化物形成工艺(Salicide)。自对准硅化物形成工艺包括以下步骤：首先沉积金属层，如镍(Ni)、钴(Co)、钛(Ti)及铂(Pt)或其组合的材料等，优选为沉积钛(Ti)。进行退火处理，优选采用快速退火处理(Rapid Themal Annealing，RTA)，使沉积的金属层与源区和漏区表面的硅发生反应，形成金属硅化物。最后去除多余的金属，形成金属硅化物层301。其中，在执行自对准的工艺过程中，第二介质层201可以起到金属硅化物阻挡层的作用而不会形成金属硅化物。金属硅化物层301可以减小后续形成的导电结构与源区和漏区间的电阻。

[0059] 在一种形成使栅极结构与互连结构电连接的方法中，在栅极结构、源极和漏极表面同时形成金属硅化物层，栅极结构表面会出现孔洞凸起等缺陷，这些缺陷导致接触电阻异常，使半导体器件失效。形成缺陷的原因在于，在该工艺过程中，栅极结构包括材料为钨的栅电极层，通常采用六氟化钨(WF6)或四氟化钨(WF4)做为前驱体的工艺形成，导致栅极结构表面残留有氟(F)元素。在形成金属硅化物的过程中会沉积金属钛(Ti)，并高温退火处理。而在退火过程中，栅极结构表面残留的氟(F)元素与钛(Ti)在高温条件下发生反应形成(TiFx)，导致孔洞和凸起等缺陷的形成。而这些形成的缺陷导致栅极结构和导电结构间的接触电阻异常，导致半导体器件失效，使半导体器件的良率降低。

[0060] 参考图8，在步骤S400中，在所述第一凹槽202中的金属硅化物层301上形成第一导电结构401和在所述第二凹槽中203的金属硅化物层301上形成第二导电结构402。

[0061] 所述第一导电结构401和第二导电结构402的材料为导电材料，可以为铜(Cu)、银(Ag)、金(Au)、钴(Co)以及铝(Al)等，优选为钨(W)。优选的，所述第一导电结构401和第二导电结构402可以同时形成，所述第一导电结构401和第二导电结构402的形成方法可以采用化学气相沉积法，例如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。

[0062] 参考图9，在步骤S500中，在所述第二介质层201、所述第一导电结构401和所述第二导电结构402的上表面形成第三介质层501。

[0063] 所述第三介质层501材质可以为氧化硅(SiO2)、氮化硅(Si3N4)和氮氧化硅(SiON)等，优选为与第二介质层201相同的氧化硅(SiO2)，以确保两者间具有较好的结合强度。同时，材质为氧化硅(SiO2)的第二介质层能够很好的阻挡杂质，阻止第一导电结构401和第二导电结构402中的离子向外扩散。并且，在后续刻蚀形成第三凹槽的过程中起到保护第一导电结构401和第二导电结构402的作用。在后续工艺形成通孔后，起到隔离通孔与第三导电结构的作用。所述第三介质层501的形成方法可以采用化学气相沉积法，例如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。

[0064] 在一个可选的实现方式中，采用化学气相沉积法在第二介质层201的表面沉积氧化硅(SiO2)，并进行平坦化处理，形成第三介质层501。第三介质层501可以在后续形成第三导电结构701的过程中保护第一导电结构401和第二导电结构402不会有离子扩散而与第三导电结构701形成短路。

[0065] 参考图10，在步骤S600中，刻蚀所述栅极结构110上方的所述第二介质层201、所述第三介质层501和栅极结构110上方的盖帽层105，以形成露出至少部分所述栅极结构110的第三凹槽601。

[0066] 第三凹槽601的形成方法包括：在第三介质层501上涂覆光刻胶，形成图案化的掩膜层，随后进行干法刻蚀并去除光刻胶，形成露出至少部分栅极结构的第三凹槽601。刻蚀深度以露出栅电极层112为宜。

[0067] 参考图11，在步骤S700中，在所述第三凹槽601中形成第三导电结构701。

[0068] 所述第三导电结构701的材料为导电材料，可以为铜(Cu)、银(Ag)、金(Au)以及铝(Al)等，优选为钨(W)。优选的，所述第三导电结构701的形成方法可以采用化学气相沉积法，例如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。

[0069] 与其他技术形成露出源区、漏区和栅极结构的凹槽后，同时在凹槽中沉积金属钛，随后形成金属硅化物并在凹槽中填充导电材料，同时形成连接源区、漏区和栅极结构的导电结构不同，本公开实施例将连接到源区和漏区的第一导电结构和第二导电结构与连接到栅极结构的第三导电结构在不同的步骤中形成，在源区和漏区上形成金属硅化物以及形成第一导电结构和第二导电结构时，不露出栅极结构，避免在形成金属硅化物过程中，栅极结构表面残留的氟和金属层在高温下反应，进而有效避免形成凸起和孔洞等缺陷而导致栅极结构和导电结构间接触电阻异常的问题。同时，在不同的步骤中形成第一导电结构和第二导电结构与形成第三导电结构还能避免因为第一导电结构、第二导电结构和第三导电结构之间的间距小而容易形成导电离子扩散而导致的短路问题。

[0070] 优选地，本公开实施例还包括步骤S800，在所述第三介质层中形成分别连接到第一导电结构和第二导电结构的通孔和分别连接到第一导电结构、第二导电结构以及第三导电结构的互连结构。

[0071] 参考图12，在步骤S800中，刻蚀第三介质层501，在第一导电结构401和第二导电结构402上方的第三介质层501中形成通孔801，并在通孔801中形成金属，在第三介质层501表面形成互连结构802。通孔801连接第一导电结构401和互连结构802，以及连接第二导电结构402和互连结构802。

[0072] 图13是对比例形成的结构示意图，对比例中，与实施例具有相同数字的部件编号代表与实施例同一类型的部件，与该方法相比，本公开实施例中，栅极结构表面不会沉积用于形成金属硅化物的金属302’，直接形成第三导电结构，并且第三导电结构具有和栅电极层相同的材质，具有更好的结合性能，使栅极结构和第三导电结构间不容易出现缺陷，可以降低接触电阻，降低接触应力。同时，第三导电结构与互连结构间不再通过通孔形成电连接，而是第三导电结构直接与互连结构连接，避免通孔刻蚀的过程中出现缺陷而影响半导体器件性能。其他形成方法中，通孔分别与第三导电结构和互连结构连接，形成两个接触面，而本公开实施例中第三导电结构直接与互连结构连接，只有一个接触面，本公开实施例形成的半导体器件的接触电阻小于其他形成方法形成的半导体器件的接触电阻。且在其他形成方法中需要同时刻蚀连接源区、漏区和栅极结构的三个通孔，三个通孔距离较近，容易形成缺陷，由于导电离子扩散而形成短路，而本公开实施例中只在源区和漏区上方形成通孔，可以提高半导体器件的可靠性。

[0073] 本公开实施例对形成连接源区、漏区和栅极结构与互连结构的导电结构的方法进行改进，使连接到源区和漏区的第一导电结构和第二导电结构与连接到栅极结构的第三导电结构在不同的步骤中形成，避免现有工艺过程中栅极结构与导电结构间形成缺陷而导致接触电阻异常，进而导致半导体器件失效的问题，同时，还能够避免连接栅极结构、连接源区和连接漏区的导电结构之间的距离过近而形成短路，提高半导体器件的良率。

[0074] 以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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一种半导体器件的形成方法

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