LDMOS器件及其制造方法
阅读：1022发布：2020-09-29
专利汇可以提供LDMOS器件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 实施例 公开了一种LDMOS器件及其制造方法。所述方法包括：提供基底，所述基底包括本体层、 外延 层及位于外延层中的深阱区；在所述外延层上依次形成隔离介质层及硬掩膜层；采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽；在所述浅沟槽内形成浅沟槽介质层。本发明所提供的LDMOS器件制造方法，能够生产出关键尺寸为0.18μm或0.18μm以下的器件；且在后续进行CMP工艺时，可以实现基底表面的全局平坦化，减小了工艺 缺陷 的发生。，下面是LDMOS器件及其制造方法专利的具体信息内容。
1.一种LDMOS器件制造方法，其特征在于，包括：
提供基底，所述基底包括本体层、外延层及位于外延层中的深阱区；
在所述外延层上依次形成隔离介质层及硬掩膜层；
采用具有漂移区图案的掩膜版在所述外延层中的深阱区内的漂移区上方形成浅沟槽；
在所述外延层中形成隔离低压器件的深沟槽；
所述浅沟槽倾斜的侧壁与基底表面成80°～90°角；
所述深沟槽倾斜的侧壁与基底表面成80°～90°角；
在所述浅沟槽内形成浅沟槽介质层；
在所述深沟槽内形成深沟槽介质层；
在所述外延层中的深阱区内形成与深阱区掺杂类型相同的第一浅阱区和第二浅阱区；
在所述第一浅阱区和第二浅阱区内形成第一源区和第二源区，在所述外延层中的深阱区内形成漏区；所述第一源区、第二源区和漏区均与所述深阱区的掺杂类型相反。
2.根据权利要求1所述的方法，其特征在于，在所述外延层上依次形成隔离介质层及硬掩膜层之后，还包括：在所述硬掩膜层上形成抗反射层。
3.根据权利要求2所述的方法，其特征在于，采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽，具体包括：
在所述抗反射层上形成光刻胶层；
采用具有漂移区图案的掩膜版在所述抗反射层上形成具有漂移区图案的光刻胶层；
以所述具有漂移区图案的光刻胶层为掩膜在所述外延层中的深阱区内形成浅沟槽。
4.根据权利要求3所述的方法，其特征在于，在所述外延层中的深阱区内形成浅沟槽的深度为100nm。
5.根据权利要求1所述的方法，其特征在于，所述位于外延层中的深阱区为N型掺杂或P型掺杂。
6.一种LDMOS器件，其特征在于，包括：
基底，所述基底包括本体层、外延层及位于外延层中的深阱区；
所述外延层上依次设置有隔离介质层及硬掩膜层；
位于所述深阱区中的漂移区上方的浅沟槽，在所述浅沟槽内形成浅沟槽介质层；
位于所述外延层中的用于隔离低压器件的深沟槽，在所述深沟槽内形成深沟槽介质层；
所述浅沟槽倾斜的侧壁与基底表面成80°～90°角；
所述深沟槽倾斜的侧壁与基底表面成80°～90°角；
位于所述外延层中的深阱区内且与深阱区掺杂类型相同的第一浅阱区和第二浅阱区；
分别位于所述第一浅阱区和第二浅阱区内的第一源区和第二源区；
位于所述外延层中的深阱区内的漏区；
所述第一源区、第二源区和漏区均与所述深阱区的掺杂类型相反。
7.根据权利要求6所述的LDMOS器件，其特征在于，所述浅沟槽介质层的深度为
100nm。
LDMOS器件及其制造方法
技术领域
背景技术
[0002] 随着半导体技术的不断发展，LDMOS(横向双扩散金属氧化物半导体场效应管，Lateral Double-diffuse MOS)器件由于其具有良好的短沟道特性而被广泛地应用于移动电话中，尤其应用在900MHz的蜂窝电话中。随着移动通信市场(尤其是蜂窝通信市场)的不断增长，LDMOS器件的制造工艺越来越成熟。
[0003] 传统工艺中，LDMOS器件的形成过程包括：在基底上形成漂移区及有源区。其中，在漂移区上方一般采用硅局部氧化(Local Oxidation of Silicon，LOCOS)工艺形成场氧化层作为隔离层，具体包括如下步骤：
[0007] 4、利用漂移区以外的氮化硅作为局部氧化的掩膜生长二氧化硅。所述二氧化硅的厚度可根据器件的特性而进行选取。
[0008] 上述工艺过程中，在第4步中进行局部氧化时，生长的二氧化硅会横向扩散，从而在氮化硅掩膜层的边缘附近形成“鸟嘴”区域，“鸟嘴”的长度将侵占器件沟道区的长度，从而不利于器件尺寸的进一步缩小。一般情况下，在漂移区上方采用LOCOS工艺形成场氧化层适用于0.25μm以上的工艺中，随着器件尺寸的进一步缩小，尤其对于0.18μm及0.18μm以下的工艺中，采用上述工艺形成场氧化层作为隔离层已不能满足要求。
[0009] 除此之外，上述工艺中，漂移区上方所形成的场氧化层，其约50％的厚度是高于衬底的，因此，在漂移区上方形成一个高台阶。在后续进行化学机械研磨(Chemical Mechanical Polishing，CMP)时，由于所述高台阶的存在，导致漂移区附近的二氧化硅研磨不净，造成工艺缺陷。
发明内容
[0010] 有鉴于此，本发明提供一种LDMOS器件及其制造方法，该方法适用于0.18μm及0.18μm以下的工艺中，且通过该方法制造的LDMOS器件，能获得平坦的器件表面，降低了工艺缺陷。
[0011] 为实现上述目的，本发明提供如下技术方案：
[0012] 一种LDMOS器件制造方法，所述方法包括：
[0013] 提供基底，所述基底包括本体层、外延层及位于外延层中的深阱区；
[0014] 在所述外延层上依次形成隔离介质层及硬掩膜层；
[0015] 采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽；
[0016] 在所述浅沟槽内形成浅沟槽介质层。
[0017] 优选的，在所述外延层上依次形成隔离介质层及硬掩膜层之后，还包括：在所述硬掩膜层上形成抗反射层。
[0018] 优选的，采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽，具体包括：
[0019] 在所述抗反射层上形成光刻胶层；
[0020] 采用具有漂移区图案的掩膜版在所述抗反射层上形成具有漂移区图案的光刻胶层；
[0021] 以所述具有漂移区图案的光刻胶层为掩膜在所述外延层中的深阱区内形成浅沟槽。
[0022] 优选的，在所述外延层中的深阱区内形成浅沟槽的深度为100nm。
[0023] 优选的，在所述外延层中的深阱区内形成浅沟槽的角度为80°～90°。
[0024] 优选的，采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽之后，还包括：在所述外延层中形成隔离低压器件的深沟槽。
[0025] 优选的，所述位于外延层中的深阱区为N型掺杂或P型掺杂。
[0026] 本发明还提供了一种LDMOS器件，该器件包括：
[0027] 基底，所述基底包括本体层、外延层及位于外延层中的深阱区；
[0028] 位于所述深阱区中的浅沟槽介质层。
[0029] 优选的，所述浅沟槽介质层的深度为100nm。
[0030] 优选的，所述浅沟槽介质层的角度为80°～90°。
[0031] 从上述技术方案可以看出，本发明所提供的LDMOS器件制造方法包括：提供基底，所述基底包括本体层、外延层及位于外延层中的深阱区；在所述外延层上依次形成隔离介质层及硬掩膜层；采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽；在所述浅沟槽内形成浅沟槽介质层。本发明所提供的方法首先在深阱区内的漂移区上方形成浅沟槽，进而在所述浅沟槽内形成浅沟槽介质层，相比传统方法中的LOCOS工艺，本发明所提供的方法适用于0.18μm或0.18μm以下的工艺；且在漂移区上方形成浅沟槽介质层后不会形成台阶，进而在后续进行CMP时，可以实现基底表面的全局平坦化，减小了工艺缺陷的发生。
附图说明
附图说明
[0032] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033] 图1为本发明实施例所提供的一种LDMOS器件的制造方法流程图；
[0034] 图2为本发明实施例所提供的另一种LDMOS器件的制造方法流程图；
[0035] 图3～图7为本发明实施例所提供的LDMOS器件制造过程中的剖面结构示意图；
[0036] 图8为本发明实施例所提供的一种LDMOS器件的剖面结构示意图。
具体实施方式
[0037] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
[0038] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0039] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0040] 实施例一
[0041] 正如背景技术部分所述，LDMOS器件制造过程中，在漂移区上方常采用LOCOS工艺形成场氧化层，所述场氧化层一般作为有源区器件(多为高压器件)的隔离层。而采用LOCOS工艺形成的场氧化层，由于“鸟嘴”效应的限制使得其很难应用于0.18μm及0.18μm以下的工艺中；且在漂移区上方形成场氧化层后，所述场氧化层的厚度约有一半高于衬底表面，故形成一个台阶，该台阶的存在使得后续CMP工艺不能平坦化基底，造成工艺缺陷。
[0042] 基于此，本发明提供一种LDMOS器件制造方法，参考图1，所述方法具体包括如下步骤：
[0043] 步骤S1：提供基底，所述基底包括本体层、外延层及位于外延层中的深阱区。
[0044] 所述基底包括本体层和外延层，一般情况下，所述本体层为硅衬底，所述外延层为在硅衬底上形成的具有轻掺杂的硅层。在半导体器件制造过程中，光刻、刻蚀或离子注入等工艺进行时的载体一般均为外延层。
[0045] 本步骤中所述外延层中具有深阱区，所述深阱区一般通过高能量、大剂量的离子注入工艺形成，深阱区可深入外延层中约一微米左右。在所述深阱区内可形成LDMOS器件的栅区、源区及漏区。
[0046] 步骤S2：在所述外延层上依次形成隔离介质层及硬掩膜层。
[0047] 具体实施过程中，首先对基底表面进行漂洗、甩干，之后在基底表面的外延层上形成隔离介质层。所述隔离介质层一般为氧化层，隔离介质层的厚度约为150 左右。所述隔离介质层可在高温氧化设备中形成。
[0048] 在所述隔离介质层上形成硬掩膜层，本实施例中所述硬掩膜层为氮化硅(Si3N4)层。所述氮化硅层的具体形成过程为：将具有隔离介质层的基底放入高温(约750℃)的低压化学气相沉积(LPCVD)设备中，向该设备腔体中通入氨气和二氯硅烷，所述氨气和二氯硅烷发生反应，在所述隔离介质层上形成一薄层氮化硅。所述氮化硅层在后续步骤中不仅可作为坚固的掩膜层，而且可在CMP工艺中充当抛光阻挡层。
[0049] 步骤S3：采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽。
[0050] 此步骤为光刻工艺过程。首先在所述硬掩膜层上旋涂光刻胶层，接着利用具有漂移区图案的掩膜版对所述光刻胶层进行曝光，曝光之后显影，除去漂移区上方的光刻胶，然后采用干法刻蚀工艺刻蚀掉漂移区上方的膜层，所述刻蚀的膜层依次有硬掩膜层、隔离介质层及基底上的外延层(刻蚀外延层的厚度较浅)，最终在所述漂移区(位于外延层的深阱区内)上方形成浅沟槽。通过控制刻蚀时间控制形成浅沟槽的深度为100nm左右，所述浅沟槽倾斜的侧壁与基底表面成80°～90°角。
[0051] 步骤S4：在所述浅沟槽内形成浅沟槽介质层。
[0052] 可通过LPCVD方法在所述浅沟槽内形成浅沟槽介质层，所述浅沟槽介质层一般为氧化物层，该氧化物层作为有源区各器件的隔离层。
[0053] 由上可知，本发明所提供的LDMOS器件制造方法，摈弃传统工艺中采用LOCOS工艺在漂移区上方形成场氧化层作为隔离层，而是采用在漂移区上方的外延层中形成浅沟槽，进而在所述浅沟槽内形成浅沟槽介质层作为隔离层。这种在漂移区上方开槽，并在槽内填充介质层的方法，能够制作出关键尺寸为0.18μm或0.18μm以下的LDMOS器件；且通过该方法制造LDMOS器件，在后续CMP工艺中能够实现基底表面的全局平坦化，不会残留高于基底表面的浅沟槽介质层，进而减小了工艺缺陷的产生。
[0054] 实施例二
[0055] 下面以一具体实施例详细阐述本发明所提供的LDMOS器件制造方法，参考图2，所述方法具体包括如下步骤：
[0056] 步骤S11：提供基底，所述基底包括本体层、外延层及位于外延层中的深阱区。
[0057] 本实施例中所述“外延层中”是指由外延层表面向下延伸的一定深度的区域，该区域属于外延层的一部分；所述“外延层上”是指由外延层表面向上的区域，该区域不属于外延层本身，其它描述所表示的意思也可以此类推。
[0058] 参考图3，图中示出了本体层100，位于本体层100上的外延层101及位于外延层101中的深阱区102。
[0059] 本实施例中所述本体层100为P型硅衬底，所述外延层101为在P型硅衬底上外延生长的P型硅外延层。所述深阱区102为在外延层101中形成的深掺杂区，所述深阱区102可以为N型掺杂，也可以为P型掺杂。
[0060] 步骤S12：在所述外延层上依次形成隔离介质层、硬掩膜层及抗反射层。
[0061] 参考图4，采用热生长工艺或沉积工艺在所述外延层101上依次形成隔离介质层103、硬掩膜层104及抗反射层105。本实施例中所述隔离介质层103为氧化硅，厚度约为隔离介质层103将作为隔离层保护有源区在去掉硬掩膜层104的过程中免受化学玷污。所述硬掩膜层104为氮化硅层，硬掩膜层104不仅可以作为坚固的掩膜层，而且还在后续CMP工艺中作为研磨终点层。所述抗反射层105为氮氧化硅(SION)层，抗反射层105一般较薄，其主要是避免曝光时倾斜的光线被反射回来照到不需要曝光的光刻胶上形成反射凹槽。
[0062] 步骤S13：采用具有漂移区图案的掩膜版在所述外延层中的深阱区内形成浅沟槽。
[0063] 该步骤又可包括如下几个步骤：
[0064] 步骤S131：在所述抗反射层上形成光刻胶层。
[0065] 步骤S132：采用具有漂移区图案的掩膜版在所述抗反射层上形成具有漂移区图案的光刻胶层。
[0066] 采用具有漂移区图案的掩膜版对所述光刻胶层进行曝光，曝光之后显影，除去漂移区上方所对应的光刻胶，即形成具有漂移区图案的光刻胶层。
[0067] 步骤S133：以所述具有漂移区图案的光刻胶层为掩膜在所述外延层中的深阱区内形成浅沟槽。
[0068] 参考图5，以所述具有漂移区图案的光刻胶层为掩膜，采用干法刻蚀工艺依次刻蚀掉抗反射层105、硬掩膜层104、隔离介质层103和部分外延层101，在所述外延层中101的深阱区102内形成第一浅沟槽106和第二浅沟槽107。第一浅沟槽106和第二浅沟槽107之外区域的膜层由于被光刻胶所保护，故不会被刻蚀掉。
[0069] 所形成浅沟槽的深度应兼顾源漏导通电阻和击穿电压的需求，这是由于：如果浅沟槽较深，则从器件的源端到漏端所需的路径增加，进而增大了导通电阻；如果浅沟槽较浅，则栅场极板对漂移区的作用加强，使得栅场极板边缘电势线弯曲严重，进而容易形成大电场，导致击穿电压降低。
[0070] 在发明人的多次实验研究下，得出了较优的浅沟槽深度，即控制第一浅沟槽106和第二浅沟槽107在外延层101中的深度为100nm左右。除此之外，控制第一浅沟槽106和第二浅沟槽107的侧壁与外延层101表面形成的夹角为80°～90°。
[0071] 第一浅沟槽106和第二浅沟槽107形成之后，去除所述光刻胶层。
[0072] 步骤S14：在所述外延层中形成隔离低压器件的深沟槽。
[0073] 同步骤S13中形成浅沟槽的工艺类似，在所述外延层中形成隔离低压器件的深沟槽。控制所述隔离低压器件的深沟槽在外延层中的深度为400nm左右，且所述隔离低压器件的深沟槽的侧壁与外延层表面所形成的夹角也在80°～90°之间。
[0074] 本实施例中采用先形成浅沟槽再形成深沟槽的原因为：在形成深沟槽时，首先需要在所述抗反射层上旋涂光刻胶层，该光刻胶层还覆盖于第一浅沟槽和第二浅沟槽的底部，之后去除所述光刻胶比较容易；如果先形成深沟槽再形成浅沟槽，则覆盖于深沟槽底部的光刻胶不易被去除。
[0075] 步骤S15：在所述浅沟槽内和深沟槽内分别形成浅沟槽介质层和深沟槽介质层。
[0076] 当所述浅沟槽和深沟槽形成后，利用高密度等离子体化学气相沉积(HDPCVD)方法在所述基底上形成沟槽介质层，之后对所述沟槽介质层进行CMP。CMP工艺过程中，由于抗反射层较薄，故可以被研磨掉，此时，所述硬掩膜层作为研磨终点层。CMP之后去除所述硬掩膜层。
[0077] 参考图6，图中示出了位于漂移区上方的第一浅沟槽介质层108和第二浅沟槽介质层109的厚度(从浅沟槽的底部至外延层的表面)均为100nm，用于隔离低压器件的第一深沟槽介质层110和第二深沟槽介质层111的厚度(从深沟槽的底部至外延层的表面)均为400nm。图中没有示出隔离氧化层及高于外延层表面的沟槽介质层。
[0078] 本实施例中在所述浅沟槽介质层和深沟槽介质层形成之后，还包括：
[0079] 步骤S16：在所述外延层中形成有源器件。
[0080] 在所述外延层中形成第一栅区和第二栅区，所述第一栅区和第二栅区的形成过程为：在所述外延层上依次形成栅介质层和栅极，所述栅介质层可以为氧化硅，也可以为高介电常数材料，如SrTiO3、HfO2或ZrO2等，所述栅极材料可以为多晶硅或金属等。采用具有栅区图案的掩膜版通过光刻工艺刻蚀掉栅区以外的栅介质层和栅极，进而形成第一栅区和第二栅区。
[0081] 栅区形成之后通过离子注入工艺形成源区和漏区。
[0082] 参考图7，在所述外延层101中的深阱区102内形成与深阱区102掺杂类型相同的第一浅阱区112和第二浅阱区113。在所述第一浅阱区112和第二浅阱区113内形成第一源区和第二源区(图中未示出)，在所述外延层101中的深阱区102内形成漏区(图中未示出)。所述第一源区、第二源区和漏区均与所述深阱区102的掺杂类型相反。
[0083] 当所述深阱区102为N型掺杂时，所述第一浅阱区112和第二浅阱区113也为N型掺杂，所述第一源区、第二源区和漏区均为P型掺杂，此时，形成的LDMOS器件为P型LDMOS；当所述深阱区102为P型掺杂时，所述第一浅阱区112和第二浅阱区113也为P型掺杂，所述第一源区、第二源区和漏区均为N型掺杂，此时，形成的LDMOS器件为N型LDMOS。
[0084] 之后可分别在栅区、源区和漏区上沉积介质层，并在各介质层中形成相应的通孔，在所述相应通孔中引入金属可将所述栅区、源区和漏区与相应的栅极、源极和漏极相连。
[0085] 从上述实施例可以看出，本发明所提供的LDMOS器件制造方法，通过在漂移区上方形成浅沟槽，并在浅沟槽内形成浅沟槽介质层，利用所述浅沟槽介质层作为隔离各高压器件的隔离层。此种工艺克服了LOCOS工艺中易于出现的“鸟嘴”效应，从而可生产出关键尺寸为0.18μm或0.18μm以下的器件，使得LDMOS器件的面积进一步缩小，可提高产品的市场竞争力。除此之外，本发明所提供的LDMOS器件制造方法，能够在后续进行CMP工艺时，实现基底表面的全局平坦化，减小了工艺缺陷的产生。
[0086] 实施例三
[0087] 本发明还提供了一种LDMOS器件，参考图8，所述LDMOS器件包括：基底，所述基底包括本体层100、外延层101及位于外延层101中的深阱区102；位于所述深阱区102中的第一浅沟槽介质层108和第二浅沟槽介质层109。
[0088] 所述第一浅沟槽介质层108和第二浅沟槽介质层109的深度均为100nm，且所述第一浅沟槽介质层108和第二浅沟槽介质层109的侧壁与外延层101表面的夹角为80°～90°。
[0089] 本发明实施例中所述第一浅沟槽介质层108和第二浅沟槽介质层109的形成过程为：首先在所述外延层101上依次形成隔离介质层、硬掩膜层和抗反射层，然后采用具有漂移区图案的掩膜版在漂移区上方形成第一浅沟槽和第二浅沟槽，最后在所述第一浅沟槽和第二浅沟槽内填充介质层，并进行CMP工艺。
[0090] 本实施例所提供的LDMOS器件还包括：用于隔离低压器件的第一深沟槽介质层110和第二深沟槽介质层111，位于外延层101中的深阱区102内的第一浅阱区112和第二浅阱区113，分别位于第一浅阱区112和第二浅阱区113内的第一源区和第二源区(图中未示出)，位于所述外延层101中的深阱区102内的第一栅区、第二栅区和漏区(图中均未示出)。各栅区、源区和漏区通过金属引线分别和栅极G、源极S和漏极D相连。
[0091] 本发明实施例所提供的LDMOS器件，由于在漂移区上方形成了浅沟槽介质层，且所述浅沟槽介质层的深度控制在100nm左右，浅沟槽介质层侧壁与外延层表面的夹角为80°～90°，因此，能够获得高压器件低的漂移区电阻及高的击穿电压。除此之外，还能克服传统工艺中场氧化层引起台阶进而与后续CMP工艺不兼容的问题，且消除了传统工艺中场氧化层所引起的“鸟嘴”效应，使得器件沟道尺寸进一步减小，可以生产出关键尺寸为
0.18μm或0.18μm以下的LDMOS器件。
0.18μm或0.18μm以下的LDMOS器件。
[0092] 需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0094] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
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