栅极驱动装置及电子设备
阅读：745发布：2020-05-08
专利汇可以提供栅极驱动装置及电子设备专利检索，专利查询，专利分析的服务。并且本公开涉及一种栅极驱动装置及 电子 设备，所述装置用于驱动第一晶体管，所述装置包括栅极驱动单元、第一 电阻 、 开关 单元，其中：栅极驱动单元的驱动输出端电连接于所述第一电阻的第一端及开关单元的第一端，第一电阻的第二端电连接于所述第一晶体管的栅极及开关单元的第二端，栅极驱动单元的驱动输出端用于输出驱动 信号 以驱动第一晶体管，当驱动信号为负 电压 时，开关单元处于导通状态，驱动信号通过开关单元传输至第一晶体管的栅极。本公开可以避免当栅极驱动单元输出负电压时第一电阻造成的额外的电压降，从而抑制米勒效应，保护 电路 ，且，本公开 实施例 提出的栅极 驱动器 装置结构简单、成本较低，易于推广利用。，下面是栅极驱动装置及电子设备专利的具体信息内容。
1.一种栅极驱动装置，其特征在于，所述装置用于驱动第一晶体管，所述装置包括栅极驱动单元、第一电阻、开关单元，其中：
所述栅极驱动单元的驱动输出端电连接于所述第一电阻的第一端及所述开关单元的第一端，所述第一电阻的第二端电连接于所述第一晶体管的栅极及所述开关单元的第二端，
所述栅极驱动单元的驱动输出端用于输出驱动信号以驱动所述第一晶体管，当所述驱动信号为负电压时，所述开关单元处于导通状态，所述驱动信号通过所述开关单元传输至所述第一晶体管的栅极。
2.根据权利要求1所述的装置，其特征在于，当所述驱动信号为正电压时，所述开关单元处于断开状态，所述驱动信号通过所述第一电阻传输至所述第一晶体管的栅极。
3.根据权利要求1所述的装置，其特征在于，所述开关单元包括第二晶体管、第三晶体管，其中：
所述第二晶体管的漏极电连接于所述驱动输出端及所述第一电阻的第一端，所述第二晶体管的源极电连接于所述第三晶体管的源极，所述第三晶体管的漏极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第二晶体管的栅极及所述第三晶体管的栅极接地或接收第一电压，
其中，所述第二晶体管的漏极为所述开关单元的第一端，所述第三晶体管的漏极为所述开关单元的第二端。
4.根据权利要求1所述的装置，其特征在于，所述开关单元包括第四晶体管、第五晶体管，其中：
所述第四晶体管的源极电连接于所述驱动输出端及所述第一电阻的第一端，所述第四晶体管的漏极电连接于所述第五晶体管的漏极，所述第五晶体管的源极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第四晶体管的栅极及所述第五晶体管的栅极接地或接收第二电压，
其中，所述第四晶体管的源极为所述开关单元的第一端，所述第五晶体管的源极为所述开关单元的第二端。
5.根据权利要求1所述的装置，其特征在于，所述开关单元包括第六晶体管、第一二极管，其中：
所述第六晶体管的漏极电连接于所述驱动输出端及所述第一电阻的第一端，所述第六晶体管的源极电连接于所述第一二极管的负极，所述第一二极管的正极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第六晶体管的栅极接地，其中，所述第六晶体管的漏极为所述开关单元的第一端，所述第一二极管的正极为所述开关单元的第二端。
6.根据权利要求1所述的装置，其特征在于，所述开关单元包括第七晶体管、第二二极管，其中：
所述第七晶体管的源极电连接于所述驱动输出端及所述第一电阻的第一端，所述第七晶体管的漏极电连接于所述第二二极管的负极，所述第二二极管的正极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第七晶体管的栅极接地，其中，所述第七晶体管的漏极为所述开关单元的第一端，所述第二二极管的正极为所述开关单元的第二端。
7.根据权利要求1所述的装置，其特征在于，所述开关单元包括第八晶体管、第三二极管，其中：
所述第三二极管的负极电连接于所述驱动输出端及所述第一电阻的第一端，所述第三二极管的正极电连接于所述第八晶体管的源极，所述第八晶体管的漏极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第八晶体管的栅极接地，其中，所述第三二极管的负极为所述开关单元的第一端，所述第八晶体管的漏极为所述开关单元的第二端。
8.根据权利要求1所述的装置，其特征在于，所述开关单元包括第九晶体管、第四二极管，其中：
所述第四二极管的负极电连接于所述驱动输出端及所述第一电阻的第一端，所述第四二极管的正极电连接于所述第九晶体管的漏极，所述第九晶体管的源极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第九晶体管的栅极接地，其中，所述第四二极管的负极为所述开关单元的第一端，所述第九晶体管的源极漏极为所述开关单元的第二端。
9.根据权利要求1所述的装置，其特征在于，所述装置还包括第一电容、第五二极管、第二电阻，所述驱动输出端包括第一驱动输出端、第二驱动输出端，其中：
所述第一驱动输出端电连接于所述第一电容的第一端，所述第二驱动输出端电连接于所述第一电容的第二端、所述第五二极管的负极、所述第一电阻的第一端及所述开关单元的第一端，
所述第五二极管的正极电连接于所述电连接于所述第二电阻的第一端，所述第二电阻的第二端电连接于所述第一电阻的第二端、所述开关单元的第二端、所述第一晶体管的栅极，
其中，所述第一驱动输出端及所述第二驱动输出端之间的电压差为第三电压。
10.根据权利要求1所述的装置，其特征在于，所述驱动输出端包括上拉输出端OUTH及下拉输出端OUTL，所述上拉输出端OUTH用于输出高电平的驱动信号，所述下拉输出端OUTL用于输出低电平的驱动信号，其中，所述下拉输出端OUTL电连接于所述第一电阻的第一端及所述开关单元的第一端。
11.一种电子设备，其特征在于，所述电子设备包括：
如权利要求1～10任一项所述的栅极驱动装置。
栅极驱动装置及电子设备
技术领域
[0001] 本公开涉及集成电路技术领域，尤其涉及一种栅极驱动装置及电子设备。
背景技术
[0002] 栅极驱动器是电源、电驱等电力电子系统中必须的一类器件，处在信号处理的弱电信号和大功率的强电信号之间，其作用是将较弱的控制信号转换成较强的驱动信号，从而推动大功率器件完成能量转换的功能，同时更高端的柵级驱动器具有检测和保护功能，以确保电力电子系统正常运转。栅极驱动器驱动的大功率电源的功率管多为IGBT(绝缘栅双极型晶体管)和SiC FET(碳化硅场效应管)。由于SiC具有更小的寄生电容和导通阻抗，使用SiC的电源可以用更高的效率，更小的体积。随着SiC技术成熟和成本降低，SiC的应用越来越普及。
[0003] 由于米勒效应(Miller Effect，ME)存在，通常的栅极驱动器需要提供负压输出或者米勒钳位功能来确保可靠关断，然而，由于SiC具有更快的开关速度，其米勒效应更加显著，因此，如何有效抑制米勒效应成了当下的一大难题。发明内容
[0004] 有鉴于此，本公开提出了一种栅极驱动装置，所述装置用于驱动第一晶体管，所述装置包括栅极驱动单元、第一电阻、开关单元，其中：
[0005] 所述栅极驱动单元的驱动输出端电连接于所述第一电阻的第一端及所述开关单元的第一端，所述第一电阻的第二端电连接于所述第一晶体管的栅极及所述开关单元的第二端，
[0007] 在一种可能的实施方式中，当所述驱动信号为正电压时，所述开关单元处于断开状态，所述驱动信号通过所述第一电阻传输至所述第一晶体管的栅极。
[0008] 在一种可能的实施方式中，所述开关单元包括第二晶体管、第三晶体管，其中：
[0009] 所述第二晶体管的漏极电连接于所述驱动输出端及所述第一电阻的第一端，所述第二晶体管的源极电连接于所述第三晶体管的源极，所述第三晶体管的漏极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第二晶体管的栅极及所述第三晶体管的栅极接地或接收第一电压，
[0010] 其中，所述第二晶体管的漏极为所述开关单元的第一端，所述第三晶体管的漏极为所述开关单元的第二端。
[0011] 在一种可能的实施方式中，所述开关单元包括第四晶体管、第五晶体管，其中：
[0012] 所述第四晶体管的源极电连接于所述驱动输出端及所述第一电阻的第一端，所述第四晶体管的漏极电连接于所述第五晶体管的漏极，所述第五晶体管的源极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第四晶体管的栅极及所述第五晶体管的栅极接地或接收第二电压，
[0013] 其中，所述第四晶体管的源极为所述开关单元的第一端，所述第五晶体管的源极为所述开关单元的第二端。
[0015] 所述第六晶体管的漏极电连接于所述驱动输出端及所述第一电阻的第一端，所述第六晶体管的源极电连接于所述第一二极管的负极，所述第一二极管的正极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第六晶体管的栅极接地，[0016] 其中，所述第六晶体管的漏极为所述开关单元的第一端，所述第一二极管的正极为所述开关单元的第二端。
[0017] 在一种可能的实施方式中，所述开关单元包括第七晶体管、第二二极管，其中：
[0018] 所述第七晶体管的源极电连接于所述驱动输出端及所述第一电阻的第一端，所述第七晶体管的漏极电连接于所述第二二极管的负极，所述第二二极管的正极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第七晶体管的栅极接地，[0019] 其中，所述第七晶体管的漏极为所述开关单元的第一端，所述第二二极管的正极为所述开关单元的第二端。
[0020] 在一种可能的实施方式中，所述开关单元包括第八晶体管、第三二极管，其中：
[0021] 所述第三二极管的负极电连接于所述驱动输出端及所述第一电阻的第一端，所述第三二极管的正极电连接于所述第八晶体管的源极，所述第八晶体管的漏极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第八晶体管的栅极接地，[0022] 其中，所述第三二极管的负极为所述开关单元的第一端，所述第八晶体管的漏极为所述开关单元的第二端。
[0023] 在一种可能的实施方式中，所述开关单元包括第九晶体管、第四二极管，其中：
[0024] 所述第四二极管的负极电连接于所述驱动输出端及所述第一电阻的第一端，所述第四二极管的正极电连接于所述第九晶体管的漏极，所述第九晶体管的源极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第九晶体管的栅极接地，[0025] 其中，所述第四二极管的负极为所述开关单元的第一端，所述第九晶体管的源极漏极为所述开关单元的第二端。
[0026] 在一种可能的实施方式中，所述装置还包括第一电容、第五二极管、第二电阻，所述驱动输出端包括第一驱动输出端、第二驱动输出端，其中：
[0027] 所述第一驱动输出端电连接于所述第一电容的第一端，所述第二驱动输出端电连接于所述第一电容的第二端、所述第五二极管的负极、所述第一电阻的第一端及所述开关单元的第一端，
[0028] 所述第五二极管的正极电连接于所述电连接于所述第二电阻的第一端，所述第二电阻的第二端电连接于所述第一电阻的第二端、所述开关单元的第二端、所述第一晶体管的栅极，
[0029] 其中，所述第一驱动输出端及所述第二驱动输出端之间的电压差为第三电压。
[0030] 在一种可能的实施方式中，所述驱动输出端包括上拉输出端OUTH及下拉输出端OUTL，所述上拉输出端OUTH用于输出高电平的驱动信号，所述下拉输出端OUTL用于输出低电平的驱动信号，其中，所述下拉输出端OUTL电连接于所述第一电阻的第一端及所述开关单元的第一端。
[0031] 根据本公开的另一方面，提出了一种电子设备，所述电子设备包括：
[0032] 所述的栅极驱动装置。
[0033] 本公开实施例的各个方面可以通过设置开关单元与第一电阻并联，当栅极驱动单元的输出端输出的驱动电压为负电压时，开关单元可以自然导通，第一电阻被短路，因此，驱动信号通过开关单元对第一晶体管的栅极直接进行驱动，这样，本公开实施例可以避免当栅极驱动单元输出负电压时第一电阻造成的额外的电压降，从而抑制米勒效应，保护电路，且，本公开实施例提出的栅极驱动器装置结构简单、成本较低，易于推广利用。根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
[0035] 图1示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0036] 图2示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0037] 图3示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0038] 图4示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0039] 图5示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0040] 图6示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0041] 图7示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0042] 图8示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0043] 图9示出了根据本公开一实施方式的栅极驱动装置的示意图。
具体实施方式
[0044] 以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
[0045] 在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
[0046] 另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
[0047] 请参阅图1，图1示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0048] 如图1所示，所述装置用于驱动第一晶体管Q1，所述装置包括栅极驱动单元10、第一电阻R1、开关单元20，其中：
[0049] 所述栅极驱动单元10的驱动输出端OUT电连接于所述第一电阻R1的第一端及所述开关单元20的第一端，所述第一电阻R1的第二端电连接于所述第一晶体管Q1的栅极及所述开关单元20的第二端，
[0050] 所述栅极驱动单元10的驱动输出端OUT用于输出驱动信号以驱动所述第一晶体管Q1，当所述驱动信号为负电压时，所述开关单元20处于导通状态，所述驱动信号通过所述开关单元20传输至所述第一晶体管Q1的栅极。
[0051] 通过以上装置，本公开实施例通过设置开关单元20与第一电阻R1并联，当栅极驱动单元10的输出端OUT输出的驱动信号为负电压时，开关单元20可以被该驱动信号导通(自然导通，不需额外的控制信号)，第一电阻R1被短路，因此，驱动信号通过开关单元20对第一晶体管Q1的栅极直接进行驱动，这样，本公开实施例可以避免当栅极驱动单元10输出负电压时第一电阻R1造成的额外的电压降，从而抑制米勒效应，保护电路，且，本公开实施例提出的栅极驱动器装置实现抑制米勒效应的结构简单，仅需一个开关单元20就可以实现对米勒效应的抑制，成本较低，易于推广利用。对于没有米勒嵌位功能的现有栅极驱动电路，仅需增加一个开关单元20即可实现抑制米勒效应。且本公开实施例提出的开关单元20在驱动输出负电压时可以自然导通，无需额外的控制信号，而相关技术一般是给现有柵级驱动电路增加复杂的米勒嵌位电路，通常需要增加：比较器，辅助开关和控制单元，且相关技术需要专门的控制信号或控制逻辑对米勒钳位电路进行控制，其控制方式较为复杂、成本较高。
[0052] 通过在栅极驱动单元10的输出端OUT与第一晶体管Q1的栅极之间串接第一电阻R1，本公开实施例可以调节第一晶体管Q1导通、关断的速度，从而避免开关速度过快导致的开关振铃、应力过高、干扰较大等问题。
[0053] 在一个示例中，当所述驱动信号为负电压时，所述开关单元20处于导通状态，可以包括：所述开关单元20被驱动信号导通，也即，当驱动信号为负电压时，开关单元20被该驱动信号导通。可见，本公开实施例可以直接复用栅极驱动单元10输出的驱动信号作为开关单元20的开关控制信号，而不需要新增额外的控制单元或开关控制信号对开关单元20进行控制，这样的设计可以降低成本、降低装置的复杂度。
[0054] 在一种可能的实施方式中，当所述驱动信号为正电压时，所述开关单元20处于断开状态，所述驱动信号通过所述第一电阻R1传输至所述第一晶体管Q1的栅极。
[0055] 当驱动信号为正电压时，开关单元20被设计为处于断开状态，这样，开关单元20不会对第一晶体管Q1的驱动产生影响，也不会对第一晶体管Q1的开关速度产生影响，在保持系统性能的同时，可以降低米勒效应。
[0056] 如果未采用本公开实施例提出的栅极驱动装置，例如，不设置开关单元20与第一电阻R1并联，则第一晶体管Q1由于米勒效应的存在，会造成瞬态电流，如果栅极驱动单元10输出负电压的驱动信号，驱动信号经过第一电阻R1后，电压会进一步降低，这会导致第一晶体管Q1的栅极出现电压尖峰，在第一晶体管Q1的漏极出现电压快速升高的正电压尖峰时，可能造成第一晶体管Q1误导通，从而损坏电路。而采用本公开实施例中的栅极驱动装置，当驱动信号为负时，开关单元20可以被负的驱动信号导通，因此，驱动信号可以通过开关单元20传输至第一晶体管Q1的栅极，从而避免造成驱动信号的电压进一步降低，这样，可以抑制米勒效应，从而保护电路、系统。
[0057] 应该说明的是，本公开对栅极驱动单元10的具体实施方式不做限定，本领域技术人员可以根据需要选择，只要其可以输出驱动信号以对第一晶体管Q1的导通、断开进行控制即可。
[0058] 在一个示例中，第一晶体管Q1可以为碳化硅SiC晶体管或IGBT，对于第一晶体管Q1的具体类型及其工作场景，本公开不做限定。
[0059] 开关单元20可以有多种可能的实现方式，下面对开关单元20的可能实现方式进行示例性介绍。
[0060] 请参阅图2，图2示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0061] 在一种可能的实施方式中，如图2所示，所述开关单元20可以包括第二晶体管Q2、第三晶体管Q3，其中：
[0062] 所述第二晶体管Q2的漏极电连接于所述驱动输出端OUT及所述第一电阻R1的第一端，所述第二晶体管Q2的源极电连接于所述第三晶体管Q3的源极，所述第三晶体管Q3的漏极电连接于所述第一晶体管Q1的栅极及所述第一电阻R1的第二端，所述第二晶体管Q2的栅极及所述第三晶体管Q3的栅极接地或接收第一电压，
[0063] 其中，所述第二晶体管Q2的漏极为所述开关单元20的第一端，所述第三晶体管Q3的漏极为所述开关单元20的第二端。
[0064] 当栅极驱动单元10的驱动输出端OUT输出负的驱动信号时，由于第二晶体管Q2的栅极和第三晶体管Q3的栅极接地或连接第一电压，且二者的源极相连，因此，第二晶体管Q2和第三晶体管Q3可以在负的驱动信号下导通，这样，驱动信号可以通过开关单元20传输至第一晶体管Q1的栅极。
[0065] 在一个示例中，对于驱动输出下拉电压最低为0V的栅极驱动单元10，第二晶体管Q2的栅极和第三晶体管Q3的栅极要高于其阈值电压，以保证在输出为低时可以正常开通，起到抑制米勒效应的作用。例如，对于常用1V阈值电压的开关管，栅极可以固定偏置在大于1V，例如为2V，即在这种情况下，第一电压可以大于1V。
[0066] 在一个示例中，第二晶体管Q2及第三晶体管Q3可以为NMOS(N-Metal-Oxide-Semiconductor Field-Effect-Transistor，N型金属氧化物半导体场效应管)。
[0067] 如图2所示，第二晶体管Q2和第三晶体管Q3为背靠背的连接方式，通过背靠背的NMOS晶体管实现开关单元20，由于NMOS晶体管在栅源电压大于阈值电压时导通，此开关单元20在栅极驱动单元10输出负电压时可以自然导通，无需额外的控制信号，相较于相关技术，更加高效、简单，成本较低。
[0068] 请参阅图3，图3示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0069] 在一种可能的实施方式中，如图3所示，所述开关单元20包括第四晶体管Q4、第五晶体管Q5，其中：
[0070] 所述第四晶体管Q4的源极电连接于所述驱动输出端OUT及所述第一电阻R1的第一端，所述第四晶体管Q4的漏极电连接于所述第五晶体管Q5的漏极，所述第五晶体管Q5的源极电连接于所述第一晶体管Q1的栅极及所述第一电阻R1的第二端，所述第四晶体管Q4的栅极及所述第五晶体管Q5的栅极接地或接收第二电压，
[0071] 其中，所述第四晶体管Q4的源极为所述开关单元20的第一端，所述第五晶体管Q5的源极为所述开关单元20的第二端。
[0072] 当栅极驱动单元10的驱动输出端OUT输出负的驱动信号时，由于所述第四晶体管Q4的栅极及所述第五晶体管Q5的栅极接地或连接第二电压，且二者的漏极相连，因此，所述第四晶体管Q4及所述第五晶体管Q5可以在负的驱动信号下导通，这样，驱动信号可以通过开关单元20传输至第一晶体管Q1的栅极。
[0073] 在一个示例中，对于驱动输出下拉电压最低为0V的栅极驱动单元10，所述第四晶体管Q4的栅极及所述第五晶体管Q5的栅极要高于其阈值电压，以保证在输出为低时可以正常开通，起到抑制米勒效应的作用。例如，对于常用1V阈值电压的开关管，栅极可以固定偏置在大于1V，例如为2V，即在这种情况下，第二电压可以大于1V。
[0074] 在一个示例中，第四晶体管Q4、第五晶体管Q5可以为NMOS晶体管，且，第四晶体管Q4、第五晶体管Q5为背靠背的连接方式，通过背靠背的NMOS晶体管实现开关单元20，由于NMOS晶体管在栅源电压大于阈值电压时导通，此开关单元20在栅极驱动单元10输出负电压时可以自然导通，无需额外的控制信号，相较于相关技术，更加高效、简单，成本较低。
[0075] 请参阅图4，图4示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0076] 在一种可能的实施方式中，如图4所示，所述开关单元包括第六晶体管Q6、第一二极管D1，其中：
[0077] 所述第六晶体管Q6的漏极电连接于所述驱动输出端OUT及所述第一电阻R1的第一端，所述第六晶体管Q6的源极电连接于所述第一二极管D1的负极，所述第一二极管D1的正极电连接于所述第一晶体管Q1的栅极及所述第一电阻R1的第二端，所述第六晶体管Q6的栅极接地，
[0078] 其中，所述第六晶体管Q6的漏极为所述开关单元20的第一端，所述第一二极管D1的正极为所述开关单元20的第二端。
[0079] 当栅极驱动单元10的驱动输出端OUT输出负的驱动信号时，由于所述第六晶体管Q6的栅极接地，因此，所述第六晶体管Q6可以在负的驱动信号下导通，这样，驱动信号可以通过开关单元20传输至第一晶体管Q1的栅极。
[0080] 在一个示例中，第六晶体管Q6可以为NMOS晶体管由于NMOS晶体管在栅源电压大于阈值电压时导通，此开关单元20在栅极驱动单元10输出负电压时可以自然导通，无需额外的控制信号，且，设置了第一二极管D1与第六晶体管Q6连接，可以避免第一晶体管Q1的电流流向栅极驱动单元10，可以保护装置，相较于相关技术，更加高效、简单，成本较低。
[0081] 请参阅图5，图5示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0082] 在一种可能的实施方式中，如图5所示，所述开关单元包括第七晶体管Q7、第二二极管D2，其中：
[0083] 所述第七晶体管Q7的源极电连接于所述驱动输出端OUT及所述第一电阻R1的第一端，所述第七晶体管Q7的漏极电连接于所述第二二极管D2的负极，所述第二二极管D2的正极电连接于所述第一晶体管Q1的栅极及所述第一电阻R1的第二端，所述第七晶体管Q7的栅极接地，
[0084] 其中，所述第七晶体管Q7的漏极为所述开关单元20的第一端，所述第二二极管D2的正极为所述开关单元20的第二端。
[0085] 当栅极驱动单元10的驱动输出端OUT输出负的驱动信号时，由于所述第七晶体管Q7的栅极接地，因此，所述第七晶体管Q7可以在负的驱动信号下导通，这样，驱动信号可以通过开关单元20传输至第一晶体管Q1的栅极。
[0086] 在一个示例中，第七晶体管Q7可以为NMOS晶体管，由于NMOS晶体管在栅源电压大于阈值电压时导通，此开关单元20在栅极驱动单元10输出负电压时可以自然导通，无需额外的控制信号，且，设置了第二二极管D2与第七晶体管Q7连接，可以避免第一晶体管Q1的电流流向栅极驱动单元10，可以保护装置，相较于相关技术，更加高效、简单，成本较低。
[0087] 请参阅图6，图6示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0088] 在一种可能的实施方式中，如图6所示，所述开关单元包括第八晶体管Q8、第三二极管D3，其中：
[0089] 所述第三二极管D3的负极电连接于所述驱动输出端OUT及所述第一电阻R1的第一端，所述第三二极管D3的正极电连接于所述第八晶体管Q8的源极，所述第八晶体管Q8的漏极电连接于所述第一晶体管Q1的栅极及所述第一电阻R1的第二端，所述第八晶体管Q8的栅极接地，
[0090] 其中，所述第三二极管D3的负极为所述开关单元20的第一端，所述第八晶体管Q8的漏极为所述开关单元20的第二端。
[0091] 当栅极驱动单元10的驱动输出端OUT输出负的驱动信号时，由于所述第八晶体管Q8的栅极接地，因此，所述第八晶体管Q8可以在负的驱动信号下导通，这样，驱动信号可以通过开关单元20传输至第一晶体管Q1的栅极。
[0092] 在一个示例中，第八晶体管Q8可以为NMOS晶体管，由于NMOS晶体管在栅源电压大于阈值电压时导通，此开关单元20在栅极驱动单元10输出负电压时可以自然导通，无需额外的控制信号，且，设置了第三二极管D3与第八晶体管Q8连接，可以避免第一晶体管Q1的电流流向栅极驱动单元10，可以保护装置，相较于相关技术，更加高效、简单，成本较低。
[0093] 请参阅图7，图7示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0094] 在一种可能的实施方式中，如图7所示，所述开关单元包括第九晶体管Q9、第四二极管D4，其中：
[0095] 所述第四二极管D4的负极电连接于所述驱动输出端OUT及所述第一电阻R1的第一端，所述第四二极管D4的正极电连接于所述第九晶体管Q9的漏极，所述第九晶体管Q9的源极电连接于所述第一晶体管的栅极及所述第一电阻的第二端，所述第九晶体管Q9的栅极接地，
[0096] 其中，所述第四二极管D4的负极为所述开关单元的第一端，所述第九晶体管Q9的源极漏极为所述开关单元的第二端。
[0097] 当栅极驱动单元10的驱动输出端OUT输出负的驱动信号时，由于所述第九晶体管Q9的栅极接地，因此，所述第九晶体管Q9可以在负的驱动信号下导通，这样，驱动信号可以通过开关单元20传输至第一晶体管Q1的栅极。
[0098] 以上对栅极驱动装置中的开关单元的可能实现方式进行了介绍，应该明白的是，以上介绍是示例性，不应视为是对本公开的限制。
[0099] 在一个示例中，第九晶体管Q9可以为NMOS晶体管，由于NMOS晶体管在栅源电压大于阈值电压时导通，此开关单元20在栅极驱动单元10输出负电压时可以自然导通，无需额外的控制信号，且，设置了第四二极管D4与第九晶体管Q9连接，可以避免第一晶体管Q1的电流流向栅极驱动单元10，可以保护装置，相较于相关技术，更加高效、简单，成本较低。
[0100] 请参阅图8，图8示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0101] 在一种可能的实施方式中，如图8所示，所述装置还可以包括第一电容C1、第五二极管D5、第二电阻R2，所述驱动输出端包括第一驱动输出端OUT1、第二驱动输出端NEG，其中：
[0102] 所述第一驱动输出端OUT1电连接于所述第一电容C1的第一端，所述第二驱动输出端NEG电连接于所述第一电容C1的第二端、所述第五二极管D5的负极、所述第一电阻R1的第一端及所述开关单元20的第一端，
[0103] 所述第五二极管D5的正极电连接于所述电连接于所述第二电阻R2的第一端，所述第二电阻R2的第二端电连接于所述第一电阻R1的第二端、所述开关单元20的第二端、所述第一晶体管Q1的栅极，
[0104] 其中，所述第一驱动输出端OUT1及所述第二驱动输出端NEG之间的电压差为第三电压。
[0105] 其中，所述第一电容C1的第二端可以作为驱动输出端OUT。
[0106] 本公开实施例通过增加第五二极管D5、第二电阻R2与第一电阻R1并联，可以对第一晶体管Q1的导通和关断进行调节，从而避免由于开关速度快引起的开关振铃、应力过高、干扰过大等问题。
[0107] 本公开对第一电容C1两端的电压差第三电压的具体大小不做限定，本领域技术人员可以根据需要设置，通过设置第一电容C1，可以使得输出的驱动信号更加稳定。
[0108] 由于第一电容C1的两端电压差稳定在第三电压，因此，当第一驱动输出端OUT1变化时，第二驱动输出端NEG的电压会跟随变化，以维持第一电容C1两端的电压差为第三电压。
[0109] 当第二驱动输出端NEG输出的电压为负时，开关单元20被导通，从而将第一电阻R1短路。
[0110] 请参阅图9，图9示出了根据本公开一实施方式的栅极驱动装置的示意图。
[0111] 在一种可能的实施方式中，如图9所示，所述驱动输出端OUT可以包括上拉输出端OUTH及下拉输出端OUTL，所述上拉输出端OUTH用于输出高电平的驱动信号，所述下拉输出端OUTL用于输出低电平的驱动信号，其中，所述下拉输出端OUTL电连接于所述第一电阻R1的第一端及所述开关单元20的第一端。
[0112] 在一个示例中，如图9所示，所述装置还可以包括第五电阻R5，所述第五电阻R5的第一端电连接于所述驱动输出端OUTH，所述第五电阻R5的第二端电连接于所述第一电阻R1的第二端、所述开关单元20的第二端、所述第一晶体管的栅极。
[0113] 本公开实施例提出的栅极驱动装置，可以消除米勒效应的短路风险，增强系统可靠性，降低维护成本，并可以消除米勒效应带来的负压应力风险，增强系统可靠性，利用所述装置，可以使用更快的开关速度，从而提高工作效率、减小体积、增大功率。
[0114] 以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
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