移位寄存器单元及驱动方法、栅极驱动电路、显示装置
阅读：424发布：2024-01-23
专利汇可以提供移位寄存器单元及驱动方法、栅极驱动电路、显示装置专利检索，专利查询，专利分析的服务。并且一种移位寄存器单元、栅极驱动 电路 、显示装置及驱动方法。该移位寄存器单元，包括第一输入电路、第二输入电路、输出电路和防串扰电路。第一输入电路配置为响应于第一控制 信号 将第一 输入信号 输入至第一 节点 ；第二输入电路配置为在第二节点处于第一电平时将第二输入信号输入至第一节点，在第二节点处于第二电平时停止将第二输入信号输入至第一节点；输出电路配置为在第一节点的电平的控制下，将 输出信号 输出或不输出至输出端；防串扰电路配置为在第二节点处于第二电平时，防止第二节点的电平向第一电平的转变。该移位寄存器单元可以保证第二节点的电平不受其他信号的影响，提高了移位寄存器单元的电路结构的 稳定性 以及 显示面板 的显示 质量 。，下面是移位寄存器单元及驱动方法、栅极驱动电路、显示装置专利的具体信息内容。
1.一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路和防串扰电路；
其中，
所述第一输入电路与第一节点连接，且配置为响应于第一控制信号将第一输入信号输入至所述第一节点；
所述第二输入电路与所述第一节点连接，且配置为在第二节点处于第一电平时将第二输入信号输入至所述第一节点，在所述第二节点处于第二电平时停止将所述第二输入信号输入至所述第一节点；
所述输出电路与所述第一节点连接，配置为在所述第一节点的电平的控制下，将输出信号输出或不输出至输出端；
所述防串扰电路与所述第二节点连接，且配置为在所述第二节点处于所述第二电平时，防止所述第二节点的电平向所述第一电平的转变。
2.根据权利要求1所述的移位寄存器单元，其中，所述防串扰电路包括第一晶体管和反相器；其中，
所述反相器连接在所述第一晶体管的栅极和所述第二节点之间，且配置为根据所述第二节点的电平产生反相信号并将所述反相信号施加至所述第一晶体管的栅极；
所述第一晶体管的第一极和所述第二节点连接，所述第一晶体管的第二极和第一电压端连接以接收第一电压，所述第一晶体管配置为在所述第二节点处于所述第二电平时所产生的反相信号的控制下导通。
3.根据权利要求2所述的移位寄存器单元，其中，所述反相器包括第一反相晶体管和第二反相晶体管；其中，
所述第一反相晶体管的栅极和第一极彼此电连接，且配置为分别和第二电压端连接以接收第二电压，所述第一反相晶体管的第二极和所述第一晶体管的栅极连接；
所述第二反相晶体管的栅极和所述第二节点连接，所述第二反相晶体管的第一极和所述第一晶体管的栅极连接，所述第二反相晶体管的第二极和所述第一电压端连接以接收所述第一电压。
4.根据权利要求2所述的移位寄存器单元，其中，所述反相器包括第一反相晶体管、第二反相晶体管、第三反相晶体管和第四反相晶体管；其中，
所述第一反相晶体管的栅极和所述第三反相晶体管的第一极连接，所述第一反相晶体管的第一极和第二电压端连接以接收第二电压，所述第一反相晶体管的第二极和所述第一晶体管的栅极连接；
所述第二反相晶体管的栅极和所述第二节点连接，所述第二反相晶体管的第一极和所述第一晶体管的栅极连接，所述第二反相晶体管的第二极和所述第一电压端连接以接收所述第一电压；
所述第三反相晶体管的栅极和第二极彼此电连接，且配置为分别和所述第二电压端连接以接收所述第二电压；
所述第四反相晶体管的栅极和所述第二节点连接，所述第四反相晶体管的第一极和所述第三反相晶体管的第一极连接，所述第四反相晶体管的第二极和所述第一电压端连接以接收所述第一电压。
5.根据权利要求1所述的移位寄存器单元，其中，所述防串扰电路包括第一晶体管；其中，
所述第一晶体管的栅极和所述第二节点连接，所述第一晶体管的第一极和所述第二节点连接，所述第一晶体管的第二极和第一电压端连接以接收第一电压；所述第一晶体管配置为在所述第二节点处于所述第二电平时导通。
6.根据权利要求1-5任一所述的移位寄存器单元，其中，所述第二输入电路包括充电子电路、存储子电路和隔离子电路；其中，
所述充电子电路与所述第二节点连接，且配置为响应于第三时钟信号将第二控制信号输入至所述第二节点；
所述存储子电路与所述第二节点连接，且配置为存储所述充电子电路输入的所述第二控制信号的电平；
所述隔离子电路与所述第二节点以及所述第一节点连接，且配置为在所述第二节点的第一电平和第二时钟信号的控制下，将所述第二输入信号输入到所述第一节点。
7.根据权利要求6所述的移位寄存器单元，其中，
所述充电子电路包括第二晶体管，其中，所述第二晶体管的栅极与第三时钟信号端连接以接收所述第三时钟信号，所述第二晶体管的第一极与消隐控制端连接以接收所述第二控制信号，所述第二晶体管的第二极与所述第二节点连接；
所述存储子电路包括第一电容，其中，所述第一电容的第一端与所述第二节点连接，所述第一电容的第二端与第一电压端连接以接收第一电压；
所述隔离子电路包括第三晶体管和第四晶体管，其中，所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第四时钟信号端连接以接收第四时钟信号作为所述第二输入信号，所述第三晶体管的第二极与所述第四晶体管的第一极连接，所述第四晶体管的栅极与第二时钟信号端连接以接收所述第二时钟信号，所述第四晶体管的第二极与所述第一节点连接。
8.根据权利要求1-5任一所述的移位寄存器单元，其中，所述第一输入电路包括第五晶体管；其中，
所述第五晶体管的栅极与显示控制端连接以接收所述第一控制信号，所述第五晶体管的第一极与第二电压端连接以接收第二电压作为所述第一输入信号，所述第五晶体管的第二极与所述第一节点连接。
9.根据权利要求1-5任一所述的移位寄存器单元，其中，所述输出端包括移位输出端和至少一个扫描信号输出端。
10.根据权利要求9所述的移位寄存器单元，其中，所述输出电路包括第六晶体管、第七晶体管和第二电容；其中，
所述第六晶体管的栅极和所述第一节点连接，所述第六晶体管的第一极和第一时钟信号端连接以接收第一时钟信号作为所述输出信号，所述第六晶体管的第二极和所述移位输出端连接；
所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第一时钟信号端连接以接收所述第一时钟信号作为所述输出信号，所述第七晶体管的第二极和所述至少一个扫描信号输出端连接；
所述第二电容的第一端和所述第一节点连接，所述第二电容的第二端和所述移位输出端连接。
11.根据权利要求1-5任一所述的移位寄存器单元，还包括第一节点降噪电路、显示复位电路、第三节点控制电路和输出降噪电路；其中，
所述第一节点降噪电路配置为在第三节点的电平的控制下，对所述第一节点进行降噪；
所述显示复位电路配置为响应于显示复位信号对所述第一节点进行复位；
所述第三节点控制电路配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制；
所述输出降噪电路配置为在所述第三节点的电平的控制下，对所述输出端进行降噪。
12.根据权利要求1-5任一所述的移位寄存器单元，还包括消隐复位电路；其中，所述消隐复位电路配置为响应于消隐复位信号对所述第一节点进行复位。
13.根据权利要求1-5任一所述的移位寄存器单元，还包括第一节点防漏电电路；其中，所述第一节点防漏电电路配置为在所述第一节点的电平的控制下，对所述第一防漏电节点的电平进行控制。
14.根据权利要求1-5任一所述的移位寄存器单元，还包括第二节点防漏电电路；其中，所述第二节点防漏电电路配置为在所述第二节点为第一电平时，对所述第二防漏电节点的电平进行控制，以降低所述第二节点经所述第二输入电路和所述防串扰电路的漏电。
15.一种栅极驱动电路，包括多个级联的如权利要求1-14任一所述的移位寄存器单元。
16.根据权利要求15所述的栅极驱动电路，其中，
第n+2级移位寄存器单元的显示控制端和第n级移位寄存器单元的移位输出端连接；
第n+1级移位寄存器单元的消隐控制端和所述第n级移位寄存器单元的移位输出端连接，
其中，n为大于0的整数。
17.一种显示装置，包括如权利要求15或16所述的栅极驱动电路。
18.一种如权利要求1-14任一所述的移位寄存器单元的驱动方法，包括：
在所述第二节点处于所述第二电平时，通过所述防串扰电路防止所述第二节点的电平向所述第一电平的转变。
19.根据权利要求18所述的驱动方法，还包括：
在所述第二节点处于所述第一电平时通过所述第二输入电路将第二输入信号输入至所述第一节点；
在所述第二节点处于所述第二电平时停止将所述第二输入信号输入至所述第一节点；
在所述第一节点的电平的控制下，将所述输出信号输出至所述输出端。
20.根据权利要求18所述的驱动方法，还包括：
响应于所述第一控制信号，通过所述第一输入电路将所述第一输入信号输入到所述第一节点；
在所述第一节点的电平的控制下，将所述输出信号输出至所述输出端。
移位寄存器单元及驱动方法、栅极驱动电路、显示装置
技术领域
[0001] 本公开的实施例涉及一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置。
背景技术
[0002] 在显示技术领域，例如液晶显示面板或有机发光二极管(Organic Light Emitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过栅极驱动电路实现。栅极驱动电路通常集成在栅极驱动芯片(Gate IC)中。在IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地减小芯片面积是技术开发人员需要着重考虑的问题。
发明内容
发明内容
[0003] 本公开至少一实施例提供一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路和防串扰电路。所述第一输入电路与第一节点连接，且配置为响应于第一控制信号将第一输入信号输入至第一节点；所述第二输入电路与所述第一节点连接，且配置为在第二节点处于第一电平时将第二输入信号输入至所述第一节点，在所述第二节点处于第二电平时停止将所述第二输入信号输入至所述第一节点；所述输出电路与所述第一节点连接，且配置为在所述第一节点的电平的控制下，将输出信号输出或不输出至输出端；所述防串扰电路与所述第二节点连接，且配置为在所述第二节点处于所述第二电平时，防止所述第二节点的电平向所述第一电平的转变。
[0004] 例如，在本公开一实施例提供的移位寄存器单元中，所述防串扰电路包括第一晶体管和反相器。所述反相器连接在所述第一晶体管的栅极和所述第二节点之间，且配置为根据所述第二节点的电平产生反相信号并将所述反相信号施加至所述第一晶体管的栅极；所述第一晶体管的第一极和所述第二节点连接，所述第一晶体管的第二极和第一电压端连接以接收第一电压，所述第一晶体管配置为在所述第二节点处于所述第二电平时所产生的反相信号的控制下导通。
[0005] 例如，在本公开一实施例提供的移位寄存器单元中，所述反相器包括第一反相晶体管和第二反相晶体管。所述第一反相晶体管的栅极和第一极彼此电连接，且配置为分别和第二电压端连接以接收第二电压，所述第一反相晶体管的第二极和所述第一晶体管的栅极连接；所述第二反相晶体管的栅极和所述第二节点连接，所述第二反相晶体管的第一极和所述第一晶体管的栅极连接，所述第二反相晶体管的第二极和所述第一电压端连接以接收所述第一电压。
[0006] 例如，在本公开一实施例提供的移位寄存器单元中，所述反相器包括第一反相晶体管、第二反相晶体管、第三反相晶体管和第四反相晶体管。所述第一反相晶体管的栅极和所述第三反相晶体管的第一极连接，所述第一反相晶体管的第一极和第二电压端连接以接收第二电压，所述第一反相晶体管的第二极和所述第一晶体管的栅极连接；所述第二反相晶体管的栅极和所述第二节点连接，所述第二反相晶体管的第一极和所述第一晶体管的栅极连接，所述第二反相晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述第三反相晶体管的栅极和第二极彼此电连接，且配置为分别和所述第二电压端连接以接收所述第二电压；所述第四反相晶体管的栅极和所述第二节点连接，所述第四反相晶体管的第一极和所述第三反相晶体管的第一极连接，所述第四反相晶体管的第二极和所述第一电压端连接以接收所述第一电压。
[0007] 例如，在本公开一实施例提供的移位寄存器单元中，所述防串扰电路包括第一晶体管。所述第一晶体管的栅极和所述第二节点连接，所述第一晶体管的第一极和所述第二节点连接，所述第一晶体管的第二极和第一电压端连接以接收第一电压；所述第一晶体管配置为在所述第二节点处于所述第二电平时导通。
[0008] 例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路包括充电子电路、存储子电路和隔离子电路。所述充电子电路与所述第二节点连接，且配置为响应于第三时钟信号将第二控制信号输入至所述第二节点；所述存储子电路与所述第二节点连接，且配置为存储所述充电子电路输入的所述第二控制信号的电平；所述隔离子电路与所述第二节点以及所述第一节点连接，且配置为在所述第二节点的第一电平和第二时钟信号的控制下，将所述第二输入信号输入到所述第一节点。
[0009] 例如，在本公开一实施例提供的移位寄存器单元中，所述充电子电路包括第二晶体管，其中，所述第二晶体管的栅极与第三时钟信号端连接以接收所述第三时钟信号，所述第二晶体管的第一极与消隐控制端连接以接收所述第二控制信号，所述第二晶体管的第二极与所述第二节点连接；所述存储子电路包括第一电容，其中，所述第一电容的第一端与所述第二节点连接，所述第一电容的第二端与第一电压端连接以接收第一电压；所述隔离子电路包括第三晶体管和第四晶体管，其中，所述第三晶体管的栅极与所述第二节点连接，所述第三晶体管的第一极与第四时钟信号端连接以接收第四时钟信号作为所述第二输入信号，所述第三晶体管的第二极与所述第四晶体管的第一极连接，所述第四晶体管的栅极与第二时钟信号端连接以接收所述第二时钟信号，所述第四晶体管的第二极与所述第一节点连接。
[0010] 例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第五晶体管。所述第五晶体管的栅极与显示控制端连接以接收所述第一控制信号，所述第五晶体管的第一极与第二电压端连接以接收第二电压作为所述第一输入信号，所述第五晶体管的第二极与所述第一节点连接。
[0011] 例如，在本公开一实施例提供的移位寄存器单元中，所述输出端包括移位输出端和至少一个扫描信号输出端。
[0012] 例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第六晶体管、第七晶体管和第二电容。所述第六晶体管的栅极和所述第一节点连接，所述第六晶体管的第一极和第一时钟信号端连接以接收第一时钟信号作为所述输出信号，所述第六晶体管的第二极和所述移位输出端连接；所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极和所述第一时钟信号端连接以接收所述第一时钟信号作为所述输出信号，所述第七晶体管的第二极和所述至少一个扫描信号输出端连接；所述第二电容的第一端和所述第一节点连接，所述第二电容的第二端和所述移位输出端连接。
[0013] 例如，本公开一实施例提供的移位寄存器单元，还包括第一节点降噪电路、显示复位电路、第三节点控制电路和输出降噪电路。所述第一节点降噪电路配置为在第三节点的电平的控制下，对所述第一节点进行降噪；所述显示复位电路配置为响应于显示复位信号对所述第一节点进行复位；所述第三节点控制电路配置为在所述第一节点的电平的控制下，对所述第三节点的电平进行控制；所述输出降噪电路配置为在所述第三节点的电平的控制下，对所述输出端进行降噪。
[0014] 例如，本公开一实施例提供的移位寄存器单元，还包括消隐复位电路。所述消隐复位电路配置为响应于消隐复位信号对所述第一节点进行复位。
[0015] 例如，本公开一实施例提供的移位寄存器单元，还包括第一节点防漏电电路。所述第一节点防漏电电路配置为在所述第一节点的电平的控制下，对所述第一防漏电节点的电平进行控制。
[0016] 例如，本公开一实施例提供的移位寄存器单元，还包括第二节点防漏电电路。所述第二节点防漏电电路配置为在所述第二节点为第一电平时，对所述第二防漏电节点的电平进行控制，以降低所述第二节点经所述第二输入电路和所述防串扰电路的漏电。
[0017] 本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开任一实施例提供的移位寄存器单元。
[0018] 例如，在本公开一实施例提供的栅极驱动电路中，第n+2级移位寄存器单元的显示控制端和第n级移位寄存器单元的移位输出端连接；第n+1级移位寄存器单元的消隐控制端和所述第n级移位寄存器单元的移位输出端连接，其中，n为大于0的整数。
[0019] 本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路。
[0020] 本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：在所述第二节点处于所述第二电平时，通过所述防串扰电路防止所述第二节点的电平向所述第一电平的转变。
[0021] 例如，本公开一实施例提供的移位寄存器单元的驱动方法，还包括：在所述第二节点处于所述第一电平时通过所述第二输入电路将第二输入信号输入至所述第一节点；在所述第二节点处于所述第二电平时停止将所述第二输入信号输入至所述第一节点；在所述第一节点的电平的控制下，将所述输出信号输出至所述输出端。
[0022] 例如，本公开一实施例提供的移位寄存器单元的驱动方法，还包括：响应于所述第一控制信号，通过所述第一输入电路将所述第一输入信号输入到所述第一节点；在所述第一节点的电平的控制下，将所述输出信号输出至所述输出端。附图说明
[0023] 为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
[0024] 图1为本公开一实施例提供的一种移位寄存器单元的示意图；
[0025] 图2为本公开一实施例提供的一种示例性第二输入电路的示意图；
[0026] 图3为本公开一实施例提供的另一种移位寄存器单元的示意图；
[0027] 图4为本公开一实施例提供的又一种移位寄存器单元的示意图；
[0028] 图5为图3中所示的移位寄存器单元的一种具体实现示例的电路示意图；
[0029] 图6A为图5中所示的反相器的一种具体实现示例的电路示意图；
[0030] 图6B为图5中所示的反相器的另一种具体实现示例的电路示意图；
[0031] 图7为图3中所示的移位寄存器单元的另一种具体实现示例的电路示意图；
[0032] 图8为图4中所示的移位寄存器单元的一种具体实现示例的电路示意图；
[0033] 图9为本公开一实施例提供的一种栅极驱动电路的示意图；
[0034] 图10为本公开一实施例提供的一种对应于图9所示的栅极驱动电路工作时的信号时序图；以及
[0035] 图11为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
[0036] 为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
[0037] 除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
[0038] 下面通过几个具体的实施例对本公开进行说明。为了保持本公开实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本公开实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同或类似的参考标号表示。
[0039] 在通常的OLED显示面板中，子像素单元例如基于2T1C(包括扫描晶体管、驱动晶体管以及电容)像素电路，需要通过补偿技术来提高显示质量。在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管、感测线以及感测处理电路进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段(Display)提供用于扫描晶体管的扫描驱动信号(即显示输出信号)，在一帧的消隐时段(Blank)提供用于感测晶体管的感测驱动信号(即消隐输出信号)。
[0040] 对于OLED显示面板，一种栅极驱动电路的移位寄存器单元包括控制扫描驱动信号在显示阶段输出的第一输入电路和控制感测驱动信号在消隐阶段输出的第二输入电路，该移位寄存器单元可以输出具有不同宽度和时序的两个波形组成的复合波形的输出脉冲，从而为扫描晶体管和感测晶体管分别提供扫描驱动信号和感测驱动扫描信号。例如，第二输入电路中包括控制节点，用于控制第二输入信号是否输入至上拉节点。当该控制节点处于浮接(Floating)状态时，例如为非开启电平(例如，低电平)时，该控制节点的电平容易受到第二输入信号(例如，时钟信号)和/或其他信号的高电平的影响而发生串扰，使得该控制节点的电平由低电平变为高电平，从而将第二输入信号误输入至上拉节点，造成误操作，影响显示面板的显示质量。
[0041] 本公开至少一实施例提供了一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路和防串扰电路。第一输入电路与第一节点连接，且配置为响应于第一控制信号将第一输入信号输入至第一节点；第二输入电路与第一节点连接，且配置为在第二节点处于第一电平时将第二输入信号输入至第一节点，在第二节点处于第二电平时停止将第二输入信号输入至第一节点；输出电路与第一节点连接，且配置为在第一节点的电平的控制下，将输出信号输出或不输出至输出端；防串扰电路与第二节点连接，且配置为在第二节点处于第二电平时，防止第二节点的电平向所述第一电平的转变。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
[0042] 本公开上述实施例提供的移位寄存器单元，可以在第二节点(例如，这里为控制节点)处于浮接状态(例如，第二电平)时保证其电平不受第二输入信号和/或其他信号的影响而转变为第一电平，以避免在第二节点的第一电平的控制下将第二输入信号输入至第一节点，相应地避免了包括该移位寄存器单元的栅极驱动电路的输出异常，而且提高了包括该移位寄存器单元的栅极驱动电路结构的稳定性以及显示面板的显示质量。
[0043] 下面结合附图对本公开的实施例及其示例进行详细说明。
[0044] 图1为本公开一实施例提供的一种移位寄存器单元的示意图。如图1所示，该移位寄存器单元10可以包括第一输入电路100、第二输入电路200、防串扰电路300和输出电路400。通过级联多个该移位寄存器单元10可以得到栅极驱动电路，该栅极驱动电路用于驱动例如液晶显示面板、有机发光二极管显示面板的显示面板，为显示面板的多条栅线依序提供扫描信号，从而在显示面板显示一帧画面的期间进行逐行或隔行扫描等。
[0045] 如图1所示，第一输入电路100与第一节点Q(例如，这里为上拉节点)连接，且配置为响应于第一控制信号将第一输入信号输入至第一节点Q。例如，在一些示例中，第一输入电路100与第一输入信号端INT1或另行提供的电压端(例如，高电压端，提供高电平信号)、显示控制端STU1和第一节点Q连接，配置为在显示控制端STU1提供的第一控制信号的控制下导通，使第一输入信号端INT1或另行提供的电压端和第一节点Q连接，从而使第一输入信号端INT1提供的第一输入信号或另行提供的电压端提供的高电平信号被输入到第一节点Q，将第一节点Q的电位上拉到工作电位。
[0046] 第二输入电路200与第一节点Q连接，且配置为在第二节点H处于第一电平(例如，高电平)时将第二输入信号输入至第一节点Q，在第二节点H处于第二电平(例如，低电平)时停止将第二输入信号输入至第一节点Q。例如，第二输入电路200与消隐控制端STU2、第二输入信号端INT2和第一节点Q电连接，配置为接收消隐控制端STU2提供的第二控制信号并将其存储在第二节点H，并在一帧的消隐时段，在第二节点H的电平(第二控制信号)的控制下向第一节点Q输出第二输入信号端INT2提供的第二输入信号，从而将第一节点Q的电位上拉到工作电位。
[0047] 例如，在一个示例中，第二输入电路200可以在一帧的显示时段接收第二控制信号并将其存储至第二节点H，并在这一帧的消隐时段根据第二节点H的电平(即存储的第二控制信号)向第一节点Q输出第二输入信号，从而将第一节点Q的电位上拉到工作电位。例如，在另一个示例中，第二输入电路200可以在一帧的消隐时段接收第二控制信号并将其存储至第二节点H，并在下一帧的消隐时段根据第二节点H的电平(即存储的第二控制信号)向第一节点Q输出第二输入信号，从而将第一节点Q的电位上拉到工作电位。
[0048] 在本公开的实施例提供的移位寄存器单元10中，第一输入电路100(实现为显示扫描子电路)、输出电路400和第二输入电路200(实现为检测子电路)进行整合，通过级联多个该移位寄存器单元10得到的栅极驱动电路来驱动显示面板时，则可以使一帧画面的消隐时段的消隐扫描信号和显示时段的显示扫描信号通过同一个输出电路输出，即第一输入电路100和第二输入电路200可以共用同一个输出电路400实现输出信号的输出，从而简化移位寄存器单元以及由此得到的栅极驱动电路的电路结构，减小移位寄存器单元以及包括移位寄存器单元的栅极驱动电路的尺寸，满足高分辨率、窄边框的要求。
[0049] 例如，在该示例中，第一时钟信号端CLKD提供的第一时钟信号为复合信号，例如，第一时钟信号可以包括显示时段输出的第一输出信号(显示扫描信号)和消隐时段输出的第二输出信号(消隐扫描信号)。例如，第一输出信号和第二输出信号可以是具有不同宽度和时序的相互独立的两个波形。例如，在一帧的显示时段，输出电路400在第一节点Q的电平的控制下经由输出端OUT输出第一输出信号，以通过与之相连的栅线驱动对应像素单元中用于数据输入的扫描晶体管，从而进行显示；在一帧的消隐时段，输出电路400在第一节点Q的电平的控制下经由输出端OUT输出第二输出信号，以驱动像素单元中用于补偿检测的感测晶体管，从而进行补偿检测。
[0050] 防串扰电路300配置为在第二节点H处于第二电平时，防止第二节点H的电平向第一电平的转变。例如，当第二节点H处于第二电平时，即第二节点H处于浮接状态时，第二节点H的电平容易在受到第二输入信号(例如，如下面图5中所示的第四时钟信号CLKC)和/或其他信号(例如，如下面图5中所示的第二时钟信号CLKA)的影响下转变为第一电平或转变为接近第一电平的其他电平等，本公开的实施例对此不作限制。
[0051] 例如，防串扰电路300与第二节点H以及第一电压端VGL1(例如，低电压端)连接，且配置为在第二节点H为第二电平时导通，使得第二节点H与第一电压端VGL1连接，从而可以防止第二节点H的电平在其他信号(例如，如下面图5中所示的第二时钟信号CLKB和第四时钟信号CLKC)的影响下转变为第一电平或其他电平。因此，防串扰电路300可以避免上述串扰现象的发生。
[0052] 需要注意的是，在本公开的实施例中，第二节点H的第一电平为开启电平，第二电平为非开启电平。第一电平和第二电平的高低可以根据具体情况而定，例如，在与其连接的晶体管为N型晶体管时，第一电平为高电平，第二电平为低电平；在与其连接的晶体管为P型晶体管时，第一电平为低电平，第二电平为高电平。
[0053] 输出电路400包括输出端OUT，与第一节点Q连接，且配置为在第一节点Q的电平的控制下，将输出信号输出至输出端OUT。例如，在一些示例中，输出电路400与第一节点Q、输出端OUT以及第一时钟信号端CLKD连接，且配置为第一节点Q的电平的控制下导通，使得第一时钟信号端CLKD提供的第一时钟信号作为输出信号输出至输出端OUT。或者，在另一个示例中，输出电路400还与另行提供的电压端(例如，高电压端)连接，使用第一时钟信号端CLKD提供的时钟信号作为控制信号以控制是否将该电压端与输出端OUT连接，从而控制是否将该电压端的电压信号传输至输出端OUT并作为输出信号在输出端OUT输出。
[0054] 例如，输出端OUT包括移位输出端CR和至少一个扫描信号输出端，从而将输出信号例如第一时钟信号端CLKD提供的第一时钟信号分别输出至移位输出端和扫描信号输出端，以提高该移位寄存器单元10的驱动能力。例如，至少一个扫描信号输出端包括一个扫描信号输出端。例如，移位输出端CR用于为下一级移位寄存器单元10提供第一输入信号、第二输入信号(将在下面进行介绍)以及复位信号，扫描信号输出端用于为显示面板中一行像素单元的像素电路提供驱动信号。例如，移位输出端CR和该扫描信号输出端输出相同的输出信号。需要注意的是，在其他示例中，当包括多个扫描信号输出端时，各个扫描信号输出端也可以输出不同的输出信号，具体的设置根据实际情况而定，本公开的实施例对此不作限制。
[0055] 本公开上述实施例提供的移位寄存器单元，可以在第二节点(例如，这里为控制节点)处于浮接状态(例如，第二电平)时保证其电平不受第二输入信号和/或其他信号的影响而转变为第一电平，以避免在第二节点的第一电平的控制下将第二输入信号输入至第一节点，相应地避免了包括该移位寄存器单元的栅极驱动电路的输出异常，而且提高了包括该移位寄存器单元的栅极驱动电路结构的稳定性以及显示面板的显示质量。
[0056] 图2为本公开一实施例提供的一种示例性第二输入电路的示意图。如图2所示，该第二输入电路200包括充电子电路210、存储子电路220、隔离子电路230。
[0057] 如图2所示，充电子电路210与第二节点H连接，且配置为响应于第三时钟信号将第二控制信号输入至第二节点H。例如，当第二控制信号为第一电平时，使得第二节点H处于第一电平。例如，充电子电路210与第三时钟信号端CLKB、消隐控制端STU2以及第二节点H连接，且配置为在第三时钟信号端CLKB提供的第三时钟信号的控制下导通，使消隐控制端STU2和第二节点H电连接，从而将第二控制信号写入第二节点H。例如，在一个示例中，充电子电路210在第三时钟信号的控制下导通，当第二控制信号为高电平时，对第二节点H进行充电(例如，上拉)。
[0058] 存储子电路220与第二节点H连接，且配置为存储充电子电路220输入的第二控制信号的电平。例如，存储子电路220的另一端还与第一电压端VGL1连接，从而将第二控制信号的电平进行存储。需要注意的是，存储子电路220的另一端还可以与隔离子电路230连接，本公开的实施例对此不作限制。
[0059] 隔离子电路230与第二节点H以及第一节点Q连接，且配置为在第二节点H的电平和第二时钟信号的控制下，将第二输入信号输入到第一节点Q。例如，隔离子电路230与第二节点H、第一节点Q、第四时钟信号端CLKC(即第二输入信号端INT2)和第二时钟信号端CLKA连接，配置为在第二节点H的电平和第二时钟信号端CLKA提供的第二时钟信号的共同控制下导通，使第四时钟信号端CLKC和第一节点Q电连接，从而将第四时钟信号(即第二输入信号)输入到第一节点Q。例如，在一个示例中，隔离子电路230在第二节点H的电平和第二时钟信号的共同控制下导通，当第四时钟信号为高电平时，可以对第一节点Q充电。
[0060] 需要说明的是，在本公开的实施例中第二输入电路200可以包括任意适用的子电路，不局限于上述充电子电路210、存储子电路220和隔离子电路230，只要能实现相应功能即可。
[0061] 如图1所示的移位寄存器单元所包括的第一输入电路和输出电路可以通过各种形式实现，例如4T1C(四个晶体管一个电容)的基本结构，而且在不同的实现方式中，这些移位寄存器单元还可以进一步包括其他例如降噪、防漏电等功能模块，例如参见下面的描述，然而本公开的实施例并不限于这些具体形式。
[0062] 图3为本公开一实施例提供的另一种移位寄存器单元的示意框图。如图3所示，在图1所示的移位寄存器单元的基础上，在一个示例中，该移位寄存器单元10还包括第一节点降噪电路500、显示复位电路610、第三节点控制电路700和输出降噪电路800；在另一个示例中，该移位寄存器单元10还包括消隐复位电路620。需要说明的是，图3所示的移位寄存器单元10的其他电路结构与图1中所示的移位寄存器单元10基本上相同，重复之处不再赘述。
[0063] 第一节点降噪电路500与第一节点Q以及第三节点QB(例如，当第一节点Q为上拉节点时，其为下拉节点)连接，且配置为在第三节点QB的电平的控制下，对第一节点Q进行降噪。例如，第一节点降噪电路500与第一节点Q、第三节点QB以及第一电压端VGL1或另行提供的电压端(例如，低电压端)连接，且配置为在第三节点QB例如为高电平时导通，使得第一节点Q与第一电压端VGL1或另行提供的电压端连接，将第一节点Q的电位下拉至低电平，以实现对第一节点Q降噪。
[0064] 显示复位电路610与第一节点Q连接，且配置为响应于显示复位信号对第一节点Q进行复位。例如，显示复位电路610与显示复位信号端STD、第一节点Q以及第一电压端VGL1或另行提供的电压端(例如，低电压端)连接，且配置为在显示复位信号端STD提供的显示复位信号的控制下导通，使第一节点Q与第一电压端VGL1或另行提供的电压端(例如，低电压端)电连接，从而对第一节点Q复位。例如，在一帧的显示时段，当输出电路400完成信号输出后，通过显示复位电路610对第一节点Q复位。
[0065] 消隐复位电路620与第一节点Q连接，且配置为响应于消隐复位信号对第一节点Q进行复位。例如，消隐复位电路620与消隐复位信号端RE、第一电压端VGL1和第一节点Q连接，且配置为在消隐复位信号端RE提供的消隐复位信号的控制下导通，使第一节点Q与第一电压端VGL1或另行提供的电压端(例如，低电压端)电连接，从而对第一节点Q复位。例如，在一帧的消隐时段，当输出电路400完成信号输出后，通过消隐复位电路620对第一节点Q复位。
[0066] 第三节点控制电路700与第一节点Q和第三节点QB连接，且配置为在第一节点Q的电平的控制下，对第三节点QB的电平进行控制。例如，第三节点控制电路700与第三电压端VDD_A、第四电压端VDD_B、第一电压端VGL1(例如，低电压端)、第一节点Q以及第三节点QB连接，且配置为在第一节点Q例如为高电平时，使得第三节点QB与第一电压端VGL1或另行提供的电压端(例如，低电压端)连接，从而将第三节点QB下拉为低电平；在第一节点Q为低电平时，使得第三节点QB与第三电压端VDD_A、第四电压端VDD_B其中一个连接，从而将第三节点QB上拉为高电平。例如，第三节点控制电路700可以为反相器。例如，该第三电压端VDD_A和第四电压端VDD_B可以被设置为交替输入高电平，即第三电压端VDD_A输入高电平时，第四电压端VDD_B输入低电平，而第三电压端VDD_A输入低电平时，第四电压端VDD_B输入高电平，以使得与其相连的晶体管可以交替工作，延长这些晶体管的使用寿命。例如，在另一个示例中，该第三电压端VDD_A和第四电压端VDD_B也可以用交替提供高电平(在实现的晶体管为P型时，则为直流低电平)的时钟信号端代替，本公开的实施例对此不作限制。
[0067] 输出降噪电路800与第三节点QB以及输出端OUT连接，且配置为在第三节点QB的电平的控制下，对输出端OUT进行降噪。例如，输出降噪电路800与第三节点QB、第一电压端VGL1、第五电压端VGL2或另行提供的电压端(例如，低电压端)以及输出端OUT连接，且配置为在第三节点QB例如为高电平时导通，使得输出端OUT与第一电压端VGL1、第五电压端VGL2或另行提供的电压端连接，以实现对输出端OUT降噪。
[0068] 图4为本公开一实施例提供的又一种移位寄存器单元的示意框图。如图4所示，在图3所示的移位寄存器单元的基础上，该实施例中移位寄存器单元10还包括第一节点防漏电电路910和第二节点防漏电电路920，其他结构与图3中描述的移位寄存器单元10基本上相同，在此不再赘述。
[0069] 第一节点防漏电电路910配置为在第一节点Q的电平的控制下，对第一防漏电节点OFF1的电平进行控制，以降低第一节点Q经与其连接的电路(例如，第一输入电路100、隔离子电路230、第一节点降噪电路500、显示复位电路610以及消隐复位电路620等)的漏电。例如，第一节点防漏电电路910与第一节点Q、第一防漏电节点OFF1以及第二电压端VDD(例如，高电压端)连接，且配置为在第一节点Q例如为高电平时导通，使第一防漏电节点OFF1与第二电压端VDD连接。例如，该第一节点防漏电电路910响应于第一节点Q的高电平导通，使得与其连接的电路的两端(第一节点Q和第一防漏电节点OFF1)的电压差变小，例如均为高电平，从而避免了第一节点Q充电后的电平通过与其相连的电路的漏电。
[0070] 第二节点防漏电电路920配置为在第二节点H为第一电平时，对第二防漏电节点OFF2的电平进行控制，以降低第二节点H经第二输入电路200(例如，充电子电路210)和防串扰电路300的漏电。例如，第二节点防漏电电路920与第二节点H、第二防漏电节点OFF2以及第二电压端VDD(例如，高电压端)连接，且配置为在第二节点H例如为高电平时导通，使第二防漏电节点OFF2与第二电压端VDD连接。例如，该第二节点防漏电电路920响应于第二节点H的高电平导通，使得与其连接的电路(例如防串扰电路300和第二输入电路200中的充电子电路210)的两端(第二节点H和第二防漏电节点OFF2)的电压差变小，例如均为高电平，从而避免了第二节点H充电后的电平通过与其相连的电路的漏电。
[0071] 例如，第一电压端VGL1配置为提供直流低电平信号(例如低于或等于时钟信号的低电平部分)，例如接地，这里将该直流低电平信号称为第一电压，以下各实施例与此相同，不再赘述。
[0072] 例如，第二电压端VDD配置为提供直流高电平信号(例如高于或等于时钟信号的高电平部分)，这里将该直流高电平信号称为第二电压，例如，该第二电压大于第一电压，例如，以下各实施例与此相同，不再赘述。
[0073] 例如，第三电压端VDD_A配置为提供直流高电平信号，将其提供的信号称为第三电压，第四电压端VDD_B也配置为提供直流高电平信号，将其提供的信号称为第四电压，以下各实施例与此相同，不再赘述。
[0074] 例如，第五电压端VGL2配置为提供直流低电平信号(例如低于或等于时钟信号的低电平部分)，例如接地，将该直流低电平信号称为第五电压，以下各实施例与此相同，不再赘述。例如，在一个示例中，第五电压端VGL2的第五电压高于第一电压端VGL1的第一电压；在另一个示例中，第五电压端VGL2的第五电压等于第一电压端VGL1的第一电压。第五电压和第一电压可以相同也可以不同，这可以根据实际需求而定。
[0075] 请注意，本公开实施例中提供的移位寄存器单元的“工作电平或开启电平”指的是能够使得其包括的被操作晶体管被导通的电平，相应地“非工作电平或非开启电平”指的是不能使得其包括的被操作晶体管被导通(即，该晶体管被截止)的电平。根据移位寄存器单元的电路结构中的晶体管的类型(N型或P型)等因素，工作电平可以比非工作电平高或者低，开启电平可以比非开启电平高或者低。通常，移位寄存器单元在工作期间使用的方波脉冲信号，工作电平或开启电平对应于该方波脉冲信号的方波脉冲部分的电平，而非工作电平或非开启电平则对应于非方波脉冲部分的电平。
[0076] 图5为图3中所示实施例的移位寄存器单元的一种具体实现示例的电路图，而其他图(例如图1或图2)中所示实施例的移位寄存器单元可以采用相同或相似的方式实现。如图5所示，该移位寄存器单元10包括第一晶体管至第十五晶体管M1-M15，以及还包括第一电容C1、第二电容C2。需要注意的是，在下面的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。
[0077] 如图5所示，在该示例中，更详细地，防串扰电路包括第一晶体管M1和反相器INV。例如，在图5所示的示例中，反相器INV连接在第一晶体管M1的栅极和第二节点H之间，且配置为根据第二节点H的电平产生反相信号并将该反相信号施加至第一晶体管M1的栅极，以对第一晶体管M1进行控制。第一晶体管M1的第一极和第二节点H连接，第一晶体管M1的第二极和第一电压端VGL1连接以接收第一电压，该第一晶体管M1配置为在第二节点H处于第二电平时所产生的反相信号的控制下导通。例如，当第二节点H为第二电平(例如，低电平)时，反相器INV输出高电平，第一晶体管M1响应于反相器INV输出的高电平而导通，使得第二节点H与第一电压端VGL1电连接，从而将第一电压写入第二节点H，将第二节点H的电平保持在第二电平，以避免第二节点H在第二时钟信号和/或第四时钟信号为高电平时，受到寄生电容的影响产生串扰(例如，由第二电平转变为第一电平或接近第一电平的其他电平)，使得隔离子电路导通，对第一节点Q进行上拉。例如，当第二节点H为第一电平(例如，高电平)时，反相器输出低电平，第一晶体管M1响应于反相器输出的低电平而截止，相应地第二节点H不与第一电压端VGL1电连接，可以使得第二节点H依然保持在第一电平，且不被影响。
[0078] 图6A为图5中所示的反相器的一种具体实现示例的电路示意图。在图6A所示的示例中，该反相器INV可以实现为第一反相晶体管M33和第二反相晶体管M34。
[0079] 第一反相晶体管M33的栅极和第一极彼此电连接，且配置为分别和第二电压端VDD连接以接收第二电压，第一反相晶体管M33的第二极作为反相器INV的输出端Vout和第一晶体管M1的栅极连接。第二反相晶体管M34的栅极作为反相器INV的输入端Vin和第二节点H连接，第二反相晶体管M34的第一极作为反相器INV的输出端Vout和第一晶体管M1的栅极连接，第二反相晶体管M34的第二极和第一电压端VGL1连接以接收第一电压。
[0080] 例如，第一反相晶体管M33响应于第二电压端VDD提供的第二电压而始终处于导通状态，使得第二反相晶体管M34响应于第二节点H的开启电平(例如，第一电平)而导通时，将第一电压端VGL1提供的第一电压输出至反相器INV的输出端Vout；使得第二反相晶体管M34响应于第二节点H的非开启电平(例如，第二电平)而截止时，将第二电压端VDD提供的第二电压输出至输出端Vout。例如，当第二节点H为第二电平时，即反相器INV的输入端Vin输入低电平时，第二反相晶体管M34截止，第一反相晶体管M33响应于第二电压端VDD提供的第二电压而导通，并将第二电压输出至反相器INV的输出端Vout，即将高电平输出至第一晶体管M1的栅极，从而控制第一晶体管M1导通。例如，当第二节点H为第一电平时，即反相器INV的输入端Vin输入高电平时，使得第二反相晶体管M34导通，第一反相晶体管M33响应于第二电压端VDD提供的第二电压而始终处于导通状态，例如，设计第一反相晶体管M33和第二反相晶体管M34的参数(例如沟道宽长比)，使得当第二反相晶体管M34响应于第二节点H的第一电平而导通时，将反相器INV的输出端Vout与第一电压端VGL1连接，将其控制在第一电压(例如，低电压)。因此，该反相器INV可以实现第二节点H的电平的反相输出。
[0081] 图6B为图5中所示的反相器的另一种具体实现示例的电路示意图。在图6B所示的示例中，该反相器INV可以实现为第一反相晶体管M33至第四反相晶体管M36。
[0082] 第一反相晶体管M33的栅极和第三反相晶体管M35的第一极连接，第一反相晶体管M33的第一极和第二电压端VDD连接以接收第二电压，第一反相晶体管M33的第二极作为反相器INV的输出端Vout和第一晶体管M1的栅极连接。第二反相晶体管M34的栅极和第二节点H连接，第二反相晶体管M34的第一极作为反相器INV的输出端Vout和第一晶体管M1的栅极连接，第二反相晶体管M34的第二极和第一电压端VGL1连接以接收第一电压。第三反相晶体管M35的栅极和第二极彼此电连接，且配置为分别和第二电压端VDD连接以接收第二电压。第四反相晶体管M36的栅极和第二节点H连接，第四反相晶体管M36的第一极和第三反相晶体管M35的第一极连接，第四反相晶体管M36的第二极和第一电压端VGL1连接以接收第一电压。
[0083] 例如，第一反相晶体管M33响应于第二电压端VDD提供的第二电压而始终处于导通状态，使得第二反相晶体管M34和第四反相晶体管M36响应于第二节点H的开启电平而导通时，将第一电压端VGL1提供的第一电压输出至输出端Vout；使得第二反相晶体管M34和第四反相晶体管M36响应于第二节点H的非开启电平而截止时，将第二电压端VDD提供的第二电压输出至输出端Vout。
[0084] 例如，当第二节点H为第二电平时，即反相器INV的输入端Vin输入低电平时，第二反相晶体管M34和第四反相晶体管M36截止，第三反相晶体管M35响应于第二电压导通，因此，第一反相晶体管M33的栅极为第二电压，第一反相晶体管M33响应于栅极的第二电压而导通，并将第二电压输出至反相器INV的输出端Vout，即将高电平输出至第一晶体管M1的栅极，从而控制第一晶体管M1导通。例如，当第二节点H为第一电平时，即反相器INV的输入端Vin输入高电平时，使得第二反相晶体管M34和第四反相晶体管M36导通，第三反相晶体管M35响应于第二电压端VDD提供的第二电压而始终处于导通状态，例如，设计第三反相晶体管M35和第四反相晶体管M36的参数(例如沟道宽长比)，使得当第四反相晶体管M36响应于第二节点H的第一电平而导通时，将第一反相晶体管M33的栅极与第一电压端VGL1连接，将其控制在第一电压(例如，低电压)，从而控制第一反相晶体管M33截止，从而不影响在第二反相晶体管M34响应于第二节点H的第一电平而导通时，将第一电压端VGL1提供的第一电压输出反相器INV的输出端Vout。因此，该反相器INV可以实现第二节点H的电平的反相输出。
[0085] 例如，在图7所示的示例中，防串扰电路包括第一晶体管M1。例如，第一晶体管M1的栅极和第二节点H连接，第一晶体管M1的第一极和第二节点H连接，第一晶体管M1的第二极和第一电压端VGL1连接以接收第一电压。例如，第一晶体管M1配置为在第二节点H处于第二电平时导通。例如，当第二输入电路200中的隔离子电路230实现为N型晶体管时，该第一晶体管M1可以是P型晶体管；或者，当第二输入电路200中的隔离子电路230实现为P型晶体管时，该第一晶体管M1可以是N型晶体管。需要注意的是，在本公开的实施例中，以第一晶体管M1为P型晶体管为例进行说明。
[0086] 例如，当第二节点H为第二电平(例如，低电平)时，第一晶体管M1导通，使得第二节点H与第一电压端VGL1电连接，从而将第一电压写入第二节点H，将第二节点H的电平保持在第二电平，以避免第二节点H在第二时钟信号和/或第四时钟信号为高电平时，受到寄生电容的影响产生串扰(例如，由第二电平转变为第一电平或其他电平)，使得隔离子电路230导通，对第一节点Q进行上拉。例如，当第二节点H为第一电平时，第一晶体管M1响应于第二节点H的第一电平而截止，相应地第二节点H不与第一电压端VGL1电连接，可以使得第二节点H依然保持在第一电平，且不被影响。
[0087] 充电子电路210可以实现为第二晶体管M2。例如，第二晶体管M2的栅极与第三时钟信号端CLKB连接以接收第三时钟信号，第二晶体管M2的第一极与消隐控制端STU2连接以接收第二控制信号，第二晶体管M2的第二极与第二节点H连接。当第三时钟信号为有效电平(例如，高电平)时，第二晶体管M2导通，使消隐控制端STU2与第二节点H电连接，从而将第二控制信号写入上第二节点H。例如，当第二控制信号为高电平时，对第二节点H充电。
[0088] 存储子电路220可以实现为第一电容C1。例如，第一电容C1的第一端与第二节点H连接，第一电容C1的第二端与第一电压端VGL1连接以接收第一电压。当第二控制信号的高电平写入到第二节点H后，第二节点H被充电至第一电平(例如，高电平)，第一电容C1存储该高电平并将第二节点H维持在第二电平，以在后续阶段使用。
[0089] 需要说明的是，本公开的各实施例中，第一电容C1可以是通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，并且，第一电容C1也可以是各个器件之间的寄生电容，可以通过晶体管本身与其他器件、线路来实现。第一电容C1的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到第二节点H的电平即可。例如，在另一个示例中，第一电容C1的第一极连接到第二节点H，第二极连接到隔离子电路230中的某个位置(例如下述的第三晶体管M3第二极和第四晶体管M4第一极的连接点)；或者，在另一个示例中，第一电容C1的第一极连接到第二节点H，第二极连接到隔离子电路230的一端(例如下述的第四时钟信号端CLKC)。
[0090] 隔离子电路230可以实现为第三晶体管M3和第四晶体管M4。例如，第三晶体管M3的栅极与第二节点H连接，第三晶体管M3的第一极与第四时钟信号端CLKC连接以接收第四时钟信号作为第二输入信号，第三晶体管M3的第二极与第四晶体管M4的第一极连接，第四晶体管M4的栅极与第二时钟信号端CLKA连接以接收第二时钟信号，第四晶体管M4的第二极与第一节点Q连接。当第二节点H为高电平且第二时钟信号也同时为高电平时，第三晶体管M3和第四晶体管M4均导通，使第四时钟信号端CLKC与第一节点Q电连接，从而将第四时钟信号写入到第一节点Q，将第一节点Q的电位上拉到工作电位。
[0091] 第一输入电路100可以实现为第五晶体管M5。在图5所示的示例中，第五晶体管M5的栅极与显示控制端STU1连接以接收第一控制信号，第五晶体管M5的第一极与第二电压端VDD(即第一输入端INT1)连接以接收第二电压作为第一输入信号，第五晶体管M5的第二极与第一节点Q连接。当第一控制信号为有效电平(例如，高电平)时，第五晶体管M5导通，使第二电压端VDD与第一节点Q电连接，从而将第二电压写入第一节点Q，将第一节点Q的电位上拉到工作电位。在另一示例中，第五晶体管M5的栅极也可以和第一极连接，且与显示控制端STU1连接以接收第一控制信号，第五晶体管M5的第二极与第一节点Q连接，本公开的实施例对此不作限制。
[0092] 例如，输出电路400可以实现为第六晶体管M6、第七晶体管M7和第二电容C2。第六晶体管M6的栅极和第一节点Q连接，第六晶体管M6的第一极和第一时钟信号端CLKD连接以接收第一时钟信号作为输出信号，第六晶体管M6的第二极和移位输出端CR连接。第七晶体管M7的栅极和第一节点Q连接，第七晶体管M7的第一极和第一时钟信号端CLKD连接以接收第一时钟信号作为输出信号，第七晶体管M7的第二极和扫描信号输出端OUT1连接。第二电容C2的第一端和第一节点Q连接，第二电容C2的第二端和移位输出端CR连接。需要注意的是，不限于此，移位寄存器单元还可以包括更多的输出信号，以及与其对应的扫描信号输出端。
[0093] 第三节点控制电路700可以实现为第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极和第一极连接，且配置为和第三电压端VDD_A连接以接收第三电压，第八晶体管M8的第二极和第三节点QB连接。第九晶体管M9的栅极和第一极连接，且配置为和第四电压端VDD_B连接以接收第四电压，第九晶体管M9的第二极和第三节点QB连接。第十晶体管M10的栅极和第一节点Q连接，第十晶体管M10的第一极和第三节点QB连接，第十晶体管M10的第二极和第一电压端VGL1连接以接收第一电压。
[0094] 当第八晶体管M8或第九晶体管M9导通时，第三电压或第四电压可以对第三节点QB进行充电，从而将第三节点QB的电位上拉至高电平。当第一节点Q的电位为高电平时，第十晶体管M10导通，例如在设计晶体管的沟道宽长比时，可以将第十晶体管M10与第八晶体管M8(或第九晶体管M9)设计为在第十晶体管M10与第八晶体管M8(或第九晶体管M9)均导通时，第三节点QB的电平可以被下拉至低电平，该低电平可以使得第十一晶体管M11、第十三晶体管M13和第十四晶体管M14保持关闭。
[0095] 第一节点降噪电路500可以实现为第十一晶体管M11。第十一晶体管M11的栅极和第三节点QB连接，第十一晶体管M11的第一极和第一节点Q连接，第十一晶体管M11的第二极和第一电压端VGL1连接以接收第一电压。例如，当第三节点QB为有效电平(例如，高电平)时，第十一晶体管M11导通，使第一节点Q和第一电压端VGL1电连接，从而对第一节点Q降噪。
[0096] 显示复位电路610可以实现为第十二晶体管M12。第十二晶体管M12的栅极与显示复位端STD连接以接收显示复位信号，第十二晶体管M12的第一极与第一节点Q连接，第十二晶体管M12的第二极与第一电压端VGL1连接以接收第一电压。例如，在一帧的显示时段，当显示复位信号为有效电平(例如，高电平)时，第十二晶体管M12导通，使第一节点Q与第一电压端VGL1电连接，从而对第一节点Q复位。
[0097] 例如，在至少一个扫描信号输出端包括一个扫描信号输出端。例如，第一扫描信号输出端OUT1时，输出降噪电路800可以实现为第十三晶体管M13和第十四晶体管M14。第十三晶体管M13的栅极和第三节点QB连接，第十三晶体管M13的第一极和移位输出端CR连接，第十三晶体管M13的第二极和第一电压端VGL1连接以接收第一电压。第十四晶体管M14的栅极和第三节点QB连接，第十四晶体管M14的第一极和第一扫描信号输出端OUT1连接，第十四晶体管M14的第二极和第五电压端VGL2连接以接收第五电压。
[0098] 例如，当第三节点QB为有效电平(例如，高电平)时，第十三晶体管M13和第十四晶体管M14均导通，使移位输出端CR与第一电压端VGL1电连接，第一扫描信号输出端OUT1与第五电压端VGL2电连接，从而对移位输出端CR和第一扫描信号输出端OUT1降噪。
[0099] 需要说明的是，在本公开的各实施例中，当移位输出端和扫描信号输出端分别包括更多个时，输出降噪电路800也相应地包括多个与移位输出端和/或扫描信号输出端对应连接的晶体管，以对其进行降噪。
[0100] 消隐复位电路620可以实现为第十五晶体管M15。例如，第十五晶体管M15的栅极与第三时钟信号端CLKB(即消隐复位端RE)连接以接收第三时钟信号作为消隐复位信号，第十五晶体管M15的第一极与第一节点Q连接，第十五晶体管M15的第二极与第一电压端VGL1连接以接收第一电压。例如，在一帧的消隐时段，当第三时钟信号为有效电平(例如，高电平)时，第十五晶体管M15导通，使第一节点Q与第一电压端VGL1电连接，从而对第一节点Q复位。
[0101] 如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用第一电容C1维持第二节点H处的电位，利用第二电容C2维持第一节点Q处的电位。第一电容C1和/或第二电容C2可以通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者第一电容C1和/或第二电容C2也可以通过各个器件之间的寄生电容实现。第一电容C1和/或第二电容C2的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到第二节点H或第一节点Q的电平即可。当第一节点Q和/或第二节点H的电位维持在高电平时，存在一些晶体管(例如第一晶体管M1、第二晶体管M2、第四晶体管M4、第十一晶体管M11、第十二晶体管M12以及第十五晶体管M15)的第一极连接第一节点Q和/或第二节点H，而第二极连接低电平信号。即使当这些晶体管的栅极输入的是非导通信号的情况下，由于其第一极和第二极之间存在电压差，也可能出现漏电的情况，从而使得移位寄存器单元10中对于第一节点Q和/或第二节点H的电位维持的效果变差。
[0102] 例如，如图5或图7所示，以第二节点H为例，第二晶体管M2的第一极和消隐控制端STU1连接，第二极和第二节点H连接。当第二节点H处于高电平，而消隐控制端STU1输入的信号为低电平时，第二节点H可能会通过第二晶体管M2漏电。同理，第二节点H还可能会通过第一晶体管M1漏电。
[0103] 针对上述问题，如图8所示，在本公开的一个实施例中提供了一种用于防漏电的移位寄存器单元10。图8为图4中所示的移位寄存器单元的一种具体实现示例的电路示意图。如图8所示，该移位寄存器单元10与图5中的移位寄存器单元10的区别在于增加了可以实现第一节点防漏电电路910的第一防漏电晶体管M21、第二防漏电晶体管M22、第三防漏电晶体管M23、第四防漏电晶体管M24和第八防漏电晶体管M20，以及增加了可以实现第二节点防漏电电路920的第五防漏电晶体管M31、第六防漏电晶体管M32以及第七防漏电晶体管M33。当然，不限于此，实现该防漏电电路的电路结构也可以适用于图7所示的移位寄存器单元。下面以第六防漏电晶体管M32为例对防漏电的工作原理进行说明。
[0104] 第六防漏电晶体管M32的栅极和第三时钟信号端CLKB连接，第六防漏电晶体管M32的第一极和第二防漏电节点OFF2(即第七防漏电晶体管M33以及第二晶体管M2的第二极的连接点)连接，第六防漏电晶体管M32的第二极和第二节点H连接。第七防漏电晶体管M33的栅极和第一节点H连接，第七防漏电晶体管M33的第一极和第二电压端VDD连接以接收高电平的第二电压。当第二节点H处于高电平时，第七防漏电晶体管M33在第二节点H的电平的控制下导通，从而可以将第二电压端VDD输入的高电平信号输入到第六防漏电晶体管M32的第一极，从而使得第六防漏电晶体管M32的第一极和第二极都处于高电平状态，防止第二节点H处的电荷通过第二晶体管M2漏电。此时，由于第六防漏电晶体管M32的栅极和第二晶体管M2的栅极连接，所以第二晶体管M2和第六防漏电晶体管M32的结合可以实现与前述第二晶体管M2相同的效果，同时具有防漏电的效果。
[0105] 类似地，第五防漏电晶体管M31结合第七防漏电晶体管M33可以防止第二节点H处的电荷通过第五防漏电晶体管M31和第一晶体管M1漏电。类似地，第一防漏电晶体管M21至第四防漏电晶体管M24可以分别结合第八防漏电晶体管M20实现防漏电结构，从而可以防止第一节点Q处的电荷发生漏电。防止第一节点Q发生漏电的工作原理和上述防止第二节点H发生漏电的工作原理相同，这里不再赘述。
[0106] 在本公开的实施例中，例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。
[0107] 又例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
[0108] 需要注意的是，在本公开的各个实施例的说明中，第一节点Q、第二节点H和第三节点QB并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
[0109] 需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
[0110] 另外，本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接，并且使相应的电压端提供对应的高电压或低电压即可。当采用N型晶体管时，可以采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(Low Temperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
[0111] 本公开的一个实施例提供一种栅极驱动电路20，如图9所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构或其变型。例如，可以采用图5、图7或图8中所示的移位寄存器单元的电路结构，本公开的实施例对此不作限制。需要说明的是，图9中仅示意性的示出了栅极驱动电路20的前四级移位寄存器单元(A1、A2、A3和A4)。例如，该栅极驱动电路20可以采用与薄膜晶体管同样半导体制程的工艺直接集成在显示装置的阵列基板上，以实现逐行或隔行扫描驱动功能。
[0112] 如图9所示，栅极驱动电路20还包括与各级第一时钟信号端CLKD分别连接的四条子时钟信号线CLK1_1-CLK1_4。在移位寄存器单元包括第一时钟信号端CLKD的情形下，第4n-3(n为大于0的整数)级移位寄存器单元的第一时钟信号端CLKD和第一子时钟信号线CLK1_1连接；第4n-2级移位寄存器单元的第一时钟信号端CLKD和第二子时钟信号线连接CLK1_2；第4n-1级移位寄存器单元的第一时钟信号端CLKD和第三子时钟信号线CLK1_3连接；第4n级移位寄存器单元的第一时钟信号端CLKD和第四子时钟信号线CLK1_4连接。需要注意的是，在不同的示例中，根据不同的配置，对于该栅极驱动电路还可以提供更多的子时钟信号线。例如，可以包括六条、八条、十条等。
[0113] 如图9所示，栅极驱动电路20还可以包括第三时钟信号线CLK3和第四时钟信号线CLK4。在移位寄存器单元包括第三时钟信号端CLKB和第四时钟信号端CLKC的情形下，第2n-1级移位寄存器单元的第三时钟信号端CLKB和第三时钟信号线CLK3连接，第四时钟信号端CLKC和第四时钟信号线CLK4连接；第2n级移位寄存器单元的第三时钟信号端CLKB和第四时钟信号线CLK4连接，第四时钟信号端CLKC和第三时钟信号线CLK3连接。
[0114] 如图9所示，栅极驱动电路20还可以包括第二时钟信号线CLK2，每一级移位寄存器单元的第二时钟信号端CLKA均和第二时钟信号线CLK2连接。
[0115] 如图9所示，每个移位寄存器单元包括显示控制端STU1、消隐控制端STU2、第一至第四时钟信号端CLKA-CLKD、显示复位端STD、移位输出端CR和第一扫描信号输出端OUT1等。
[0116] 第一级移位寄存器单元的显示控制端STU1、消隐控制端STU2以及第二级移位寄存器单元的显示控制端STU1均和触发信号线STU连接，例如接收触发信号STV。例如，除第一级移位寄存器单元以外，第n+1级移位寄存器单元的消隐控制端STU2和第n级移位寄存器单元的移位输出端CR连接。例如，除第一级和第二级移位寄存器单元以外，第n+2级移位寄存器单元的显示控制端STU1和第n级移位寄存器单元的移位输出端CR连接。例如，除最后两级移位寄存器单元以外，每一级移位寄存器单元的显示复位端STD和与其相隔一级的移位寄存器单元的移位输出端CR连接。例如，最后两级移位寄存器单元的显示复位端与复位线(图中未示出)连接以接收复位信号。
[0117] 例如，该栅极驱动电路20还可以包括时序控制器201，时序控制器201例如配置为向各级移位寄存器单元提供上述各个时钟信号，时序控制器201还可以配置为提供触发信号和复位信号。需要说明的是，时序控制器201提供的多个时钟信号彼此之间的相位关系可以根据实际需求而定。
[0118] 例如，该栅极驱动电路20还包括多条电压线，以向各级移位寄存器单元提供多个电压信号，例如包括相对的高电平信号VDD、VDD_A、VDD_B以及低电平信号VGL1、VGL2等。
[0119] 例如，当采用该栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路20中的各级移位寄存器单元的第一扫描信号输出端OUT1可以配置为依序和多行栅线连接，以用于输出驱动信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限制。例如，可以在显示面板的一侧设置栅极驱动电路20以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路20以用于驱动偶数行栅线。
[0120] 图10为本公开一实施例提供的一种栅极驱动电路的信号时序图。例如，图9中所示的栅极驱动电路的各条时钟信号线CLK1-CLK4提供的时钟信号时序可以采用图10中所示的信号时序，以实现栅极驱动电路20逐行输出栅极扫描信号的功能。
[0121] 在图10中，Q<1>和Q<2>分别表示栅极驱动电路20中第一级和第二级移位寄存器单元中第一节点。H<1>至H<4>分别表示栅极驱动电路20中第一级至第四级移位寄存器单元中第二节点。类似地，OUT1<1>、OUT1<2>、OUT1<3>和OUT1<4>分别表示栅极驱动电路20中的第一级、第二级、第三级以及第四级移位寄存器单元中第一扫描信号输出端。1F、2F、3F和4F分别表示第一帧、第二帧、第三帧以及第四帧。需要说明的是，为了表述清楚、简洁，由于每一级移位寄存器单元中的移位输出端CR和第一扫描信号输出端OUT1的电位相同，所以在图10中未示出。
[0122] 需要说明的是，图10所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
[0123] 下面结合图10所示的信号时序图，对图9中所示的栅极驱动电路20的工作原理进行说明。例如，在该示例中，以移位寄存器单元采用图8所示的电路结构为例进行说明，但本公开的实施例对此不作限制。
[0124] 奇数行的移位寄存器单元10的第三时钟信号端CLKB和第三时钟信号线CLK3连接，偶数行的移位寄存器单元10的第三时钟信号端CLKB和第四时钟信号线CLK4连接。参考图10，第三时钟信号线CLK3和第四时钟信号线CLK4在每一帧的消隐时段的末段交替为高电平，从而向奇数行和偶数行的移位寄存器单元10的第三时钟信号端CLKB交替输入高电平，以交替对奇数行和偶数行的移位寄存器单元10的第二节点H和第一节点Q进行复位。在第n行移位寄存器单元10的第三时钟信号端CLKB为高电平时，第n+1行移位寄存器单元10的第四时钟信号端CLKC为高电平，此时第二时钟信号端CLKA为低电平，使第四晶体管M4截止，使得第n+1行移位寄存器单元10的第一节点Q的电平不会因为第四时钟信号端CLKC的高电平而变为高电平，从而避免输出异常。
[0125] 在第一帧1F的显示时段中，对第一级的移位寄存器单元A1的工作过程描述如下。
[0126] 在第一阶段1，第一级移位寄存器单元A1的显示控制端STU1和消隐控制端STU2都和触发信号线STU连接，所以开始时显示控制端STU1和消隐控制端STU2都输入高电平，同时由于第三时钟信号端CLKB(与第三时钟信号线CLK3连接)输入高电平，所以第二晶体管M2导通，第二节点H<1>被上拉至高电平(例如，第一电平)并被第一电容C1存储。
[0127] 同时，防串扰电路300中的反相器输出第二节点H<1>的电平的反相信号(即第二电平，低电平)至第一晶体管M1的栅极，从而第一晶体管M1截止，不影响第二节点H<1>点的电平。
[0128] 接着第三时钟信号端CLKB输入低电平，第二晶体管M2关闭，显示控制端STU1继续输入高电平，第五晶体管M5由于显示控制端STU1输入的高电平而导通，从而第二电压端VDD的高电平信号可以通过第五晶体管M5继续对第一节点Q<1>进行充电，使得第一节点Q<1>被上拉至高电位并被第二电容C2存储。
[0129] 在此阶段，第六晶体管M6和第七晶体管M7在第一节点Q<1>的电平的控制下导通，但由于第一时钟信号端CLKD(与第一子时钟信号线CLK1_1连接)此时输入低电平信号，所述移位输出端CR和第一扫描信号输出端OUT1<1>均输出低电平信号。
[0130] 在第二阶段2，第一时钟信号端CLKD输入高电平信号，第一节点Q<1>的电位由于自举效应而进一步被拉高，所以第六晶体管M6和第七晶体管M7保持导通，从而移位输出端CR和第一扫描信号输出端OUT1<1>均输出高电平信号。例如，从移位输出端CR输出的高电平信号可以用于上下级移位寄存器单元的扫描移位，而从第一扫描信号输出端OUT1<1>输出的高电平信号可以用于驱动显示面板中的子像素单元进行显示。
[0131] 在第三阶段3，第一时钟信号端CLKD输入低电平信号，移位输出端CR和第一扫描信号输出端OUT1<1>均可以通过第一时钟信号端CLKD放电，从而完成移位输出端CR和第一扫描信号输出端OUT1<1>的复位。由于移位输出端CR和第一扫描信号输出端OUT1<1>被复位至低电平，通过晶体管之间的耦合作用，第一节点Q<1>的电位会下降一个幅度。
[0132] 同时由于第一级移位寄存器单元的显示复位端STD和第四级移位寄存器单元的移位输出端CR连接，此时第四级移位寄存器单元的移位输出端CR还未输出高电平信号，所以不会对第一节点Q<1>进行下拉，使得第一节点Q<1>可以保持在一个较高的电平。
[0133] 在第四阶段4中，第四级移位寄存器单元A4的移位输出端CR输出高电平，使得第一级移位寄存器单元A1的显示复位端STD输入高电平信号，第十二晶体管M12导通，使得第一节点Q<1>被下拉至低电平，完成对第一节点Q<1>的复位。此时第十晶体管M10响应于第一节点Q<1>的电平而截止，由于第九晶体管M9导通，第三节点QB被上拉至高电平，第十一晶体管M11在第三节点QB的电平的控制下导通，从而进一步对第一节点Q<1>进行降噪。
[0134] 通过上述过程，第一级移位寄存器单元A1的第一节点Q<1>的电位变化呈现“塔状”。移位输出端CR的输出信号的上拉和复位都通过第六晶体管M6实现，第一扫描信号输出端OUT1<1>的输出信号的上拉和复位都通过第七晶体管M7实现，第十三晶体管M13和第十四晶体管M14对移位输出端CR和第一扫描信号输出端OUT1<1>的输出信号起辅助下拉的作用，因此可以减小第十三晶体管M13以及第十四晶体管M14的体积，有利于减小电路版图的面积。
[0135] 在上述第一帧的显示时段中，由于第二时钟信号端CLKA一直保持低电平，所以第四晶体管M4保持关闭状态，第四晶体管M4隔离了第二节点H<1>处预存的高电平对显示时段的影响(例如，对第一节点Q<1>的电平的影响)。
[0136] 第一级移位寄存器单元A1驱动显示面板中第一行的子像素完成显示后，依次类推，第二级、第三级等移位寄存器单元逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。
[0137] 在第一帧1F的消隐时段中，对第一级的移位寄存器单元A1的工作过程描述如下。
[0138] 在第五阶段5，第二节点H<1>由于第一电容C1的存储而保持显示时段的高电平，开始时第二时钟信号端CLKA和第四时钟信号端CLKC输入高电平信号，第三晶体管M3和第四晶体管M4导通，从而第四时钟信号端CLKC的高电平可以对第一节点Q<1>进行充电，将第一节点Q<1>上拉至高电位。第十晶体管M10在第一节点Q<1>的控制下导通，第三节点QB被下拉至低电平。
[0139] 在第六阶段6中，第二时钟信号端CLKA输入低电平信号，第四晶体管M4关闭。第一时钟信号端CLKD(与第一子时钟信号线CLK1_1连接)输入高电平信号，第一节点Q<1>的电位由于自举效应而进一步被拉高，第六晶体管M6和第七晶体管M7导通，第一时钟信号端CLKD输入的高电平信号可以输出至移位输出端CR和第一扫描信号输出端OUT1<1>。例如，第一扫描信号输出端OUT1<1>输出的信号可以用于驱动显示面板中子像素单元中的用于补偿的感测晶体管，以实现外部补偿。
[0140] 同时由于第二级移位寄存器单元A2的第三时钟信号端CLKB与第四时钟信号线CLK4连接，第二级移位寄存器单元A2的消隐控制端STU2与第一级移位寄存器单元A1的移位输出端CR连接，所以第二级移位寄存器单元中的第二晶体管M2导通，从而使得第二级移位寄存器单元A2中的第二节点H<2>被上拉至高电平(例如，第一电平)。同时，第二级移位寄存器单元A2中的防串扰电路300中的反相器输出第二节点H<2>的电平的反相信号(即，第二电平)至第一晶体管M1的栅极，从而第一晶体管M1截止，不影响第二节点H<2>点的电平。
[0141] 在第七阶段7中，当第二级移位寄存器单元A2中的第二节点H<2>被充分写入高电位后，第四时钟信号线CLK4输入低电平信号。同时第一时钟信号端CLKD持续输入高电平，第一节点Q<1>仍然为高电平，所以第一级移位寄存器单元A1的移位输出端CR和第一扫描信号输出端OUT1<1>保持输出高电平信号。在此过程中，第四晶体管M4一直保持关闭状态，所以可以避免第一节点Q<1>通过第四晶体管M4漏电。
[0142] 在第八阶段8中，即在消隐时段的最后阶段，第三时钟信号线CLK3输入高电平信号，可以使得第十五晶体管M15导通，由于奇数级的移位寄存器单元的第三时钟信号端CLKB均和第三时钟信号线CLK3连接，所以可以完成对所有奇数级移位寄存器单元中的第二节点H的复位，特别是对第一级的第二节点H<1>进行复位。因为晶体管在被施加正电压时阈值电压可能会发生漂移，采用上述方式可以使得第二节点H需要保持为正电压的时间较短，从而减少晶体管阈值电压发生漂移的时间，提高晶体管的信赖性。
[0143] 例如，在对第二节点H进行复位后，第二节点H的电平由第一电平(高电平)变为第二电平(低电平)，此时，例如，在图5所示的示例中，防串扰电路300中的反相器输出第二节点H的电平的反相信号(即第一电平)至第一晶体管M1的栅极，使得第一晶体管M1导通，第二节点H与第一电压端VGL1连接，从而避免了在后续步骤中，当第二时钟信号和第四时钟信号为高电平时，对第二节点H的电平产生串扰，例如，使得第二节点H的电平由第二电平转变为第一电平或接近第一电平的其他电平，从而使得隔离子电路230导通，对第一节点Q的上拉，造成非显示阶段扫描信号的误输出。
[0144] 至此，第一帧的驱动时序结束。
[0145] 在第二帧的显示时段中，栅极驱动电路20重复和第一帧的显示时段相同的操作，这里不再赘述。
[0146] 在第二帧的消隐时段中，对于第二级移位寄存器单元，由于第四时钟信号端CLKC与第三时钟信号线CLK3连接，所以在消隐时段开始时，第二级移位寄存器单元的第二时钟信号端CLKA和第四时钟信号端CLKC输入高电平信号，第三晶体管M3和第四晶体管M4导通，使得第四时钟信号端CLKC输入的高电平可以对第一节点Q<2>进行充电，将第一节点Q<2>上拉至高电位。然后在第二子时钟信号线CLK1_2输入高电平信号时，移位输出端CR和第一扫描信号输出端OUT1<2>输出高电平信号，同时对第三级移位寄存器单元A3中的第二节点H<3>进行充电。在第二帧消隐时段的最后阶段，第四时钟信号线CLK4输入高电平信号，由于偶数级的移位寄存器单元的第三钟信号端CLKB均和第四时钟信号线CLK4连接，所以可以完成对所有偶数级移位寄存器单元中的第二节点H和第一节点Q的复位。
[0147] 至此，第二帧的驱动时序结束。后续在第三帧、第四帧、第五帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
[0148] 如上所述，在每一帧的消隐时段，栅极驱动电路输出用于显示面板中子像素单元中的感测晶体管的驱动信号，且该驱动信号是逐行顺序提供的。例如，在第一帧的消隐时段，栅极驱动电路输出用于显示面板第一行子像素单元的驱动信号，在第二帧的消隐时段，栅极驱动电路输出用于显示面板第二行子像素单元的驱动信号，依次类推，完成逐行顺序补偿。
[0149] 如图10所示，第一子时钟信号线CLK1_1、第二子时钟信号线CLK1_2、第三子时钟信号线CLK1_3和第四子时钟信号线CLK1_4在一帧的显示时段内的波形依次重叠有效脉宽的50％，在各帧的消隐时段内的波形依次移位。第一至第四级移位寄存器单元A1-A4的第一扫描信号输出端OUT1的输出信号在一帧的显示时段内的波形依次重叠有效脉宽的50％，在各帧的消隐时段内的波形依次移位。该栅极驱动电路20在显示时段内的输出信号有重叠，因此可以实现预充电功能，可缩短像素电路的充电时间，有利于实现高刷新率。
[0150] 需要说明的是，本公开的各实施例中，栅极驱动电路20不局限于图9中描述的级联方式，可以为任意适用的级联方式。当级联方式或时钟信号改变时，第一至第四级移位寄存器单元A1-A4的第一扫描信号输出端的输出信号在显示时段内的波形重叠部分也会相应变化，例如重叠33％或0％(即不重叠)，以满足多种应用需求。
[0151] 本公开的实施例还提供一种显示装置1，如图11所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号给像素阵列；栅极驱动电路20用于提供驱动信号给像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410电连接，栅极驱动电路20通过栅线GL与子像素单元410电连接。
[0152] 需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0153] 本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
[0154] 本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，例如，在一个示例中，该驱动方法包括如下操作。
[0155] 在第二节点H处于第二电平时，通过防串扰电路300防止第二节点H的电平向第一电平的转变。
[0156] 例如，在另一个示例中，该驱动方法还包括：
[0157] 在第二节点H处于第一电平时通过第二输入电路200将第二输入信号输入至第一节点Q。
[0158] 在第二节点H处于第二电平时停止将第二输入信号输入至第一节点Q。
[0159] 在第一节点Q的电平的控制下，将输出信号输出至输出端OUT。
[0160] 例如，在另一个示例中，该驱动方法还包括：
[0161] 响应于第一控制信号，通过第一输入电路将第一输入信号输入到第一节点Q；
[0162] 在第一节点Q的电平的控制下，将输出信号输出至输出端OUT。
[0163] 本公开的实施例提供的移位寄存器单元10的驱动方法的技术效果可以参考上述实施例中关于移位寄存器单元10的相应描述，这里不再赘述。
[0164] 有以下几点需要说明：
[0165] (1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
[0166] (2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
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