수직 터널링 전계 효과 트랜지스터의 정적 랜덤 액세스 메모리 장치를 위한 구조물 및 방법{STRUCTURE AND METHOD FOR STATIC RANDOM ACCESS MEMORY DEVICE OF VERTICAL TUNNELING FIELD EFFECT TRANSISTOR}

본 발명은 수직 터널링 전계 효과 트랜지스터의 정적 랜덤 액세스 메모리 장치를 위한 구조물 및 방법에 대한 것이다.

초 서브-미크론(deep sub-micron) 집적 회로 기술에서, 임베디드 정적 랜덤 액세스 메모리(SRAM) 장치가 고속 통신, 이미지 프로세싱 및 시스템-온-칩(SOC) 제품들의 일반적인 저장 유닛이 되고 있다. 예를 들어, 듀얼 포트(dual port; DP) SRAM 장치는, 하나의 사이클에서 병렬 동작, 예를 들어 1R(read) 1W(write), 또는 2R(read)을 가능하게 하고, 그에 따라 단일 포트 SRAM 보다 더 넓은 대역폭을 가진다. 피쳐(feature) 크기가 감소되고 그리고 패킹(packing) 밀도가 증가된 진보된 기술들에서, 셀 구조물의 낮은 로딩(loading) 및 높은 속도는 임베디드 메모리 및 SOC 제품들에서 중요한 인자들이다. 높은 팩킹 밀도 및 빠른 속도를 달성하기 위해서 여러 가지 게이트 구조물들이 구현된다. 예를 들어, U-형상의 게이트 구조물이 SRAM 구조물에서 채용된다. 그러나, 기존 구조물은 풀-다운(pull-down; PD) 장치 변동(variation) 및 집적과 관련된 우려들을 포함하는 잠재적인 문제점들을 초래한다.

그에 따라, 전술한 문제들을 해결하기 위한 새로운 구조물 및 방법이 요구된다.

본 발명은 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀을 제공하며, 이 셀은 데이터 저장을 위해서 교차-연결된 제1 인버터 및 제2 인버터 - 각각의 인버터는 적어도 하나의 풀-업 장치 및 적어도 하나의 풀-다운 장치를 포함함 -; 및 상기 2개의 교차-연결된 인버터로 구성된 적어도 2개의 패스-게이트 장치를 포함하고, 상기 풀-업 장치, 상기 풀-다운 장치, 및 상기 패스-게이트 장치는 터널 전계 효과 트랜지스터(tunnel field effect transistor; TFET)를 포함하고, 상기 터널 전계 효과 트랜지스터(TFET)는, 반도체 기판 상에 형성되고 하단부 부분, 중간 부분 및 상단부 부분을 가지는 반도체 메사(mesa); 상기 반도체 메사의 하단부 부분 내에 형성되고 상기 반도체 기판 내로 연장되는 제1 전도성 타입의 드레인; 상기 반도체 메사의 상단부 부분 내에 형성되고, 상기 제1 전도성 타입과 반대되는 제2 전도성 타입의 소스; 상기 소스와 드레인 사이에 개재된, 상기 반도체 메사의 중간 부분 내의 채널; 및 상기 반도체 메사의 측벽 상에 형성되고 상기 채널과 접촉하는 게이트를 더 포함한다.

또한, 본 발명은 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀을 제공하며, 이 셀은 데이터 저장을 위해서 교차-연결된 제1 인버터 및 제2 인버터 - 상기 제1 인버터는 제1 풀-업(pull-up) 터널 전계 효과 트랜지스터(tunnel field effect transistor; TFET) 및 제1 풀-다운(pull-down) TFET를 포함하고, 상기 제2 인버터는 제2 PU TFET 및 제2 PD TFET를 포함함 -; 및 상기 제1 인버터 및 제2 인버터와 연결되어 상기 SRAM 셀의 2개의 포트로서의 역할을 하는 제1 패스-게이트(PG) TFET 및 제2 패스-게이트(PG) TFET를 포함하고, 상기 PU TFET, PD TFET 및 PG TFET의 각각의 TFET는, 반도체 기판 상에 형성되고 하단부 부분, 중간 부분 및 상단부 부분을 가지는 반도체 메사; 상기 반도체 메사의 하단부 부분 내에 형성되고 상기 반도체 기판 내로 연장되는 제1 전도성 타입의 드레인; 상기 반도체 메사의 상단부 부분 내에 형성되고, 상기 제1 전도성 타입과 반대되는 제2 전도성 타입의 소스; 상기 소스와 드레인 사이에 개재된, 상기 반도체 메사의 중간 부분 내의 채널; 및 상기 반도체 메사의 측벽 상에 형성되고 상기 채널과 접촉하는 게이트를 더 포함한다.

또한, 본 발명은 터널 전계 효과 트랜지스터(tunnel field effect transistor; TFET)를 가지는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀을 형성하는 방법을 제공하며, 이 방법은 반도체 기판 내에 제1 n-타입 웰 및 제2 n-타입 웰을 형성하는 단계; 상기 제1 n-타입 웰 및 제2 n-타입 웰 사이에 개재되는 p-타입 웰을 상기 반도체 기판 내에 형성하는 단계; 반도체 메사 - 제1 반도체 메사 및 제2 반도체 메사는 상기 제1 n-타입 웰 내에 배치되고, 제3 반도체 메사 및 제4 반도체 메사는 상기 제2 n-타입 웰 내에 배치되며, 제5 반도체 메사 및 제6 반도체 메사는 상기 p-타입 웰 내에 배치됨 - 를 반도체 기판 상에 형성하는 단계; 상기 제1, 제2, 제3, 제4, 제5 및 제6 반도체 메사 상에 제1, 제2, 제3, 제4, 제5, 및 제6 TFET - 상기 TFETs 각각은 반대되는 전도성 타입을 가지는 소스 및 드레인을 포함하고, 상기 제1, 제2, 제3 및 제4 TFET는 n-타입 TFET이며, 상기 제5 및 제6 TFET는 p-타입 TFET임 - 를 각각 형성하는 단계; 및 상기 TFET를 상기 SRAM 셀에 연결시키도록 구성된 접촉부 - 상기 접촉부는 제1 높이를 가지는 소스 접촉부, 제2 높이를 가지는 게이트 접촉부, 및 제3 높이를 가지는 드레인 접촉부를 포함하며, 상기 제2 높이가 상기 제1 높이 보다 더 높고 상기 제3 높이가 상기 제2 높이 보다 더 높음 - 를 형성하는 단계를 포함한다.

첨부 도면을 참조할 때, 본원 개시 내용의 양태들이 이하의 구체적인 설명으로부터 잘 이해될 수 있을 것이다. 산업계에서의 표준적인 관습에 따라서, 여러 가지 피쳐들을 실척으로(scale) 도시하지는 않았다. 사실상, 명료한 설명을 위해서 여러 가지 피쳐들의 치수들이 임의적으로 확대 또는 축소되어 있을 수 있을 것이다.
도 1은 하나 이상의 실시예에 따라서 구축된 터널 전계 효과 트랜지스터(TFET)를 가지는 반도체 구조물의 단면도이다.
도 2는 하나 이상의 실시예에 따라서 구축된 도 1의 반도체 구조물의 평면도이다.
도 3은 하나 이상의 실시예에 따라서 구축된 도 1의 반도체 구조물을 개략적으로 도시한 3차원적인 도면이다.
도 4는 다른 실시예에 따라서 구축된 TFET을 가지는 반도체 구조물의 평면도이다.
도 5는 하나 이상의 실시예에 따라서 구축된, 정적 랜덤 액세스 메모리(SRAM) 셀의 일부를 도시한 평면도이다.
도 6은 하나 이상의 실시예에 따라서 구축된 SRAM 셀의 평면도이다.
도 7은 하나 이상의 실시예에 따라서 구축된 도 6의 SRAM 셀을 개략적으로 도시한 3차원적인 도면이다.
도 8은 하나 이상의 실시예에 따라서 구축된 SRAM 구조물의 평면도이다.

이하의 개시 내용은, 여러 가지 실시예들의 상이한 피쳐들을 구현하기 위해서 많은 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 수 있을 것이다. 본원 개시 내용을 단순화하기 위해서, 성분들 및 배열들의 특정 예들이 이하에 기재되어 있다. 물론, 이들은 단지 예들이고 그리고 제한적인 것으로 의도된 것이 아니다. 또한, 본원 개시 내용은 여러 가지 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고 그리고 그 자체가 설명되는 여러 가지 실시예들 및/또는 구성들 사이의 관계를 지정하는 것은 아니다. 또한, 이하의 설명에서 제1 피쳐를 제2 피쳐 위에 또는 그 상부에(over or on) 형성하는 것은, 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있을 것이고, 그리고 또한 제1 및 제2 피쳐들이 직접적으로 접촉하지 않도록 부가적인 피쳐들이 제1 피쳐와 제2 피쳐 사이에 개재되어 형성될 수 있는 실시예들을 포함할 수 있을 것이다.

도 1은 터널 전계 효과 트랜지스터(TFET)를 가지는 반도체 구조물(100)의 단면도이다. 도 2는 반도체 구조물(100)의 평면도이고 그리고 도 3은 하나 이상의 실시예에 따라서 구축된 반도체 구조물(100)을 개략적으로 도시한 3차원적인 도면이다. 도 1 내지 도 3을 참조하여 반도체 구조물(100)을 설명한다.

반도체 구조물(100)은 하나 이상의 터널 전계 효과 트랜지스터(TFET)를 포함한다. 단지 하나의 TFET가 설명을 위해서 도시되어 있다. 추가적인 실시예에서, TFET은 채널이 수직으로 구성되는 수직 구조물을 가진다. 소스 및 드레인이 수직으로 배치되고, 채널이 상기 소스와 드레인 사이에 수직으로 개재된다.

반도체 구조물(100)은 제1 반도체 재료로 이루어진 반도체 기판(110)을 포함한다. 본 실시예에서, 제1 반도체 재료가 실리콘이다. 그 대신에, 제1 반도체 재료가 다른 적절한 반도체 재료를 포함할 수 있을 것이다. 일 실시예에서, 반도체 기판(110)은, 주입된 산소(SIMOX)에 의한 분리로서 지칭되는 기술과 같은, 적절한 기술에 의해서 형성된 격리를 위한 매립된 유전체 재료 층을 포함한다. 일부 실시예들에서, 기판(110)은 실리콘 온 인슐레이터(SOI)와 같은 절연체 상의 반도체일 수 있을 것이다.

반도체 구조물(100)은 또한 하나 이상의 격리 피쳐들(122)을 포함한다. 본 실시예에서, 격리 피쳐들(122)은 쉘로우 트렌치 아이솔레이션(STI) 피쳐들(122)이다. STI 피쳐들(122)이 반도체 기판(110) 내에 형성되고 그리고 여러 가지 반도체 영역들, 또는 활성(active) 영역들을 형성한다. 여러 가지 반도체 영역들이 STI 피처들(122)에 의해서 서로로부터 분리되고 격리된다.

STI 피쳐들(122)은 하나 이상의 유전체 재료들을 포함한다. 예를 들어, STI 피쳐들(122)은 열적 산화에 의해서 형성된 라이닝 층 및 고밀도 플라즈마 CVD(HDPCVD)와 같은 화학 기상 증착(CVD)에 의해서 충진된 실리콘 산화물을 포함한다.

일 실시예에서, STI 피쳐들(122)의 형성은: STI 피쳐들을 위한 영역들을 형성하는 개구부들을 가지는 하드 마스크를 형성하는 단계; 트렌치들을 형성하기 위해서 하드 마스크의 개구부들을 통해서 반도체 기판(110)을 에칭하는 단계; 상기 트렌치들을 충진하기 위해서 유전체 재료를 증착(deposition; 이하에서, 편의상 '증착'이라 함)하는 단계; 및 과다 유전체 재료를 제거하기 위해서 화학적 기계적 폴리싱(CMP)을 실시하는 단계를 포함한다.

반도체 구조물(100)은 반도체 기판(110) 상에 형성된 반도체 메사(mesa)(120)를 포함한다. 특히, 반도체 메사(120)는 반도체 기판(110)의 하나의 활성 영역 내에 형성된다. 하나의 실시예에서, 반도체 메사(120)는 반도체 기판(110)의 재료와 동일한 반도체 재료를 포함한다. 반도체 메사(120)는, 본 실시예에서, 리소그래피 패터닝 프로세스 및 에칭을 포함하는 절차에 의해서 형성된다. 예를 들어, 하드 마스크가 반도체 기판(110) 상에 형성되고 그리고 리소그래피 패터닝 및 에칭에 의해서 패터닝되어, 반도체 메사(120)를 위한 영역을 형성한다. 에칭 마스크로서 하드 마스크를 이용하여, 반도체 기판(110)을 추가적으로 에칭한다. 다른 실시예에서, 반도체 메사(120)는 반도체 기판(110)의 재료와 상이한 다른 반도체 재료를 부분적으로 포함하고 그리고 선택적인 에피택시 성장을 포함하는 절차에 의해서 형성된다. 예를 들어, 반도체 메사(120)는 실리콘 게르마늄 또는 게르마늄, 실리콘 탄화물, 또는 다른 적합한 반도체 재료를 포함한다. 그 대신에, 반도체 메사(120) 전체가 반도체 기판(110)의 재료와 상이한 다른 반도체 재료로 제조되고 그리고 선택적인 에피택시 성장에 의해서 형성된다. 예를 들어, 하드 마스크가 반도체 기판(110) 상에 형성되고 그리고 리소그래피 패터닝 및 에칭에 의해서 개구부를 가지도록 패터닝된다. 반도체 재료는 하드 마스크의 개구부를 통해서 반도체 기판(110) 상에서 선택적으로 에피택시 성장된다.

본 실시예에서, 에칭 마스크로서 패터닝된 하드 마스크를 이용하여, 건식 에칭과 같은 에칭 프로세스가 반도체 기판(110)을 선택적으로 에칭하기 위해서 적용된다. 하나의 실시예에서, 에칭 프로세스를 조정하여 사다리꼴 형상의 측벽 프로파일을 가지는 반도체 메사(120)를 형성한다. 특히, 반도체 메사의 측벽 프로파일은 90° 미만 및 45°초과의 틸팅(tilting) 각도를 가지며, 여기에서 틸팅 각도는 반도체 기판(110)의 상단부 표면(121)에 대해서 측정된다. 그렇게 형성된 반도체 메사(120)는, 증착 및/또는 에칭들과 같은 후속 프로세스 단계들 중에 제조상의 장점들을 가진다.

반도체 메사(120)는 반도체 기판(110)을 향해서 평면적으로 볼 때 둥근(round) 형상을 포함할 수 있을 것이다. 추가적인 실시예에서, 반도체 메사(120)는 반도체 기판(110) 상에 수직으로 배치된 원뿔의 일부 또는 원통이 된다. 반도체 메사(120)는 반도체 기판(110)의 상단부 표면(121)에 대한 수직 치수로서의 높이를 가진다. 하나의 예에서, 반도체 메사(120)의 높이는 이러한 예와 동일한 범위가 된다.

반도체 구조물(100)은 또한 반도체 기판(110) 상에 배치된 유전체 재료 층(124)을 포함하고, 그에 따라 반도체 메사(120)가 유전체 재료 층(124) 내에 임베디드된다. 유전체 재료 층(124)은 실리콘 산화물, 저 k 유전체 재료, 또는 격리를 위한 다른 적합한 유전체 재료를 포함한다. 유전체 재료 층(124)은 TFET의 다른 피쳐들(예를 들어, 드레인, 게이트 및 소스)의 형성과 함께 몇몇 동작들에서 형성될 수 있을 것이다. 유전체 재료 층(124)의 형성은 CVD 또는 다른 적합한 기술을 포함한다.

반도체 구조물(100)은 제1 이온 주입 프로세스에 의해서 형성된 TFET의 드레인(126)을 포함한다. 드레인(126)은 반도체 메사(120)의 하단부 부분 내에 형성되고 그리고 반도체 기판(110)으로 추가적으로 연장된다. 드레인(126)은, TFET이 n-타입일 때 n 타입 도펀트(예를 들어, 인(phosphorous))를, 또는 TFET이 p-타입일 때 p-타입 도펀트(예를 들어, 보론)를 포함한다. 도 3(및 다른 후속 도면들)에서, n-타입 도핑형 드레인(또는 소스)이 "N ACTIVE"로서 표시되고(labeled), 이는 n-타입 도핑형 활성 영역을 의미한다. 유사하게, p-타입 도핑형 드레인(또는 소스)이 "P ACTIVE"로서 표시되고, 이는 p-타입 도핑형 활성 영역을 의미한다. 또한, 접촉부 피쳐들 및 금속 피쳐들이 "METAL"로서 표시된다.

본 실시예에서, 드레인(126)은 수평 부분 및 수직 부분(도 3에서 점선으로 도시된 부분, 게이트(136)를 드레인의 수평 부분으로부터 분리시킨다)을 포함한다. 드레인의 수평 부분이 반도체 기판(110) 내에 형성된다. 하나의 예에서, 수평 부분은 도 2에 도시된 바와 같이 제1 방향(또는 X 방향)으로 정렬된 세장형 형상을 가진다. 특별한 예에서, 수평 부분은 상기 제1 방향을 따라서 가장 긴 치수가 배치되는 직사각형 형상을 가진다. 드레인(126)의 수직 부분은 반도체 메사(120)의 하단부 부분 내에 형성되고 그리고 수평 부분과 접촉하여 연속적인 드레인을 형성한다. 본 실시예에서, 수직 부분이 원통형 또는 원뿔의 일부이다.

드레인(126)의 형성은 선택적인 이온 주입을 포함한다. 특히, 선택적인 이온 주입은 반도체 기판(110) 상에 패터닝된 포토레지스트 층을 형성하는 단계, 주입 마스크로서 패터닝된 포토레지스트 층을 이용하여 이온 주입 프로세스를 실시하는 단계, 및 가 후에 습식 스트립핑(stripping) 또는 플라즈마 애싱(ashing)에 의해서 패터닝된 포토레지스트 층을 제거하는 단계를 포함한다.

이온 주입에 의해서 형성된 드레인(126)은 활성화를 위해서, 어닐링 프로세스에 의해서, 추가적으로 어닐링된다. 어닐링 프로세스는 이온 주입 직후에 실시되거나 또는, 그 대신에, 집합적인(collective) 활성화를 위해서 다른 도핑된 피쳐들의 형성 이후에 실시된다. 하나의 실시예에서, 어닐링 프로세스는 급속 열적 어닐링(RTA)를 포함한다. 다른 실시예들에서, 그 대신에, 어닐링 프로세스가 레이저 어닐링, 스파이크 어닐링, 밀리언 세컨드(million second) 어닐(MSA) 또는 다른 적합한 어닐링 기술을 포함한다.

반도체 구조물(100)은, TFET의 채널로서 기능하는, 반도체 메사(120) 주위에, 특히 반도체 메사(120)의 중간 부분 주위에 형성된 TFET의 게이트(136)를 포함한다. 게이트(136)는 게이트 유전체 층(136A) 및 상기 게이트 유전체 층 위에 배치된 게이트 전극(136B)을 포함한다.

게이트(136)는 수평 부분(136-I) 및 수직 부분(136-II)을 포함한다. 수평 부분(136-I)은 반도체 기판(110) 상에 배치되고 그리고 유전체 재료 층(124)의 일부에 의해서 반도체 기판으로부터 분리된다. 하나의 예에서, 수평 부분(136-I)은 도 2에 도시된 바와 같이 제1 방향(또는 X 방향)으로 정렬된 세장형 형상을 가진다. 구체적으로, 세장형 형상을 형성하도록 수평 부분(136-I)의 윤곽선이 걸쳐진다(span). 특별한 예에서, 수평 부분(136-I)은 가장 긴 치수가 제1 방향으로 정렬되는 직사각형 형상을 가진다.

수직 부분(136-II)은 반도체 메사(120)의 측벽들 상에 형성되고 그리고 수평 부분과 접촉하여 연속적인 게이트를 형성한다. 본 실시예에서, 수직 부분(136-II)은 반도체 메사(120)의 중간 부분을 둘러싸는 중공형 원뿔의 일부 또는 중공형 원통이다.

본 실시예에서, 게이트 재료 층은 고 k 유전체 재료 및 금속을 포함하고, 그에 따라 고 k 금속 게이트로서 지칭된다. 하나의 실시예에서, 게이트 유전체 층(136A)은 계면(interfacial) 층(예를 들어, 실리콘 산화물) 및 고 k 유전체 재료 층을 포함한다. 고 k 유전체 재료는 열적 실리콘 산화물의 유전 상부 보다 더 큰 유전 상수를 가지는 유전체 재료이다. 예를 들어, 고 k 유전체 재료는 하프늄 산화물(HfO) 또는 다른 적합한 금속 산화물을 포함한다. 게이트 전극(136B)은 금속(또는 금속 합금) 층을 포함하고 그리고 상기 금속 층 상에서 다결정질 실리콘(폴리실리콘)을 더 포함할 수 있을 것이다.

하나의 실시예에서, 계면 층(본 예에서, 실리콘 산화물)의 형성은 열적 산화, 원자 층 증착(ALD), CVD 또는 기타의 적합한 기술을 포함한다. 다른 실시예에서, 고 k 유전체 재료 층의 형성은 ALD, 유기금속(metalorganic) CVD(MOCVD), 물리 기상 증착(PVD), 또는 다른 적합한 기술을 포함한다. 또 다른 실시예에서, 금속 층의 형성은 PVD, 도금, 또는 다른 적합한 기술을 포함한다. 또 다른 실시예에서, 폴리실리콘 층의 형성은 CVD 또는 다른 적합한 기술을 포함한다.

그렇게 형성된 게이트 재료 층들이 게이트(136)를 형성하기 위해서 추가적으로 패터닝된다. 하나의 예에서, 게이트 재료 층들의 패터닝은 게이트 재료 층들 상에 패터닝된 포토레지스트 층을 형성하는 단계, 에칭 마스크로서 상기 패터닝된 포토레지스트 층을 이용하여 게이트 재료 층들에 대해서 에칭 프로세스를 실시하는 단계, 및 그 후에 습식 스트립핑 또는 플라즈마 애싱에 의해서 패터닝된 포토레지스트 층을 제거하는 단계를 포함한다. 하나의 예에서, 게이트 재료 층들 내의 각각의 재료들을 에칭하기 위해서, 에칭 프로세스는 상이한 에칭제들(etchants)을 이용하는 하나 초과의 에칭 단계들을 포함한다. 에칭제는 각각의 재료를 효과적으로 에칭하도록 디자인된다.

또한, 반도체 구조물(100)은 TFET의 소스(152)를 포함한다. 본 실시예에서, 소스(152)가 반도체 메사(120)의 상단부 부분 내에 형성된다. 특히, 드레인(126)은 제1 타입의 전도성(conductivity)을 가지고 그리고 소스(152)는 상기 제1 타입의 전도성과 반대되는 제2 타입의 전도성을 가진다. 예를 들어, 만약 제1 타입의 전도성이 n-타입(또는 p-타입)이라면, 제2 타입의 전도성은 p-타입(또는 n-타입)이 된다. TFET이 n-타입인 하나의 실시예에서, 드레인(126)은 n-타입 도펀트(예를 들어, 인)를 포함하고, 소스(152)는 p-타입 도펀트(예를 들어, 보론)를 포함한다. TFET가 p-타입인 다른 실시예에서, 드레인(126)은 p-타입 도펀트를 포함하고, 소스(152)는 n-타입 도펀트를 포함한다. 본 실시예에서, 소스는, 반도체 메사(120)의 상단부 부분 내에 형성될 때, 원통형 또는 원뿔의 일부이다.

하나의 실시예에서, 소스(152)는 반도체 메사(120)에 대한 이온 주입에 의해서 형성된다. 이온 주입 중에, 패터닝된 포토레지스트 층이 리소그래피 프로세스에 의해서 형성되어 주입 마스크로서 기능할 수 있을 것이다.

다른 실시예에서, 소스(152)의 형성은 반도체 메사(120)를 리세싱하는 단계(recessing) 및 반도체 기판(110)의 반도체 재료와 상이한 반도체 재료를 이용하여 리세스된 반도체 메사(120) 상에서 에피택시 성장시키는 단계를 더 포함한다. 예를 들어, 반도체 기판(110)은 실리콘을 포함하고, 그리고 반도체 메사(120)의 상단부 부분은 실리콘 게르마늄을 포함한다. 소스(152)의 도펀트가 이온 주입 인-시츄(in-situ; 현장형) 도핑에 의해서 도입될 수 있을 것이다. 인-시츄 도핑에서, 도펀트가 에피택시 성장 중에 동시에 형성되도록, 에피택시 성장은 상응하는 도펀트 화학물질을 가지는 전구체를 포함한다. 이러한 방법은 소스(152)의 높은 도핑 농도(concentration)를 달성할 수 있을 것이다. 하나의 실시예에 따라서, 리세싱 및 에피택시 성장에 의해서, 그렇게 형성된 소스(152)가 소스와 채널 사이에서 보다 매끄러운(smoother) 계면을 가진다. 또한, 상응하는 정크션이 개선된 성능을 가진다.

소스(152)의 형성은 활성화를 위해서 소스(152)를 어닐링하기 위한 어닐링 프로세스를 더 포함할 수 있을 것이다. 어닐링 프로세스는 상응하는 이온 주입(또는 에피택시 성장) 직후에 실시될 수 있을 것이고, 또는 그 대신에 집합적인 활성화를 위해서 다른 도핑된 피쳐들의 형성 후에 실시될 수 있을 것이다. 여러 가지 예들에서, 어닐링 프로세스는 RTA, 레이저 어닐링, MSA, 또는 다른 적합한 어닐링 기술을 포함한다.

따라서, 채널(154)이 소스(152)와 드레인(126) 사이에 형성된다. 채널은 반도체 메사(120)의 중간 부분 내에 형성된다. TFET의 전류가 채널(154)을 통해서 소스(152)로부터 드레인(126)으로 수직으로 흐르도록, 채널(154)이 수직으로 구성된다. 드레인(126), 채널(154) 및 소스(152)가 또한 수직으로 구성된다.

하나의 실시예에서, 채널(154)은 중성(neutral)(도핑되지 않음)이다. 다른 실시예에서, 채널(154)이 약간 도핑된다. 하나의 예에서, 채널(154)은 드레인(126)의 전도성 타입과 동일한 전도성 타입을 가진다. 예를 들어, 채널(154)은, TFET이 n-타입일 때 n 타입 도펀트를, 또는 TFET이 p-타입일 때 p-타입 도펀트를 가진다. 이러한 경우에, 채널(154)의 도핑 농도는 드레인(126)의 도핑 농도 보다 실질적으로 낮다.

본 실시예에서, 채널(154)이 게이트와 완전히 연결되고 게이트에 의해서 제어될 수 있도록 보장하기 위해서, 소스(152)는 TFET의 게이트(136)와의 작은 중첩부를 가진다.

또한, 반도체 구조물(100)은, 유전체 재료 층(124) 상에 형성되고, TFET의 각각의 피쳐들 상에 놓이며(landing), 그리고 기능적인 장치(TFET) 또는 집적 회로를 형성하도록 구성된 여러 가지 접촉부들을 포함한다. 본 실시예에서, 접촉부들(156, 158 및 160)은 유전체 재료 층(124) 내에 형성된다. 특히, 접촉부(156)는 드레인(126) 상에 놓이도록 구성되고, 접촉부(158)는 소스(152) 상에 놓이도록 구성되며, 그리고 접촉부(160)는 TFET의 게이트 스택(stack) 상에 놓이도록 구성된다. 접촉부들(156, 158 및 160)은 높이가 상이하다. 본 실시예에서, 접촉부(156)는 반도체 기판(110) 상에 놓이고 그리고 제1 높이를 가지며, 접촉부(160)는 게이트(136)(구체적으로, 게이트의 수평 부분(136-I)) 상에 놓이고 제2 높이를 가지며, 그리고 접촉부(158)는 반도체 메사(120) 상에 놓이고 제3 높이를 가진다. 제1 높이는 제2 높이 보다 더 높고 그리고 제2 높이는 제3 높이 보다 더 높다.

접촉부들은 인터커넥트 구조물 내의 전도성 성분들이고 그리고 장치들과 금속 라인 사이의 수직 방향의 전기적 루팅(routing)을 제공한다. 하나의 실시예에서, 유전체 재료 층(124)과 함께 접촉부들을 형성하는 것은 하나 이상의 유전체 재료 층을 증착하는 단계, 유전체 재료 층을 평탄화하기 위해서 CMP 프로세스를 실시하는 단계, 접촉부들을 위한 영역들을 형성하기 위해서 복수의 개구부들을 가지는 패터닝된 마스크 층을 형성하는 단계, 에칭 마스크로서 패터닝된 마스크 층을 이용하여 접촉부들을 위한 트렌치들을 형성하기 위해서 에칭하는 단계, 트렌치들 내에 전도성 재료를 충진하는 단계, 및 유전체 재료 층 상에 형성된 과다한 전도성 재료를 제거하기 위해서 다른 CMP 프로세스를 실시하는 단계를 포함한다. 패터닝된 마스크 층은 패터닝된 하드 마스크 층일 수 있고 또는 대안적으로 패터닝된 포토레지스트 층일 수 있을 것이다. 접촉부들의 전도성 재료는 금속, 금속 합금 또는 다른 적합한 전도성 재료를 포함한다. 본 실시예에서, 접촉부들의 전도성 재료는 텅스텐(W)을 포함한다. 접촉부들은 다른 재료를 더 포함할 수 있을 것이다. 예를 들어, 접촉부들은, 트렌치들에 대해서 전도성 재료를 충진하기에 앞서서, 트렌치들의 측벽들 상에 형성된, 티타늄 질화물 또는 탄탈륨 질화물과 같은, 라이닝 층을 포함한다. 트렌치들 내에서의 전도성 재료의 충진이, CVD 또는 도금과 같은, 적합한 기술을 이용할 수 있을 것이다.

여러 가지 장치들(해당 TFET을 포함)에 대한 전기적 루팅 및 연결을 제공하여 기능적인 집적 회로를 형성하는 인터커넥트 구조를 형성하기 위해서, 반도체 구조물(100)이 다른 전도성 피쳐들을 더 포함할 수 있을 것이다.

인터커넥트 구조물은 비아들 및 접촉부들(예를 들어, 접촉부들(156, 158 및 160))을 포함하는 수직 전도성 피쳐들 그리고 수평적인 전도성 피쳐들(금속 라인들)을 포함한다. 인터커넥트 구조물은, 알루미늄 인터커넥트들로서 지칭되는, 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합들과 같은 전도성 재료들을 포함한다. 알루미늄 인터커넥트들은 물리 기상 증착(또는 스퍼터링), 화학 기상 증착(CVD), 또는 이들의 조합을 포함하는 프로세스에 의해서 형성될 수 있을 것이다. 알루미늄 인터커넥트를 형성하기 위한 다른 제조 기술들은, 수직 연결부들(비아 및 접촉부) 및 수평 연결부들(전도성 라인)을 위해서 전도성 재료들을 패터닝하기 위한, 포토리소그래피 프로세싱 및 에칭을 포함할 수 있을 것이다. 그 대신에, 구리 다층 인터커넥트가 이용될 수 있을 것이고 그리고 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합들을 포함할 수 있을 것이다. 구리 다층 인터커넥트는 CVD, 스퍼터링, 도금, 또는 다른 적합한 프로세스와 같은 기술에 의해서 형성될 수 있을 것이다. 다층 인터커넥트들에서 이용되는 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 플래티늄 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수 있을 것이다. 인터커넥트 구조물이, 인터커넥트 구조물의 여러 가지 전도성 피쳐들에 대한 격리를 제공하는 층간 유전체(ILD) 내에 형성된다.

유전체 재료 층(124)이 ILD의 일부로서의 역할을 할 수 있을 것이다. 본 실시예에서, 유전체 재료 층(124)이 반도체 기판(110) 상에 형성된 복수의 유전체 필름들을 포함하고, 반도체 메사(120) 및 접촉부들이 그 내부에 임베디드되며 그리고 서로로부터 분리된다. 하나의 예에서, 유전체 재료 층(124)은 제1, 제2 및 제3 유전체 필름들을 포함한다. 제1 유전체 필름은 게이트의 수평 부분 아래에 위치되고 그리고 반도체 기판(110) 상에 형성되어 하단 단부에서 게이트(136)의 수직 위치를 형성한다. 제2 유전체 필름은 상기 제1 유전체 필름 상에 형성되고 그리고 그 상단 단부에서 게이트(136)의 수직 위치를 형성한다. 제3 유전체 필름은 증착 및 CMP를 포함하는 절차에 의해서 상기 제2 유전체 필름 상에 형성된다. 추가적인 예에서, 제1, 제2, 및 제3 유전체 필름들의 각각이 유전체 재료 층(124)의 두께의 약 1/3의 두께를 가진다. 유전체 재료 층(124)은 실리콘 산화물 또는 저 k 유전체 재료 또는 다른 적합한 유전체 재료를 포함한다. 여러 가지 실시예에서, 유전체 재료 층(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 폴리이미드, 스핀-온 글래스(SOG), 불소-도핑형 실리케이트 유리(FSG), 탄소 도핑형 실리콘 산화물, 저 k 유전체 재료, 및/또는 다른 적합한 재료들을 포함한다. 유전체 재료 층(124)은 스핀-온, CVD, 스퍼터링, 또는 다른 적합한 프로세스들을 포함하는 기술에 의해서 형성될 수 있을 것이다.

전술한 바와 같이, 반도체 구조물(100)은 특정 구성의 TFET을 가진다. 드레인(126)의 수평 부분은 제1 방향으로 배향된(또는 정렬된) 세장형의 기하형태를 가지고, 이는 드레인(126)의 수평 부분의 보다 긴 치수가 제1 방향으로 배향된다는 것을 의미한다. 예를 들어, 드레인(126)의 수평 부분은 평면도에서 실질적으로 직사각형이다. 직사각형은 제1 방향을 따라 제1 치수(거리)에 걸쳐 그리고 상기 제1 방향에 수직인 제2 방향(Y방향)을 따라 제2 치수(폭)에 걸쳐 연장된다(span). 제1 치수는 제2 치수 보다 더 크다. 유사하게, 게이트(136)의 수평 부분이 또한 제1 방향(또는 X 방향)으로 배향된 (평면도에서 볼 때) 세장형의 기하형태를 가진다. 하나의 예에서, 게이트(136)의 수평 부분은 평면도에서 볼 때 실질적으로 직사각형이 된다. 게이트(136)의 수평 부분의 길이가 제1 방향으로 배향된다. 또한, TFET의 드레인, 게이트 및 소스에 대한 접촉부들(156, 158 및 160)이 제1 방향으로 배향된 라인으로 정렬된다.

도 4는 다른 실시예에 관한 본 개시 내용의 여러 가지 양태들에 따라서 구축된 반도체 구조물(180)의 평면도이다. 반도체 구조물(180)은, 조성 및 형성과 관련하여 반도체 구조물(100)에서의 TFET과 유사한, 수직 TFET을 포함한다. 그에 따라, 간결함을 위해서 유사한 설명 내용들을 생략한다. 그러나, 반도체 구조물(180)은 그 구성이 반도체 구조물(100)과 상이하다. 반도체 구조물(180)에서, 드레인(126)의 수평 부분이 제1 방향으로 배향되고, 그리고 게이트(136)의 수평 부분이 상기 제1 방향에 수직인 제2 방향으로 배향된다. 또한, 접촉부들(156 및 158)이 제1 방향으로 배향된 제1 라인으로 구성되고, 그리고 접촉부들(158 및 160)이 상기 제1 방향에 대해서 수직인 제2 방향으로 배향된 제2 라인으로 구성된다.

도 5 및 6은 하나의 실시예에 관한 본 개시 내용의 여러 가지 양태들에 따라 구성된 정적 랜덤 액세스 메모리(SRAM) 셀(200)의 평면도들이다. 도 7은 하나 이상의 실시예에 관한 본 개시 내용의 여러 가지 양태들에 따라서 구축된 SRAM 셀(200)을 개략적으로 도시한 3차원적인 도면이다. 용이한 관찰 및 확인을 위해서, 도 5는 SRAM 셀(200)의 일부만을 도시하고, 도 6은 접촉부들 및 다른 전도성 피쳐들을 추가적으로 도시한다.

SRAM 셀(200)은 복수의 터널 전계-효과 트랜지스터들 또는 TFETs를 포함하는 SRAM 셀이다. TFETs는 TFET(100) 또는 TFET(1800)과 같은 수직 TFETs이다. 각각의 TFET은 반도체 메사와 연관된다. SRAM 셀(200)은 교차-연결된 제1 및 제2 인버터들을 포함한다. 제1 인버터는 p-타입 TFET(pTFET)로 형성된 제1 풀-업 장치(pull-up device)(또한 PU1로서 지칭된다)(202) 및 n-타입 TFET(nTFET)로 형성된 제1 풀-다운 장치(또한, PD1로서 지칭된다)(204)를 포함한다. 제2 인버터는 pTFET로 형성된 제2 풀-업 장치(또한 PU2로서 지칭된다)(206) 및 nTFET로 형성된 제2 풀-다운 장치(또한, PD2로서 지칭된다)(204)를 포함한다.

PD1을 예로 들면, PD1은 반도체 구조물(100 또는 180) 내의 TFET과 유사하게 드레인("D"), 소스("S") 및 게이트("G")를 포함한다. 특히, 게이트는 수평 부분("G1") 및 수직 부분("G2")을 포함한다. 간결함을 위해서, 유사한 피쳐들에 대해서는 개별적으로 표시(label)하지 않았다.

PU1 및 PD1의 드레인들이 전기적으로 함께 연결되어, 제1 드레인 노드(node)(또는 제1 노드)를 형성한다. PU2 및 PD2의 드레인들이 전기적으로 함께 연결되어, 제2 드레인 노드(또는 제2 노드)를 형성한다. PU1 및 PD1의 게이트들이 제2 노드에 전기적으로 연결되고 커플링된다. 구체적으로, PU1 및 PD1의 게이트들이 제1의 맞대어진(butted) 접촉부(214)를 통해서 PU2 및 PD2의 드레인들에 전기적으로 연결되고 커플링된다. PU2 및 PD2의 게이트들이 제1 노드에 전기적으로 연결되고 커플링된다. 구체적으로, PU2 및 PD2의 게이트들이 제2의 맞대어진 접촉부(216)를 통해서 PU1 및 PD1의 드레인들에 전기적으로 연결되고 커플링된다. PU1 및 PU2의 소스들이 전력 라인(Vcc 라인)에 전기적으로 연결된다. PD1 및 PD2의 소스들이 상보적인 전력 라인(Vss 라인)에 전기적으로 연결된다. SRAM 셀 레이아웃의 하나의 실시예에서, PU1의 소스가 제1 Vcc 라인에 전기적으로 연결되는 한편, PU2의 소스가 제2 Vcc 라인에 전기적으로 연결된다. SRAM 셀 레이아웃의 다른 실시예에서, PD1의 소스가 제1 Vss 라인에 전기적으로 연결되는 한편, PD2의 소스가 제2 Vss 라인에 전기적으로 연결된다.

SRAM 셀(200)은 제1 포트 및 제2 포트를 더 포함한다. 실시예에서, 제1 포트는 제1 패스(pass)-게이트 장치(PG1)(210)를 포함하고, 그리고 제2 포트는 제2 패스-게이트 장치(PG2)(212)를 포함한다. 본 실시예에서, PG1 및 PG2는 nTFETs이다. PG1의 소스는 제1 비트-라인(도 6 및 7에서 BL1으로서 지칭된다)에 전기적으로 연결된다. PG1의 드레인은 제1 노드에 전기적으로 연결된다. 특히, PG1 및 PD1은 제1 공통 드레인(220)을 공유한다. PG1의 게이트가 제1 워드-라인(도 6 및 7에서 WL1으로서 지칭된다)에 전기적으로 연결된다.

유사하게, PG2의 소스가 제2 비트-라인(도 6 및 7에서 BL2로서 지칭된다)에 전기적으로 연결된다. PG2의 드레인은 제2 노드에 전기적으로 연결된다. 특히, PG2 및 PD2는 제2 공통 드레인(222)을 공유한다. PG2의 게이트가 제2 워드-라인(도 6 및 7에서 WL2로서 지칭됨)에 전기적으로 연결된다.

SRAM 셀(200)은, 제2 활성 영역(226)이 제1 활성 영역(224)과 제3 활성 영역(228) 사이에 위치되도록 구성된, 제1 활성 영역(224), 제2 활성 영역(226), 및 제3 활성 영역(228)을 포함한다. PG1 및 PD1이 제1 활성 영역(224) 내에 형성된다. PU1 및 PU2가 제2 활성 영역(226) 내에 형성된다. PG2 및 PD2가 제3 활성 영역(228) 내에 형성된다. 본 실시예에서, 제1 및 제3 활성 영역들이 n-타입 도펀트(또한 n-타입 웰들(wells)로서 지칭된다)로 도핑되고, 그리고 제2 활성 영역이 p-타입 도펀트(또한 p-타입 웰로서 지칭된다)로 도핑된다. 대안적인 실시예에서, 제1 및 제3 활성 영역들이 p-타입 도펀트(또한 p-타입 웰로서 지칭된다)로 도핑되고 그리고 제2 활성 영역이 n-타입 도펀트(또한 n-타입 웰로서 지칭된다)로 도핑되어 기판으로부터의 pn 정크션 격리를 제공한다.

SRAM 셀(200)은 부가적인 풀-다운 장치들 및 패스-게이트 장치들과 같은 부가적인 장치들을 포함할 수 있을 것이다. 본 실시예에서, 풀-다운 장치들, 풀-업 장치들 및 패스-게이트 장치들의 각각이 TFET을 포함한다. 추가적인 실시예에서, SRAM 셀(200) 내의 TFETs의 전체적인 수가 6이다. 각각의 TFET이 반도체 메사 내에 그리고 그 주위에 형성된다.

본 실시예에서, SRAM 셀(200)은 PD1을 위한 제1 반도체 메사 및 PG1을 위한 제2 반도체 메사를 포함하고, 상기 반도체 메사 모두는 제1 활성 영역(224) 내에 배치된다. SRAM 셀(200)은 PU1을 위한 제3 반도체 메사 및 PU2를 위한 제4 반도체 메사를 포함하고, 양 반도체 메사들은 제2 활성 영역(226) 내에 배치된다. SRAM 셀(200)은 PD2를 위한 제5 반도체 메사 및 PG2를 위한 제6 반도체 메사를 포함하고, 양 반도체 메사들은 제3 활성 영역(228) 내에 배치된다.

특히, SRAM 셀(200) 내의 각각의 TFET은 반도체 구조물(180) 내의 TFET과 유사하고 그리고 직교하는(orthogonal) 구성을 가진다. 각각의 TFET의 평면도에서, 드레인의 수평 부분이 제1 방향으로 배향되고 게이트의 수평 부분이 상기 제1 방향에 수직인 제2 방향으로 배향된다. 또한, 상응하는 소스 접촉부 및 드레인 접촉부가 제1 방향으로 배향된 제1 라인으로 구성된다. 소스 접촉부 및 게이트 접촉부가 제2 방향으로 배향된 제2 라인으로 구성된다.

접촉부들에 대해서 추가적으로 설명하면, 각각의 소스는 각각의 반도체 메사의 상단부 부분에 형성된, PD1의 소스에 대한 것으로서 추가적으로 Vss에 연결되는 소스 접촉부(232), PG1의 소스에 대한 것으로서 추가적으로 BL1에 연결되는 소스 접촉부(234), PU1의 소스에 대한 것으로서 추가적으로 Vcc에 연결되는 소스 접촉부(236), PU2의 소스에 대한 것으로서 추가적으로 Vcc에 연결되는 소스 접촉부(238), PD2의 소스에 대한 것으로서 추가적으로 Vss에 연결되는 소스 접촉부(240), 및 PG2의 소스에 대한 것으로서 추가적으로 BL2에 연결되는 소스 접촉부(242)와 같은, 각각의 소스 접촉부를 가진다.

드레인 접촉부들은 PG1 및 PD1의 공통 드레인(220) 상에 형성된 제1 드레인 접촉부(244); PG2 및 PD2의 공통 드레인(222) 상에 형성된 제2 드레인 접촉부(246); PU1에 대한 제3 드레인 접촉부(248) 및 PU2에 대한 제4 드레인 접촉부(250)를 포함한다. SRAM 셀(200)은 또한 2개의 맞대어진 접촉부들(214 및 216)을 포함한다. 본 실시예에서, 맞대어진 접촉부들 각각은 도 7에 도시된 바와 같이 수직 전도성 피쳐들 및 수평 전도성 피쳐를 포함한다.

SRAM 셀(200)은 PG1의 게이트에 대한 것으로서 WL1에 추가적으로 연결되는 게이트 접촉부(252), PG2의 게이트에 대한 것으로서 WL2에 추가적으로 연결되는 게이트 접촉부(254), PD1 및 PU1의 공통 게이트에 대한 게이트 접촉부(256), 그리고 PD2 및 PU2의 공통 게이트에 대한 게이트 접촉부(258)를 포함한다.

SRAM 셀(200)은 접촉부들을 통해서 여러 가지 드레인들, 소스들, 및 게이트들을 연결하고 커플링하기 위한 수평 전도성 피쳐들(예를 들어, 금속 라인들)을 더 포함한다. 예를 들어, SRAM 셀(200)은 접촉부들(244 및 248)을 연결하기 위한 금속 라인(260), 및 접촉부들(246 및 250)을 연결하기 위한 금속 라인(262)을 포함한다. 도 7에 도시된 실시예에서, 접촉부들(250, 256) 및 금속 라인(264)은 맞대어진 접촉부(214)를 집합적으로 형성한다. 접촉부들(248, 258) 및 금속 라인(266)은 맞대어진 접촉부(216)를 집합적으로 형성한다. 전술한 바와 같이, 소스 접촉부들, 게이트 접촉부들 및 드레인 접촉부들이 각각의 높이들을 가진다.

도 8은 하나 이상의 실시예에 관한 본 개시 내용의 여러 가지 양태에 따라서 구축된 복수의 SRAM 셀들을 가지는 SRAM 구조물(300)의 평면도이다. 하나의 실시예에서, SRAM 구조물(300)은 8개의 SRAM 셀들을 포함하고, 각각의 SRAM 셀은 SRAM 셀(200)과 유사하다. 하나의 SRAM 셀(302)이 점선들로 표시된 영역 내에서 강조되어 있다.

SRAM 셀(302)은 반도체 기판의 단위(unit) 셀 영역 내에 형성된다. 하나의 실시예에서, 단위 셀 영역은 제1 방향(X 방향)을 따라서 제1 치수까지 걸쳐서 연장되고 그리고 상기 제1 방향에 수직한 제2 방향(Y 방향)을 따라서 제2 치수까지 걸쳐서 연장되는 직사각형 형상으로 규정된다. 제2 치수는 제1 치수 보다 더 크다. 제1 및 제2 치수들이 각각 짧은 피치 및 긴 피치로서 지칭된다. 하나의 예에서, 각각 제1 방향 및 제2 방향들을 따라서 짧은 피치 및 긴 피치로서 주기적인 상수들(constants)을 가지는 2-차원적인 주기적 구조물을 형성하도록, 복수의 셀들을 가지는 SRAM 어레이가 구성된다.

따라서, 본원 개시 내용은 정적 랜덤 액세스 메모리(SRAM) 셀의 하나의 실시예를 제공한다. SRAM 셀은 데이터 저장을 위한 교차-연결된 제1 및 제2 인버터들; 및 2개의 교차-연결된 인버터들로 구성된 적어도 2개의 패스-게이트 장치들을 포함하고, 상기 각각의 인버터는 적어도 하나의 풀-업 장치 및 적어도 하나의 풀-다운 장치들을 포함한다. 풀-업 장치들, 풀-다운 장치들, 및 패스-게이트 장치들은 터널 전계 효과 트랜지스터(TFET)를 포함하고, 터널 전계 효과 트랜지스터(TFET)는 반도체 기판 상에 형성되고 하단부 부분, 중간 부분 및 상단부 부분을 가지는 반도체 메사; 상기 반도체 메사의 하단부 부분 내에 형성되고 반도체 기판 내로 연장되는 제1 전도성 타입의 드레인; 상기 반도체 메사의 상단부 부분 내에 형성되고, 상기 제1 전도성 타입과 반대되는 제2 전도성 타입을 가지는 소스; 상기 소스와 드레인 사이에 개재된, 상기 반도체 메사의 중간 부분 내의 채널; 및 상기 반도체 메사의 측벽 상에 형성되고 상기 채널과 접촉하는 게이트를 더 포함한다.

또한, 본원 개시 내용은 데이터 저장을 위해서 교차-연결된 제1 및 제2 인버터들 및 제1 및 제2 패스-게이트(PG) TFETs 를 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀의 다른 실시예를 제공하며, 여기에서 제1 인버터는 제1 풀-업(PU) 터널 전계 효과 트랜지스터(TFET) 및 제1 풀-다운(PD) TFET를 포함하고, 제2 인버터는 제2 PU TFET 및 제2 PD TFET를 포함하며, 상기 제1 및 제2 패스-게이트(PG) TFETs는 제1 및 제2 인버터들과 연결되어, SRAM 셀의 2개의 포트들로서의 역할을 한다. PU TFETs, PD TFETs 및 PG TFETs의 각각의 TFET는 반도체 기판 상에 형성되고 하단부 부분, 중간 부분 및 상단부 부분을 가지는 반도체 메사; 상기 반도체 메사의 하단부 부분 내에 형성되고 반도체 기판 내로 연장되는 제1 전도성 타입의 드레인; 상기 반도체 메사의 상단부 부분 내에 형성되고, 상기 제1 전도성 타입과 반대되는 제2 전도성 타입을 가지는 소스; 상기 소스와 드레인 사이에 개재된, 상기 반도체 메사의 중간 부분 내의 채널; 및 상기 반도체 메사의 측벽 상에 형성되고 상기 채널과 접촉하는 게이트를 더 포함한다.

또한, 본원의 개시 내용은 터널 전계 효과 트랜지스터(TFET)를 가지는 정적 랜덤 액세스 메모리(SRAM) 셀을 형성하는 방법의 다른 실시예를 제공한다. 그러한 방법은 반도체 기판 내에 제1의 n-타입 웰 및 제2의 n-타입 웰을 형성하는 단계; 상기 제1 및 제2의 n-타입 웰들 사이에 개재되는 p-타입 웰을 상기 반도체 기판 내에 형성하는 단계; 반도체 메사들을 반도체 기판 상에 형성하는 단계로서, 제1 및 제2 반도체 메사들이 상기 제1의 n-타입 웰 내에 배치되고, 제3 및 제4 반도체 메사들이 제2의 n-타입 웰 내에 배치되며, 제5 및 제6 반도체 메사들이 p-타입 웰 내에 배치되는, 반도체 메사들을 반도체 기판 상에 형성하는 단계; 상기 제1, 제2, 제3, 제4, 제5 및 제6 반도체 메사들 상에 제1, 제2, 제3, 제4, 제5, 및 제6 TFETs를 각각 형성하는 단계로서, 상기 TFETs 각각은 반대되는 전도성 타입들을 가지는 소스 및 드레인을 포함하고, 상기 제1, 제2, 제3 및 제4 TFETs이 n-타입 TFETs이고, 제5 및 제6 TFETs는 p-타입 TFETs인, TFETs 형성 단계; 및 TFETs를 SRAM 셀로 연결시키도록 구성된 접촉부들을 형성하는 단계로서, 상기 접촉부들이 제1 높이를 가지는 소스 접촉부들, 제2 높이를 가지는 게이트 접촉부들 및 제3 높이를 가지는 드레인 접촉부들을 포함하고, 그리고 상기 제2 높이가 상기 제1 높이 보다 더 높고 상기 제3 높이가 상기 제2 높이 보다 더 높은, 접촉부들을 형성하는 단계를 포함한다.

전술한 내용은 몇 가지 실시예들의 특징들을 개략적으로 설명한 것이다. 당업자는, 그러한 실시예들이 본원에서 소개된 실시예들과 동일한 목적들을 달성하기 위해서 및/또는 동일한 장점들을 달성하기 위해서 다른 프로세스들 및 구조물들을 디자인 또는 변경하기 위한 기초로서 용이하게 이용될 수 있다는 것을 이해하여야 할 것이다. 또한, 당업자는 그러한 균등한 구성들이 본원 개시 내용의 사상 및 범위를 벗어나지 않을 것이고, 본원 개시 내용의 사상 및 범위 내에서 여러 가지 변화들, 치환들 및 변경들이 이루어질 수 있다는 것을 이해하여야 할 것이다.

126: 드레인
136: 게이트
152: 소스