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一种全差分静态逻辑超高速D触发器

阅读：1045发布：2020-05-11

专利汇可以提供一种全差分静态逻辑超高速D触发器专利检索，专利查询，专利分析的服务。并且本发明公开了集成电路设计技术领域的一种全差分静态逻辑超高速D触发器，包括对应设置的dip差分信号输入模块和ckop 差分信号输出模块以及对应设置的din差分信号输入模块和ckon差分信号输出模块，所述dip差分信号输入模块和ckop差分信号输出模块的连接端以及din差分信号输入模块和ckon差分信号输出模块的连接端均依次连接有传送门模块、第一反向器模块和第二反向器模块，所述传送门模块上连接有差分时钟信号模块，本发明电路的仿真平台与传统家头相比，电路由smic40nm工艺实现，实现了触发器可以在超高频率下依然可以正常运行，电路在速度上得到了大大的提高。，下面是一种全差分静态逻辑超高速D触发器专利的具体信息内容。

权利要求

1.一种全差分静态逻辑超高速D触发器，其特征在于：包括对应设置的dip差分信号输入模块和ckop差分信号输出模块以及对应设置的din差分信号输入模块和ckon差分信号输出模块，所述dip差分信号输入模块和ckop差分信号输出模块的连接端以及din差分信号输入模块和ckon差分信号输出模块的连接端均依次连接有传送门模块、第一反向器模块和第二反向器模块，所述传送门模块上连接有差分时钟信号模块；
所述dip差分信号输入模块和din差分信号输入模块，用于信号的输入；
所述差分时钟信号模块，用于控制所述dip差分信号输入模块或din差分信号输入模块的信号输入；
所述传送门模块，用于将输入信号传送至第一节点；
所述第一反向器模块，用于将传送信号传送给第二节点；
所述第二反向器模块，用于将所述传送门模块获得的信号传送至ckop差分信号输出模块或ckon差分信号输出模块；
所述ckop差分信号输出模块和ckon差分信号输出模块，用于输出来自第二节点的整形波形信号。
2.根据权利要求1所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述差分时钟信号模块包括相互对应设置的ckn差分时钟信号模块和ckp差分时钟信号模块。
3.根据权利要求2所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述ckn差分时钟信号模块和ckp差分时钟信号模块均为电平触发，且所述ckn差分时钟信号模块和ckp差分时钟信号模块互为高低电平。
4.根据权利要求1所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述dip差分信号输入模块和din差分信号输入模块的信号频率均为ckn差分时钟信号模块和ckp差分时钟信号模块信号频率的一半。
5.根据权利要求1所述的一种全差分静态逻辑超高速D触发器，其特征在于：所述dip差分信号输入模块所对应的第一节点与所述din差分信号输入模块所对应的第二节点相连接，所述dip差分信号输入模块所对应的第二节点与所述din差分信号输入模块所对应的第一节点相连接。

说明书全文

一种全差分静态逻辑超高速D触发器

技术领域

[0001] 本发明涉及集成电路设计技术领域，具体为一种全差分静态逻辑超高速D触发器。

背景技术

[0002] 传统的触发器都是只有一个时钟端、一个信号输入端，一个复位端，一个输出端。如图1所示。它是由三个反相器和两个传输门构成。当脉冲输入端ckn为高的时候，下面的传输门导通，因而该触发器是透明的，及输入d被复制到输出q上。在这一阶段，反馈环路断开，因为上面的传输门是断开的。因此晶体管的尺寸对于实现正确功能并不重要。但从功率的角度来看，时钟驱动的晶体管数目是一个重要的衡量指标，因为时钟的活动系数为1。从这一个角度来看，该触发器的效率不高，将该电路结构用smic40nm工艺来实现，参数均按照最小L和W。再带上FO4负载进行频率仿真，当频率是4G的时候仿真的输出波形与5G对比可以看出，当频率跑到5G的时候，波形已经出现严重的错误，低电平时候的波形已经几乎消失，也就是说这样的一个传统结构频率只能实现4G频率，速度很有限。

[0003] 现有的触发器装置的主要不足为输出波跳动频率太低，速度太慢，不便于实现让触发器可以在超高频率下依然可以正常运行。

[0004] 基于此，本发明设计了一种全差分静态逻辑超高速D触发器，以解决上述问题。

发明内容

[0005] 本发明的目的在于提供一种全差分静态逻辑超高速D触发器，以解决上述背景技术中提出的现有的主题名称+技术问题的问题。

[0006] 为实现上述目的，本发明提供如下技术方案：一种全差分静态逻辑超高速D触发器，包括对应设置的dip差分信号输入模块和ckop差分信号输出模块以及对应设置的din差分信号输入模块和ckon差分信号输出模块，所述dip差分信号输入模块和ckop差分信号输出模块的连接端以及din差分信号输入模块和ckon差分信号输出模块的连接端均依次连接有传送门模块、第一反向器模块和第二反向器模块，所述传送门模块上连接有差分时钟信号模块；

[0007] 所述dip差分信号输入模块和din差分信号输入模块，用于信号的输入；

[0008] 所述差分时钟信号模块，用于控制所述dip差分信号输入模块或din差分信号输入模块的信号输入；

[0009] 所述传送门模块，用于将输入信号传送至第一节点；

[0010] 所述第一反向器模块，用于将传送信号传送给第二节点；

[0011] 所述第二反向器模块，用于将所述传送门模块获得的信号传送至ckop差分信号输出模块或ckon差分信号输出模块；

[0012] 所述ckop差分信号输出模块和ckon差分信号输出模块，用于输出来自第二节点的整形波形信号。

[0013] 优选的，所述差分时钟信号模块包括相互对应设置的ckn差分时钟信号模块和ckp差分时钟信号模块。

[0014] 优选的，所述ckn差分时钟信号模块和ckp差分时钟信号模块均为电平触发，且所述ckn差分时钟信号模块和ckp差分时钟信号模块互为高低电平。

[0015] 优选的，所述dip差分信号输入模块和din差分信号输入模块的信号频率均为ckn差分时钟信号模块和ckp差分时钟信号模块信号频率的一半。

[0016] 优选的，所述dip差分信号输入模块所对应的第一节点与所述din差分信号输入模块所对应的第二节点相连接，所述dip差分信号输入模块所对应的第二节点与所述din差分信号输入模块所对应的第一节点相连接。

[0017] 与现有技术相比，本发明的有益效果是：本发明电路的仿真平台与传统家头相比，电路由smic40nm工艺实现，实现了触发器可以在超高频率下依然可以正常运行，电路在速度上得到了大大的提高。附图说明

[0018] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0019] 图1为现有技术的触发器电路示意图；

[0020] 图2为本发明的触发器电路原理图；

[0021] 图3为本发明电路的仿真平台图。

具体实施方式

[0022] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

[0023] 请参阅图2-3，本发明提供一种技术方案：一种全差分静态逻辑超高速D触发器，包括对应设置的dip差分信号输入模块和ckop差分信号输出模块以及对应设置的din差分信号输入模块和ckon差分信号输出模块，所述dip差分信号输入模块和ckop差分信号输出模块的连接端以及din差分信号输入模块和ckon差分信号输出模块的连接端均依次连接有传送门模块、第一反向器模块和第二反向器模块，所述传送门模块上连接有差分时钟信号模块；所述dip差分信号输入模块和din差分信号输入模块，用于信号的输入；所述差分时钟信号模块，用于控制所述dip差分信号输入模块或din差分信号输入模块的信号输入；所述传送门模块，用于将输入信号传送至第一节点；所述第一反向器模块，用于将传送信号传送给第二节点；所述第二反向器模块，用于将所述传送门模块获得的信号传送至ckop差分信号输出模块或ckon差分信号输出模块；所述ckop差分信号输出模块和ckon差分信号输出模块，用于输出来自第二节点的整形波形信号。

[0024] 其中，所述差分时钟信号模块包括相互对应设置的ckn差分时钟信号模块和ckp差分时钟信号模块；需要解释的是，如图2所示，dip差分信号输入模块和din差分信号输入模块为一对差分信号输入端，根据奈奎斯特采样定理，在ckn差分时钟信号模块为高电平且ckp差分时钟信号模块为低电平时，dip差分信号输入模块会将信号通过由NM1和PM1构成的第一传送门模块到达第一节点N1，再由第一节点N1的信号通过PM2和NM2构成的第一反相器模块送到第二节点N2，此时，din差分信号输入模块将信号通过与之对应的传送门也送到第二节点N2，两条信号线连在一起，可以对波形进行整形，使得上升沿和下降沿更加陡峭，同时也可以使得差分输出信号的相位保持一致；第二节点N2的信号再通过PM3和NM3构成的第二反相器传到输出端ckop差分信号输出模块。同理，当din差分信号输入模块作为输入信号时也可以在ckn和ckp时钟的控制下传送到ckon差分信号输出模块。

[0025] 更进一步的实施方式为，所述ckn差分时钟信号模块和ckp差分时钟信号模块均为电平触发，且所述ckn差分时钟信号模块和ckp差分时钟信号模块互为高低电平；如图2所示，ckn差分时钟信号模块和ckp差分时钟信号模块分别连接在NM1和PM1构成的传送门的两端，实现电平触发。

[0026] 更进一步的实施方式为，所述dip差分信号输入模块和din差分信号输入模块的信号频率均为ckn差分时钟信号模块和ckp差分时钟信号模块信号频率的一半，通过将差分信号的频率设定为侍中频率的一半，可以利于仿真信号的快速传递。

[0027] 更进一步的实施方式为，所述dip差分信号输入模块所对应的第一节点与所述din差分信号输入模块所对应的第二节点相连接，所述dip差分信号输入模块所对应的第二节点与所述din差分信号输入模块所对应的第一节点相连接；可以便于在dip差分信号输入模块或din差分信号输入模块任一端输入信号，在与之对应的ckon差分信号输出模块或ckop差分信号输出模块的连接端获得信号输出。

[0028] 需要说明的是，如图3所示，电路由smic40nm工艺实现，电路的参数经常反复的调试，在L均为40nm这个宽长比的作用下，电路可以实现超高速。在触发器带FO4负载在26G频率下的仿真波形相比传统结构，本发明的电路在速度上得到了大大的提高。

[0029] 在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

[0030] 以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

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