显示装置和驱动方法
阅读：1029发布：2020-06-11
专利汇可以提供显示装置和驱动方法专利检索，专利查询，专利分析的服务。并且本 发明 提供一种显示装置和驱动方法。显示装置具有显示区域、驱动 电路 区域以及位于显示区域与驱动电路区域之间的过渡区域；在第一方向上，过渡区域的宽度小于驱动电路区域的宽度，过渡区域的宽度小于显示区域的宽度；显示装置还包括设置于显示区域的阵列排布的多个 像素 电路；像素电路包括相互电连接的第一发光元件和像素驱动电路，像素驱动电路用于为第一发光元件提供驱动 电流 ；第一发光元件包括第一 电极 、第二电极，以及，位于第一电极和第二电极之间的 发光层 ；不同的所述第一发光元件包括的第一电极彼此间隔设置。本发明在显示区域和驱动电路区域之间设置过渡区域，在所述过渡区域内能够设置虚拟发光元件，以提升发光显示的均匀性。，下面是显示装置和驱动方法专利的具体信息内容。
1.一种显示装置，其特征在于，具有显示区域、驱动电路区域以及位于所述显示区域与驱动电路区域之间的过渡区域；
在第一方向上，所述过渡区域的宽度小于所述驱动电路区域的宽度，所述过渡区域的宽度小于所述显示区域的宽度；
所述显示装置还包括设置于所述显示区域的阵列排布的多个像素电路；所述像素电路包括相互电连接的第一发光元件和像素驱动电路，所述像素驱动电路用于为所述第一发光元件提供驱动电流；
所述第一发光元件包括第一电极、第二电极，以及，位于所述第一电极和所述第二电极之间的发光层；所述第二电极的面积大于所述第一电极的面积；
不同的所述第一发光元件包括的第一电极彼此间隔设置；
所述显示装置还包括设置于所述过渡区域的第二元件；所述第二元件包括第二发光层；
所述第二发光层的形状和所述第一发光元件的与该第二发光层具有相同颜色的发光层的形状相同；
所述第二发光层的面积和所述第一发光元件的与该第二发光层具有相同颜色的发光层的面积相同。
2.如权利要求1所述的显示装置，其特征在于，还包括显示基板，所述像素电路设置于所述显示基板上；
所述像素驱动电路在所述显示基板上的正投影的面积与所述第一电极在所述显示基板上的正投影的面积不同。
3.如权利要求1所述的显示装置，其特征在于，还包括设置于所述驱动电路区域的发光控制电路；
所述发光控制电路包括多级移位寄存器单元；
所述移位寄存器单元的输出端穿过所述过渡区域与所述显示区域中的相应行像素驱动电路电连接，以为所述相应行像素驱动电路提供发光控制信号。
4.如权利要求1所述的显示装置，其特征在于，还包括设置于所述过渡区域的第二发光元件；所述第二发光元件的结构与所述第一发光元件的结构相同；所述第二发光元件包括发光层；
所述第二发光元件包括的发光层的面积与所述第一发光元件的发光层的面积相同。
5.如权利要求3所述的显示装置，其特征在于，所述移位寄存器单元包括输入端、第一节点控制电路、第一存储电容电路、第一时钟接入控制电路、第二节点控制电路、第三节点控制电路、输出电路和发光控制信号输出端，其中，
所述第一节点控制电路用于在第一时钟信号的控制下，控制第一节点与输入端之间电连接，并在第三节点的电位和第二时钟信号的控制下，控制所述第一节点与第一电压端之间电连接；
所述第一存储电容电路的第一端与所述第一节点电连接；
所述第一时钟接入控制电路用于在所述第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；
所述第三节点控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接，并用于控制所述第三节点的电位；
所述第二节点控制电路用于在第三节点的电位和第二时钟信号的控制下，控制第二节点的电位，并用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
所述输出电路用于在第一节点的电位和第二节点的电位的控制下，控制生成并通过发光控制信号输出端输出发光控制信号。
6.如权利要求5所述的显示装置，其特征在于，所述输出电路用于将所述发光控制信号提供至像素电路中的发光控制晶体管的控制极，以在第一阶段控制所述发光控制晶体管关断；
所述第一阶段持续的时间大于所述第一时钟信号的周期，所述第一阶段持续的时间大于所述第二时钟信号的周期。
7.如权利要求5所述的显示装置，其特征在于，所述第一时钟信号和所述第二时钟信号具有相位相反的第一时间段和相位相同的第二时间段；
所述第二时间段与所述第一时间段相邻；
在所述第二时间段，所述第一时钟信号的电位和所述第二时钟信号的电位都为第一电平。
8.如权利要求5所述的显示装置，其特征在于，所述第一时钟接入控制电路包括第一时钟接入控制晶体管；
所述第一时钟接入控制晶体管的控制极与所述第一节点电连接，所述第一时钟接入控制晶体管的第一极与所述第一存储电容电路的第二端电连接，所述第一时钟接入控制晶体管的第二极与所述第二时钟信号端电连接。
9.如权利要求5所述的显示装置，其特征在于，所述第三节点控制电路包括第一控制电路和第二存储电容电路；
所述第一控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接；
所述第二存储电容电路的第一端与所述第三节点电连接，所述第二存储电容电路的第二端与第二时钟信号端电连接。
10.如权利要求9所述的显示装置，其特征在于，还包括第二时钟接入控制电路；
所述第二存储电容电路的第二端通过所述第二时钟接入控制电路与所述第二时钟信号端电连接；所述第二时钟接入控制电路用于在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间电连接。
11.如权利要求10所述的显示装置，其特征在于，所述第二时钟接入控制电路包括第二时钟接入控制晶体管；
所述第二时钟接入控制晶体管的控制极与所述第三节点电连接，所述第二时钟接入控制晶体管的第一极与所述第二时钟信号端电连接，所述第二时钟接入控制晶体管的第二极与所述第二存储电容电路的第二端电连接。
12.如权利要求5所述的显示装置，其特征在于，所述第三节点控制电路包括第一控制电路和第二存储电容电路；
所述第一控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接；
所述第二存储电容电路的第一端与所述第三节点电连接，所述第二存储电容电路的第二端与控制节点电连接。
13.如权利要求9至12中任一权利要求所述的显示装置，其特征在于，所述第一控制电路包括第一控制晶体管和第二控制晶体管；
所述第一控制晶体管的控制极与所述第一节点电连接，所述第一控制晶体管的第一极与所述第三节点电连接，所述第一控制晶体管的第二极与第一时钟信号端电连接；
所述第二控制晶体管的控制极与所述第一时钟信号端电连接，所述第二控制晶体管的第一极与第二电压端电连接，所述第二控制晶体管的第二极与所述第三节点电连接。
14.如权利要求13所述的显示装置，其特征在于，所述第一控制晶体管为双栅晶体管。
15.如权利要求5至12中任一权利要求所述的显示装置，其特征在于，所述第二节点控制电路包括第二控制电路、第三控制电路、第四控制电路和第三存储电容电路；
所述第二控制电路用于在第三节点的电位的控制下，使得控制节点与第二电压端之间电连接；
所述第三控制电路用于在第二时钟信号的控制下，控制所述控制节点与所述第二节点之间电连接；
所述第四控制电路用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
所述第三存储电容电路的第一端与所述第二节点电连接，所述第三存储电容电路的第二端与第一电压端电连接。
16.如权利要求15所述的显示装置，其特征在于，所述第二控制电路包括第三控制晶体管，所述第三控制电路包括第四控制晶体管，所述第四控制电路包括第五控制晶体管；
所述第三控制晶体管的控制极与所述第三节点电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与控制节点电连接；
所述第四控制晶体管的控制极与第二时钟信号端电连接，所述第四控制晶体管的第一极与所述控制节点电连接，所述第四控制晶体管的第二极与所述第二节点电连接；
所述第五控制晶体管的控制极与所述第一节点电连接，所述第五控制晶体管的第一极与所述第二节点电连接，所述第五控制晶体管的第二极与第一电压端电连接。
17.如权利要求5至12中任一权利要求所述的显示装置，其特征在于，所述第二节点控制电路包括第二控制电路、第三控制电路、第四控制电路和第三存储电容电路；
所述第二控制电路用于在第三节点的电位的控制下，使得控制节点与第二时钟信号端之间电连接；
所述第三控制电路用于在第二时钟信号的控制下，控制所述控制节点与所述第二节点之间电连接；
所述第四控制电路用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
所述第三存储电容电路的第一端与所述第二节点电连接，所述第三存储电容电路的第二端与第一电压端电连接。
18.如权利要求17所述的显示装置，其特征在于，所述第二控制电路包括第三控制晶体管，所述第三控制电路包括第四控制晶体管，所述第四控制电路包括第五控制晶体管；
所述第三控制晶体管的控制极与所述第三节点电连接，所述第三控制晶体管的第一极与第二时钟信号端电连接，所述第三控制晶体管的第二极与控制节点电连接；
所述第四控制晶体管的控制极与第二时钟信号端电连接，所述第四控制晶体管的第一极与所述控制节点电连接，所述第四控制晶体管的第二极与所述第二节点电连接；
所述第五控制晶体管的控制极与所述第一节点电连接，所述第五控制晶体管的第一极与所述第二节点电连接，所述第五控制晶体管的第二极与第一电压端电连接。
19.如权利要求5至12中任一权利要求所述的显示装置，其特征在于，所述第一节点控制电路包括第六控制晶体管、第七控制晶体管和第八控制晶体管；
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；
所述第七控制晶体管的控制极与所述第八控制晶体管的第二极电连接，所述第七控制晶体管的第一极与第一电压端电连接，所述第七控制晶体管的第二极与所述第一节点电连接；
所述第八控制晶体管的控制极与所述第三节点电连接，所述第八控制晶体管的第一极与第二时钟信号端电连接。
20.如权利要求5至12中任一权利要求所述的显示装置，其特征在于，所述第一节点控制电路包括第六控制晶体管、第七控制晶体管和第八控制晶体管；
所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；
所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第八控制晶体管的第二极电连接，所述第七控制晶体管的第二极与所述第一节点电连接；
所述第八控制晶体管的控制极与所述第三节点电连接，所述第八控制晶体管的第一极与第一电压端电连接。
21.如权利要求5至12中任一权利要求所述的显示装置，其特征在于，所述输出电路包括第一输出晶体管和第二输出晶体管；
所述第一输出晶体管的控制极与所述第二节点电连接，所述第一输出晶体管的第一极与第一电压端电连接，所述第一输出晶体管的第二极与发光控制信号输出端电连接；
所述第二输出晶体管的控制极与所述第一节点电连接，所述第二输出晶体管的第一极与所述发光控制信号输出端电连接，所述第二输出晶体管的第二极与第二电压端电连接。
22.一种驱动方法，应用于如权利要求5至21中任一权利要求所述显示装置，其特征在于，所述驱动方法包括：
第一节点控制电路在第一时钟信号的控制下，控制第一节点与输入端之间电连接，并在第三节点的电位和第二时钟信号的控制下，控制所述第一节点与第一电压端之间电连接，以控制所述第一节点的电位；
当所述第一节点控制电路控制所述第一节点的电位为第一电平时，第一时钟接入控制电路在所述第一节点的电位的控制下，控制第一存储电容电路的第二端与第二时钟信号端之间断开；
当所述第一节点控制电路控制所述第一节点的电位为第二电平时，第一时钟接入控制电路在所述第一节点的电位的控制下，控制第一存储电容电路的第二端与第二时钟信号端之间电连接。
23.如权利要求22所述的驱动方法，其特征在于，所述第三节点控制电路包括第一控制电路和第二存储电容电路；所述移位寄存器单元还包括第二时钟接入控制电路；所述驱动方法还包括：
第三节点控制电路在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接，并控制所述第三节点的电位；
当所述第三节点控制电路控制所述第三节点的电位为第一电平时，第二时钟接入控制电路在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间断开；
当所述第三节点控制电路控制所述第三节点的电位为第二电平时，第二时钟接入控制电路在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间电连接。
24.如权利要求22所述的驱动方法，其特征在于，发光控制周期包括依次设置的输入阶段、第一输出阶段、第二输出阶段、第三输出阶段、第一复位阶段和第二复位阶段；所述驱动方法包括：
在输入阶段，输入端输入第一电平，第一节点控制电路控制第一节点的电位为第一电平，输出电路控制发光控制信号输出端与第二电压端之间断开，第一时钟接入控制电路控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述第三节点控制电路控制第三节点的电位为第二电压，第二节点控制电路控制第二节点处于浮空状态；
在第一输出阶段，输入端输入第一电平，第三节点控制电路控制第三节点的电位为第二电平；第一节点控制电路根据第二时钟信号和第三节点的电位，控制所述第一节点的电位为第一电压；第二节点控制电路在第二时钟信号的控制下，控制第二节点的电位为第二电压；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
在第二输出阶段，输入端输入第一电平，第一节点控制电路控制所述第一节点的电位为第一电平；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；第三节点控制电路控制第三节点的电位为第二电压；第二节点控制电路控制所述第二节点处于浮空状态；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
在第三输出阶段，输入端输入第二电平，第三节点控制电路控制第三节点的电位为第二电压；第一节点控制电路控制维持所述第一节点的电位为第一电压，第二节点控制电路控制维持第二节点的电位为第二电压；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
在第一复位阶段，输入端输入第二电平，第一节点控制电路控制所述第一节点的电位为第二电平；所述第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；第三节点控制电路在第一时钟信号的控制下，控制第三节点的电位为第二电压；第二节点控制电路控制第二节点的电位为第一电压；所述输出电路在第一节点的电位的控制下，控制发光控制信号输出端与第二电压端之间电连接；
在第二复位阶段，输入端输入第二电平，第一节点控制电路控制维持第一节点的电位为第二电平，第三节点控制电路控制第三节点的电位为第一电平；第二节点控制电路控制第二节点的电位为第一电压；所述第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；第三节点控制电路控制第三节点的电位为第一电平，以对第三节点的电位进行复位。
显示装置和驱动方法
技术领域
[0001] 本发明涉及显示技术领域，尤其涉及一种显示装置和驱动方法。
背景技术
[0002] 目前，显示技术被广泛应用于电视、手机以及公共信息的显示，用于显示 画面的显示面板也多种多样，而且可以显示丰富多彩的画面，但是无论是薄膜 晶体管液晶显示面板，还是有机电致发光显示面板都需要驱动集成电路的控制，驱动集成电路控制显示面板实现了逐行扫描和逐帧刷新的功能，使得输入到显示面板的图像数据能够实时刷新，从而实现动态显示。在现有技术中，显示装置具有显示区域和驱动区域，然而在显示区域和驱动区域的交界处，会产生有机发光薄膜成膜不均匀的现象。
发明内容
[0003] 本发明的主要目的在于提供一种显示装置和驱动方法、发光控制电路和显示装置，解决现有的显示装置在显示区域和驱动区域的交界处，会产生有机发光薄膜成膜不均匀的现象。
[0004] 为了达到上述目的，本发明提供了一种显示装置，具有显示区域、驱动电路区域以及位于所述显示区域与驱动电路区域之间的过渡区域；
[0005] 在第一方向上，所述过渡区域的宽度小于所述驱动电路区域的宽度，所述过渡区域的宽度小于所述显示区域的宽度；
[0008] 不同的所述第一发光元件包括的第一电极彼此间隔设置。
[0009] 实施时，本发明所述的显示装置还包括显示基板，所述像素电路设置于所述显示基板上；
[0010] 所述像素驱动电路在所述显示基板上的正投影的面积与所述第一电极在所述显示基板上的正投影的面积不同。
[0011] 实施时，本发明所述的显示装置还包括设置于所述驱动电路区域的发光控制电路；
[0012] 所述发光控制电路包括多级移位寄存器单元；
[0014] 实施时，本发明所述的显示装置还包括设置于所述过渡区域的第二发光元件；所述第二发光元件的结构与所述第一发光元件的结构相同；所述第二发光元件包括发光层；
[0015] 所述第二发光元件包括的发光层的面积与所述第一发光元件的发光层的面积相同。
[0018] 所述第一存储电容电路的第一端与所述第一节点电连接；
[0019] 所述第一时钟接入控制电路用于在所述第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；
[0020] 所述第三节点控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接，并用于控制所述第三节点的电位；
[0021] 所述第二节点控制电路用于在第三节点的电位和第二时钟信号的控制下，控制第二节点的电位，并用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
[0022] 所述输出电路用于在第一节点的电位和第二节点的电位的控制下，控制生成并通过发光控制信号输出端输出发光控制信号。
[0023] 实施时，所述输出电路用于将所述发光控制信号提供至像素电路中的发光控制晶体管的控制极，以在第一阶段控制所述发光控制晶体管关断；
[0024] 所述第一阶段持续的时间大于所述第一时钟信号的周期，所述第一阶段持续的时间大于所述第二时钟信号的周期。
[0025] 实施时，所述第一时钟信号和所述第二时钟信号具有相位相反的第一时间段和相位相同的第二时间段；
[0026] 所述第二时间段与所述第一时间段相邻；
[0027] 在所述第二时间段，所述第一时钟信号的电位和所述第二时钟信号的电位都为第一电平。
[0028] 实施时，所述第一时钟接入控制电路包括第一时钟接入控制晶体管；
[0029] 所述第一时钟接入控制晶体管的控制极与所述第一节点电连接，所述第一时钟接入控制晶体管的第一极与所述第一存储电容电路的第二端电连接，所述第一时钟接入控制晶体管的第二极与所述第二时钟信号端电连接。
[0030] 实施时，所述第三节点控制电路包括第一控制电路和第二存储电容电路；
[0031] 所述第一控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接；
[0032] 所述第二存储电容电路的第一端与所述第三节点电连接，所述第二存储电容电路的第二端与第二时钟信号端电连接。
[0033] 实施时，本发明所述的显示装置还包括第二时钟接入控制电路；
[0034] 所述第二存储电容电路的第二端通过所述第二时钟接入控制电路与所述第二时钟信号端电连接；所述第二时钟接入控制电路用于在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间电连接。
[0035] 实施时，所述第二时钟接入控制电路包括第二时钟接入控制晶体管；
[0036] 所述第二时钟接入控制晶体管的控制极与所述第三节点电连接，所述第二时钟接入控制晶体管的第一极与所述第二时钟信号端电连接，所述第二时钟接入控制晶体管的第二极与所述第二存储电容电路的第二端电连接。
[0037] 实施时，所述第三节点控制电路包括第一控制电路和第二存储电容电路；
[0038] 所述第一控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接；
[0039] 所述第二存储电容电路的第一端与所述第三节点电连接，所述第二存储电容电路的第二端与控制节点电连接。
[0040] 实施时，所述第一控制电路包括第一控制晶体管和第二控制晶体管；
[0041] 所述第一控制晶体管的控制极与所述第一节点电连接，所述第一控制晶体管的第一极与所述第三节点电连接，所述第一控制晶体管的第二极与第一时钟信号端电连接；
[0042] 所述第二控制晶体管的控制极与所述第一时钟信号端电连接，所述第二控制晶体管的第一极与第二电压端电连接，所述第二控制晶体管的第二极与所述第三节点电连接。
[0043] 实施时，所述第一控制晶体管为双栅晶体管。
[0044] 实施时，所述第二节点控制电路包括第二控制电路、第三控制电路、第四控制电路和第三存储电容电路；
[0045] 所述第二控制电路用于在第三节点的电位的控制下，使得控制节点与第二电压端之间电连接；
[0046] 所述第三控制电路用于在第二时钟信号的控制下，控制所述控制节点与所述第二节点之间电连接；
[0047] 所述第四控制电路用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
[0048] 所述第三存储电容电路的第一端与所述第二节点电连接，所述第三存储电容电路的第二端与第一电压端电连接。
[0049] 实施时，所述第二控制电路包括第三控制晶体管，所述第三控制电路包括第四控制晶体管，所述第四控制电路包括第五控制晶体管；
[0050] 所述第三控制晶体管的控制极与所述第三节点电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与控制节点电连接；
[0051] 所述第四控制晶体管的控制极与第二时钟信号端电连接，所述第四控制晶体管的第一极与所述控制节点电连接，所述第四控制晶体管的第二极与所述第二节点电连接；
[0052] 所述第五控制晶体管的控制极与所述第一节点电连接，所述第五控制晶体管的第一极与所述第二节点电连接，所述第五控制晶体管的第二极与第一电压端电连接。
[0053] 实施时，所述第二节点控制电路包括第二控制电路、第三控制电路、第四控制电路和第三存储电容电路；
[0054] 所述第二控制电路用于在第三节点的电位的控制下，使得控制节点与第二时钟信号端之间电连接；
[0055] 所述第三控制电路用于在第二时钟信号的控制下，控制所述控制节点与所述第二节点之间电连接；
[0056] 所述第四控制电路用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
[0057] 所述第三存储电容电路的第一端与所述第二节点电连接，所述第三存储电容电路的第二端与第一电压端电连接。
[0058] 实施时，所述第二控制电路包括第三控制晶体管，所述第三控制电路包括第四控制晶体管，所述第四控制电路包括第五控制晶体管；
[0059] 所述第三控制晶体管的控制极与所述第三节点电连接，所述第三控制晶体管的第一极与第二时钟信号端电连接，所述第三控制晶体管的第二极与控制节点电连接；
[0060] 所述第四控制晶体管的控制极与第二时钟信号端电连接，所述第四控制晶体管的第一极与所述控制节点电连接，所述第四控制晶体管的第二极与所述第二节点电连接；
[0061] 所述第五控制晶体管的控制极与所述第一节点电连接，所述第五控制晶体管的第一极与所述第二节点电连接，所述第五控制晶体管的第二极与第一电压端电连接。
[0062] 实施时，所述第一节点控制电路包括第六控制晶体管、第七控制晶体管和第八控制晶体管；
[0063] 所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；
[0064] 所述第七控制晶体管的控制极与所述第八控制晶体管的第二极电连接，所述第七控制晶体管的第一极与第一电压端电连接，所述第七控制晶体管的第二极与所述第一节点电连接；
[0065] 所述第八控制晶体管的控制极与所述第三节点电连接，所述第八控制晶体管的第一极与第二时钟信号端电连接。
[0066] 实施时，所述第一节点控制电路包括第六控制晶体管、第七控制晶体管和第八控制晶体管；
[0067] 所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；
[0068] 所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第八控制晶体管的第二极电连接，所述第七控制晶体管的第二极与所述第一节点电连接；
[0069] 所述第八控制晶体管的控制极与所述第三节点电连接，所述第八控制晶体管的第一极与第一电压端电连接。
[0070] 实施时，所述输出电路包括第一输出晶体管和第二输出晶体管；
[0071] 所述第一输出晶体管的控制极与所述第二节点电连接，所述第一输出晶体管的第一极与第一电压端电连接，所述第一输出晶体管的第二极与发光控制信号输出端电连接；
[0072] 所述第二输出晶体管的控制极与所述第一节点电连接，所述第二输出晶体管的第一极与所述发光控制信号输出端电连接，所述第二输出晶体管的第二极与第二电压端电连接。
[0073] 本发明还提供了一种驱动方法，应用于上述显示装置，所述驱动方法包括：
[0074] 第一节点控制电路在第一时钟信号的控制下，控制第一节点与输入端之间电连接，并在第三节点的电位和第二时钟信号的控制下，控制所述第一节点与第一电压端之间电连接，以控制所述第一节点的电位；
[0075] 当所述第一节点控制电路控制所述第一节点的电位为第一电平时，第一时钟接入控制电路在所述第一节点的电位的控制下，控制第一存储电容电路的第二端与第二时钟信号端之间断开；
[0076] 当所述第一节点控制电路控制所述第一节点的电位为第二电平时，第一时钟接入控制电路在所述第一节点的电位的控制下，控制第一存储电容电路的第二端与第二时钟信号端之间电连接。
[0077] 实施时，所述第三节点控制电路包括第一控制电路和第二存储电容电路；所述移位寄存器单元还包括第二时钟接入控制电路；所述驱动方法还包括：
[0078] 第三节点控制电路在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接，并控制所述第三节点的电位；
[0079] 当所述第三节点控制电路控制所述第三节点的电位为第一电平时，第二时钟接入控制电路在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间断开；
[0080] 当所述第三节点控制电路控制所述第三节点的电位为第二电平时，第二时钟接入控制电路在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间电连接。
[0081] 实施时，发光控制周期包括依次设置的输入阶段、第一输出阶段、第二输出阶段、第三输出阶段、第一复位阶段和第二复位阶段；所述驱动方法包括：
[0082] 在输入阶段，输入端输入第一电平，第一节点控制电路控制第一节点的电位为第一电平，输出电路控制发光控制信号输出端与第二电压端之间断开，第一时钟接入控制电路控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述第三节点控制电路控制第三节点的电位为第二电压，第二节点控制电路控制第二节点处于浮空状态；
[0083] 在第一输出阶段，输入端输入第一电平，第三节点控制电路控制第三节点的电位为第二电平；第一节点控制电路根据第二时钟信号和第三节点的电位，控制所述第一节点的电位为第一电压；第二节点控制电路在第二时钟信号的控制下，控制第二节点的电位为第二电压；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
[0084] 在第二输出阶段，输入端输入第一电平，第一节点控制电路控制所述第一节点的电位为第一电平；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；第三节点控制电路控制第三节点的电位为第二电压；第二节点控制电路控制所述第二节点处于浮空状态；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
[0085] 在第三输出阶段，输入端输入第二电平，第三节点控制电路控制第三节点的电位为第二电压；第一节点控制电路控制维持所述第一节点的电位为第一电压，第二节点控制电路控制维持第二节点的电位为第二电压；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
[0086] 在第一复位阶段，输入端输入第二电平，第一节点控制电路控制所述第一节点的电位为第二电平；所述第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；第三节点控制电路在第一时钟信号的控制下，控制第三节点的电位为第二电压；第二节点控制电路控制第二节点的电位为第一电压；所述输出电路在第一节点的电位的控制下，控制发光控制信号输出端与第二电压端之间电连接；
[0087] 在第二复位阶段，输入端输入第二电平，第一节点控制电路控制维持第一节点的电位为第二电平，第三节点控制电路控制第三节点的电位为第一电平；第二节点控制电路控制第二节点的电位为第一电压；所述第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；第三节点控制电路控制第三节点的电位为第一电平，以对第三节点的电位进行复位。
[0088] 与现有技术相比，本发明所述的显示装置和驱动方法在显示区域和驱动电路区域之间设置过渡区域，并将过渡区域的宽度设置为较小，在所述过渡区域内能够设置虚拟发光元件，以提升发光显示的均匀性。附图说明
[0089] 图1是本发明实施例所述的显示装置具有的显示区域、过渡区域和驱动电路区域的示意图；
[0090] 图2是像素电路的一实施例的电路图；
[0091] 图3是本发明实施例所述的显示装置包括的像素电路中的晶体管和存储电容的布局实施方式示意图；
[0093] 图5是本发明实施例所述的显示装置中的移位寄存器单元的结构图；
[0094] 图6是本发明实施例所述的显示装置中的移位寄存器单元的工作时序图；
[0095] 图7是本发明另一实施例所述的显示装置中的移位寄存器单元的结构图；
[0096] 图8是本发明又一实施例所述的显示装置中的移位寄存器单元的结构图；
[0097] 图9是本发明再一实施例所述的显示装置中的移位寄存器单元的结构图；
[0098] 图10是本发明又一实施例所述的显示装置中的移位寄存器单元的结构图；
[0099] 图11是本发明另一实施例所述的显示装置中的移位寄存器单元的结构图；
[0100] 图12是本发明又一实施例所述的显示装置中的移位寄存器单元的结构图；
[0101] 图13是本发明再一实施例所述的显示装置中的移位寄存器单元的结构图；
[0102] 图14是本发明所述的显示装置中的移位寄存器单元的第一具体实施例的电路图；
[0103] 图15是本发明所述的显示装置中的移位寄存器单元的具体实施例的工作时序图；
[0104] 图16是本发明所述的显示装置中的移位寄存器单元的第二具体实施例的电路图；
[0105] 图17是本发明所述的显示装置中的移位寄存器单元的第三具体实施例的电路图；
[0106] 图18是本发明所述的显示装置中的移位寄存器单元的第四具体实施例的电路图；
[0107] 图19是本发明所述的显示装置中的移位寄存器单元的第五具体实施例的电路图；
[0108] 图20是本发明所述的显示装置中的移位寄存器单元的第六具体实施例的电路图；
[0109] 图21是本发明实施例所述的显示装置的结构图。
具体实施方式
[0110] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0112] 在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
[0113] 在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
[0114] 本发明实施例所述的显示装置具有显示区域、驱动电路区域以及位于所述显示区域与驱动电路区域之间的过渡区域；
[0115] 在第一方向上，所述过渡区域的宽度小于所述驱动电路区域的宽度，所述过渡区域的宽度小于所述显示区域的宽度；
[0116] 所述显示装置还包括设置于所述显示区域的阵列排布的多个像素电路；所述像素电路包括相互电连接的第一发光元件和像素驱动电路，所述像素驱动电路用于为所述第一发光元件提供驱动电流；
[0117] 所述第一发光元件包括第一电极、第二电极，以及，位于所述第一电极和所述第二电极之间的发光层；所述第二电极的面积大于所述第一电极的面积；
[0118] 不同的所述第一发光元件包括的第一电极彼此间隔设置。
[0119] 本发明实施例所述的显示装置在显示区域和驱动电路区域之间设置过渡区域，并将过渡区域的宽度设置为较小，在所述过渡区域内能够设置虚拟发光元件，以提升发光显示的均匀性。
[0120] 在本发明实施例中，所述显示装置可以包括多行栅线、多行发光控制线和多列数据线，所述多行栅线和所述多列数据线围设出多行多列像素区域，所述像素电路可以设置于所述像素区域内，但不以此为限。
[0121] 在本发明实施例中，所述第一方向可以为与所述栅线大致平行的方向，但不以此为限。并所述发光控制线可以与所述栅线大致平行。
[0122] 所述第一方向与所述栅线大致平行指的可以是：所述第一方向所在直线与所述栅线之间的夹角大于或等于0度而小于或等于20度，但不以此为限。所述第一方向所在直线与所述栅线之间的夹角可以为：所述第一方向所在直线与所述栅线相交形成的锐角。
[0123] 所述发光控制线与所述栅线大致平行指的可以是：所述发光控制线与所述栅线之间的夹角大于或等于0度而小于或等于20度，但不以此为限。所述发光控制线与所述栅线之间的夹角可以为：所述发光控制线与所述栅线相交形成的锐角。
[0124] 在本发明实施例中，所述第一电极可以具有一定图案，并不同的第一发光元件包括的第一电极之间可以相互间隔设置。
[0126] 在本发明实施例中，所述显示装置包括的第一发光元件可以具有多种颜色，例如，所述第一发光元件可以为红色发光元件、绿色发光元件或蓝色发光元件；或者，所述第一发光元件可以为红色发光元件、绿色发光元件、蓝色发光元件或白色发光元件，但不以此为限。
[0127] 具体的，本发明实施例所述的显示装置还可以包括显示基板，所述像素电路设置于所述显示基板上；
[0128] 所述像素驱动电路在所述显示基板上的正投影的面积与所述第一电极在所述显示基板上的正投影的面积不同。
[0129] 具体的，本发明实施例所述的显示装置还可以包括设置于所述驱动电路区域的发光控制电路；
[0130] 所述发光控制电路包括多级移位寄存器单元；
[0131] 所述移位寄存器单元的输出端穿过所述过渡区域与所述显示区域中的相应行像素驱动电路电连接，以为所述相应行像素驱动电路提供发光控制信号。
[0132] 在具体实施时，本发明所述的显示装置还可以包括设置于所述过渡区域的第二发光元件；所述第二发光元件的结构与所述第一发光元件的结构相同；所述第二发光元件包括发光层；
[0133] 所述第二发光元件包括的发光层的面积与所述第一发光元件的发光层的面积相同，以改善第一发光元件的显示不均匀性。
[0135] 在制作显示面板时，如果不在制作第一发光元件的同时制作第二发光元件，而是仅在显示区域中制作多行多列第一发光元件，则在显示区域的最边缘，第一发光元件的发光层的膜厚和性能会与显示区域中间的第一发光元件的发光层的膜厚和性能相差很大，从而影响显示均匀性。基于此，本发明实施例在过渡区域制作第二发光元件，第二发光元件的结构与第一发光元件的结构相同，第二发光元件的发光层的面积与所述第一发光元件的发光层的面积相同，也即通过一道工艺同时制作第一发光元件和第二发光元件，并控制在显示装置进行显示操作时第二发光元件不发光，从而使得设置于显示区域的边缘的第一发光元件的膜厚和性能与显示区域中的其他的第一发光元件的膜厚和性能相差不大，提升第一发光元件的显示均匀性。并由于在显示装置进行显示操作时，第二发光元件不发光，则即使第二发光元件的膜厚和性能与第一发光元件的膜厚和性能相差较大，也不会影响显示均匀性。
[0136] 在本发明实施例中，所述第二发光元件可以为dummy（虚拟）发光元件。
[0137] 如图1所示，本发明实施例所述的显示装置具有显示区域AA、第一驱动电路区域AD1、第二驱动电路区域AD2、位于所述显示区域AA与第一驱动电路区域AD1之间的第一过渡区域AG1，以及，位于所述显示区域AA与第二驱动电路区域AD2之间的第二过渡区域AG2；
[0138] 在显示区域AA中设置有多行多列像素驱动电路，并显示装置包括多行发光控制线和多列数据线；
[0139] 在横向上，所述第一过渡区域AG1的宽度d1小于所述第一驱动电路区域AD1的宽度d2，所述第一过渡区域AG1的宽度d1小于所述显示区域AA的宽度d0，所述第二过渡区域AG2的宽度d3小于所述第二驱动电路区域AD2的宽度d4，所述第二过渡区域AG2的宽度d3小于所述显示区域AA的宽度d0；
[0140] 在所述显示区域AA中，标号为Pnm的为第n行第m列像素电路，标号为EMn的为第n行发光控制线，标号为Dm的为第m列数据线，第一过渡区域AG1中的De1n为第n左侧虚拟发光元件，第二过渡区域AG2中的De2n为第n右侧虚拟发光元件，m和n都为正整数；
[0141] 在第一驱动电路区域AD1中，标号为S1的为第一发光控制电路，标号为S2的为第二发光控制电路；
[0142] 所述第一发光控制电路S1从左侧为多行发光控制线提供相应的发光控制信号，所述第二发光控制电路S2从右侧为多行发光控制线提供相应的发光控制信号；
[0143] 在图1中，标号为ESZ1的为S1包括的第一级移位寄存器单元，标号为ESZ2的为S1包括的第二级移位寄存器单元，标号为ESZN-1的为S1包括的第N-1级移位寄存器单元，标号为ESZN的为S1包括的第N级移位寄存器单元；N为大于1的整数；
[0144] 在图1中，标号为ESR1的为S2包括的第一级移位寄存器单元，标号为ESR2的为S2包括的第二级移位寄存器单元，标号为ESRN-1的为S2包括的第N-1级移位寄存器单元，标号为ESRN的为S1包括的第N级移位寄存器单元。
[0145] 在图1中，在显示区域AA中，方框所示的为像素电路，在第一过渡区域AG1和第二过渡区域AG2中，斜线所示的为虚拟发光元件。
[0146] 在本发明实施例中，所述显示装置可以为有机电致发光显示装置，所述显示装置包括有机电致发光显示面板，在有机电致发光显示面板的像素电路中，所述第一发光元件可以为有机发光元件，驱动晶体管与有机发光元件连接，在数据信号、栅极驱动信号、发光控制信号等信号的控制下向有机发光元件输出驱动电流，从而驱动有机发光元件发光。
[0148] 在具体实施时，所述有机电致发光显示面板可以包括多行栅线、多列数据线、电压线、发光控制线和阵列排布的多个像素电路；每个像素电路包括像素驱动电路和第一发光元件；所述像素驱动电路可以分别与相应行栅线、相应列数据线、相应行发光控制线和电压线电连接，在所述相应行栅线上的栅极驱动信号和相应行发光控制线上的发光控制信号的控制下，根据所述相应列数据线上的数据电压控制所述有机发光元件发光。
[0149] 如图2所示，所述像素电路的一实施例可以包括第一发光元件E1、驱动晶体管M1、数据写入晶体管M2、补偿晶体管M3、第一发光控制晶体管M4、第二发光控制晶体管M5、第一复位晶体管M6、第二复位晶体管M7和存储电容Cst；在图2中，标号为ELVDD的为电源电压线，标号为ELVSS的为低电压线，标号为Vint的为初始电压线；在图2所示的实施例中，电压线包括电源电压线ELVDD、低电压线ELVSS和初始电压线Vint；
[0150] 在图2中，标号为Gn的为第n行栅线，标号为Resetn的为第n行复位线，标号为Resetn+1的为第n+1行复位线，标号为Dm的为第m列数据线；
[0152] 所述驱动晶体管M1的第一极通过所述第一发光控制晶体管M4与所述电源电压线ELVDD电连接；所述驱动晶体管M1的第二极通过所述第二发光控制晶体管M5与所述第一发光元件E1的阳极电连接；
[0153] 所述第一发光控制晶体管M4的控制极和所述第二发光控制晶体管M5的控制极都与第n行发光控制线EMn电连接；
[0154] M2的控制极与第n行栅线Gn电连接，M2的第一极与第m列数据线Dm电连接，M2的第二极与M1的第一极电连接；
[0155] M3的控制极与第n行栅线Gn电连接，M3的第一极与M1的控制极电连接，M3的第二极与M1的第二极电连接；
[0156] Cst的第一端与电源电压线ELVDD电连接，Cst的第二端与M1的控制极电连接；
[0157] M6的控制极与第n行复位线Resetn电连接，M6的第一极与M1的控制极电连接，M6的第二极与初始电压线Vint电连接；
[0158] M7的控制极与第n+1行复位线Resetn+1电连接，M7的第一极与E1的阳极电连接，M7的第二极与初始电压线Vint电连接；E1的阴极与低电压线ELVSS电连接。
[0159] 在图2所示的实施例中，各晶体管可以为p型薄膜晶体管，但不以此为限。
[0160] 如图2所示的像素电路的实施例在工作时，
[0161] M4和M5在EMn提供的发光控制信号的控制下导通或关断；
[0162] M2在Gn提供的栅极驱动信号的控制下，控制将Dm上的数据电压写入M1的第一极，M3在Gn提供的栅极驱动信号的控制下，控制对M1的阈值电压进行补偿；
[0163] M6在Resetn提供的第一复位信号的控制下，控制将Vint提供的初始电压写入M1的控制极；
[0164] M7在Resetn+1提供的第二复位信号的控制下，控制将Vint提供的初始电压写入E1的阳极。
[0165] 在具体实施时，所述第一复位信号和所述第二复位信号可以相同，所述第一复位信号和所述第二复位信号也可以不同；
[0166] 具体的，所述第一复位信号可以为相邻上一级栅极驱动信号，所述第二复位信号可以是所述栅极驱动信号，但不以此为限。
[0167] 图2所示的像素电路的实施例仅为像素电路的一种具体实施方式，在具体实施时，所述像素电路的结构也可以为其他电路结构，例如，像素电路结构可以还包含稳定电容，所述稳定电容的第一端与数据线电连接，所述稳定电容的第二端与电源电压线电连接。
[0168] 图2所示的像素电路的实施例可以为第n行第m列像素电路，m和n都为正整数。在图2中，第n行第m列像素驱动电路包括M1、M2、M3、M4、M5、M6、M7和Cst。
[0169] 图3是本发明实施例所述的显示基板中的晶体管和存储电容的布局实施方式示意图，图3是由从下至上的有源层、第一栅金属层、第二栅金属层和第一源漏金属层组成。在图3中，标号为Dm的是第m列数据线，标号为Dm+1的为第m+1列数据线，标号为ELVDD的为电源电压线，标号为Vint的为初始电压线，标号为Resetn的为第n行复位线，标号为Resetn+1的为第n+1行复位线，标号为EMn的为第n行发光控制线，标号为EMn+1的为第n+1行发光控制线，标号为Gn的为第n行栅线，标号为Gn+1的为第n+1行栅线。
[0170] 在图3中，标号为16g的为M6的有源层图形的沟道区，标号为16s的为M6的有源层图形的源极区，标号为16d的为M6的有源层图形的漏极区，标号为13g的为M3的有源层图形的沟道区，标号为11g的为M1的有源层图形的沟道区，标号为11d的为M1的有源层图形的漏极区，标号为11s的为M1的有源层图形的源极区；标号为12g的为M2的有源层图形的沟道区，标号为12s的为M2的有源层图形的源极区，标号为14g的为M4的有源层图形的沟道区，标号为14s的为M4的有源层图形的源极区，标号为15g的为M5的有源层图形的沟道区，标号为15d的为M5的有源层图形的漏极区，标号为17g的为M7的有源层图形的沟道区，标号为17s的为M7的有源层图形的源极区，标号为Csa的为存储电容Cst的第一极板。
[0171] 图4在图3的基础上增加了第n行第m列像素电路包括的第一发光元件的阳极Anm，以及，第n+1行第m列像素电路包括的第一发光元件的阳极An+1m。
[0172] 由图4可知，Anm占用的面积不等于第n行第m列像素驱动电路占用的面积；Anm可以不完全设置于第n行第m列像素区域内，第n行第m列像素区域可以是由Resetn、Resetn+1、Dm和Dm+1围成的区域，但不以此为限。
[0173] 在相关技术中，随着平板显示技术的发展，相关技术领域的技术人员开始利用显示面板的 边缘搭建发光控制GOA（Gate On Array，设置于阵列基板上的驱动电路），其包括多个级联的移位寄存器单元，通过各移位寄存器单元向对应的发光控制线输出发光控制信号，以实现发光控制IC（Integrated Circuit，集成电路）的功能，这样的设计可以省去在显示面板的边框区域单独设置发光控制驱动IC，有利于实现显示面板的窄边框设计，同时降低了相关产品的生产成本。但现有的发光控制电路包括的移位寄存器单元在输出阶段和复位阶段，输出的发光控制信号不稳定，并该移位寄存器单元中的节点的电位易受其他信号的干扰，影响显示面板的显示效果。基于此，本发明实施例所述的显示装置中的移位寄存器单元通过采用第一时钟接入控制电路，使得发光控制信号输出稳定，确保显示面板的显示效果。
[0174] 本发明实施例所述的显示装置中的移位寄存器单元，用于生成发光控制信号，所述移位寄存器单元包括输入端、第一节点控制电路、第一存储电容电路、第一时钟接入控制电路、第二节点控制电路、第三节点控制电路、输出电路和发光控制信号输出端，其中，[0175] 所述第一节点控制电路用于在第一时钟信号的控制下，控制第一节点与输入端之间电连接，并在第三节点的电位和第二时钟信号的控制下，控制所述第一节点与第一电压端之间电连接；
[0176] 所述第一存储电容电路的第一端与所述第一节点电连接；
[0177] 所述第一时钟接入控制电路用于在所述第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；
[0178] 所述第三节点控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接，并用于控制所述第三节点的电位；
[0179] 所述第二节点控制电路用于在第三节点的电位和第二时钟信号的控制下，控制第二节点的电位，并用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
[0180] 所述输出电路用于在第一节点的电位和第二节点的电位的控制下，控制生成并通过发光控制信号输出端输出发光控制信号。
[0181] 在具体实施时，所述第一电压端可以为高电压端，所述第二电压端可以为低电压端，但不以此为限。
[0182] 本发明实施例所述的显示装置中的移位寄存器单元通过采用第一时钟接入控制电路，使得发光控制信号输出稳定，确保显示面板的显示效果。
[0183] 在具体实施时，所述输出电路还可以与第一电压端和第二电压端电连接，所述输出电路用于在第一节点的电位的控制下，控制所述发光控制信号输出端与所述第二电压端之间是否电连接，在所述第二节点的电位的控制下，控制所述发光控制信号输出端与所述第一电压端之间是否电连接。
[0184] 本发明实施例所述的显示装置中的移位寄存器单元在工作时，
[0185] 当第一节点的电位为第一电平时，第一时钟接入控制电路控制第一存储电容电路的第二端与第二时钟信号端之间断开，从而使得第一存储电容的第二端的电位不受第二时钟信号的影响，保证输出电路在第一节点的电位的控制下，控制发光控制信号输出端与第二电压端之间断开，确保所述发光控制信号输出端输出发光控制信号，提升发光控制信号输出的稳定性；
[0186] 当第一节点的电位为第二电平时，所述第一时钟接入控制电路控制第一存储电容电路的第二端与第二时钟信号端之间电连接，从而使得第一存储电容的第二端的电位随着第二时钟信号的变化而变化，增强所述输出电路的输出能力，使得所述输出电路能够在第一节点的电位的控制下，确保所述发光控制信号输出端与所述第二电压端之间电连接，能够对发光控制信号输出端进行复位，提升发光控制信号输出的稳定性。
[0187] 在具体实施时，所述第一电平可以为高电平，所述第二电平可以为低电平，但不以此为限。
[0188] 在具体实施时，所述输出电路用于将所述发光控制信号提供至像素电路中的发光控制晶体管的控制极，以在第一阶段控制所述发光控制晶体管关断；
[0189] 所述第一阶段持续的时间大于所述第一时钟信号的周期，所述第一阶段持续的时间大于所述第二时钟信号的周期。
[0190] 在本发明实施例中，所述第一阶段可以包括第一输出阶段、第二输出阶段和第三输出阶段，但不以此为限。
[0191] 在实际操作时，所述输出电路可以用于将所述发光控制信号提供至像素电路中的发光控制晶体管的控制极，以在第二阶段控制所述发光控制晶体管导通；所述第二阶段例如可以包括第一前置阶段、第二前置阶段、输入阶段、第一复位阶段、第二复位阶段和复位保持阶段，但不以此为限。
[0192] 在具体实施时，所述第一时钟信号和所述第二时钟信号具有相位相反的第一时间段和相位相同的第二时间段；
[0193] 所述第二时间段与所述第一时间段相邻；
[0194] 在所述第二时间段，所述第一时钟信号的电位和所述第二时钟信号的电位都为第一电平。
[0195] 在本发明实施例中，所述第一时钟信号和所述第二时钟信号具有相位相反的第一时间段和相位相同的第二时间段指的可以是：
[0196] 在所述第一时间段，当所述第一时钟信号的电位为第一电平时，所述第二时钟信号的电位为第二电平，当所述第一时钟信号的电位为第二电平时，所述第二时钟信号的电位为第一电平；在所述第二时间段，当所述第一时钟信号的电位为第一电平时，所述第二时钟信号的电位为第一电平；但不以此为限。
[0197] 并且，在本发明实施例中，所述第二时间段可以设置于所述第一时间段之前，所述第二时间段也可以设置于所述第一时间段之后。
[0198] 在具体实施时，所述第一时间段持续的时间可以大于所述第二时间段持续的时间，但不以此为限。
[0199] 本发明实施例所述的显示装置中的移位寄存器单元，用于生成发光控制信号，如图5所示，所述移位寄存器单元包括输入端STV、第一节点控制电路11、第一存储电容电路12、第一时钟接入控制电路13、第三节点控制电路14、第二节点控制电路15、输出电路16和发光控制信号输出端OUT，其中，
[0200] 所述第一节点控制电路11分别与第一时钟信号端、第一节点N1、输入端STV、第三节点N3、第二时钟信号端和第一电压端电连接，用于在第一时钟信号CK的控制下，控制第一节点N1与输入端STV之间电连接，并在第三节点N3的电位和第二时钟信号CB的控制下，控制所述第一节点N1与第一电压端之间电连接；所述第一时钟信号端用于提供第一时钟信号CK，所述第二时钟信号端用于提供第二时钟信号CB，所述第一电压端用于提供第一电压V1；
[0201] 所述第一存储电容电路12的第一端与所述第一节点N1电连接；
[0202] 所述第一时钟接入控制电路13分别与第一节点N1、所述第一存储电容电路12的第二端和第二时钟信号端电连接，用于在所述第一节点N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接；
[0203] 所述第三节点控制电路14分别与第一时钟信号端、第三节点N3、第二电压端和第一节点N1电连接，用于在第一时钟信号CK的控制下，控制第三节点N3与所述第二电压端之间电连接，并在所述第一节点N1的电位的控制下，控制所述第三节点N3与第一时钟信号端之间电连接，并用于控制所述第三节点N3的电位；所述第二电压端用于输入第二电压V2；
[0204] 所述第二节点控制电路15分别与第三节点N3、第二时钟信号端、第二节点N2、第一节点N1和第一电压端电连接，用于在第三节点N3的电位和第二时钟信号CB的控制下，控制第二节点N2的电位，并用于在第一节点N1的电位的控制下，控制所述第二节点N2与所述第一电压端之间电连接；
[0205] 所述输出电路16分别与第一节点N1、第二节点N2、发光控制信号输出端OUT、第一电压端和第二电压端电连接，用于在第一节点N1的电位的控制下，控制所述发光控制信号输出端OUT与所述第二电压端电连接，在所述第二节点的电位的控制下，控制所述发光控制信号输出端OUT与所述第一电压端电连接。
[0206] 在具体实施时，所述输入端STV输入的可以是起始信号，也可以是相邻上一级发光控制信号，但不以此为限。
[0207] 在具体实施时，所述第一存储电容电路可以包括第一存储电容；
[0208] 所述第一存储电容的第一端为所述第一存储电容电路的第一端，所述第一存储电容的第二端为所述第一存储电容电路的第二端。
[0209] 在具体实施时，所述输出电路可以包括第一输出晶体管和第二输出晶体管；
[0210] 第一输出晶体管的控制极与第二节点电连接，第一输出晶体管的第一极与第一电压端电连接，第一输出晶体管的第二极与发光控制信号输出端电连接；
[0211] 第二输出晶体管的控制极与第一节点电连接，第二输出晶体管的第一极与发光控制信号输出端电连接，第二输出晶体管的第二极与第二电压端电连接。
[0212] 本发明如图5所示的移位寄存器单元的实施例在工作时，当所述输出电路16包括的栅极与第一节点N1电连接的第二输出晶体管为p型晶体管时，
[0213] 当N1的电位为低电平时，所述第一时钟接入控制电路13控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接，并此时CB的电位由高电平跳变为低电平，从而可以使得N1的电位（也即所述第一存储电容电路12的第一端的电位）变得更低，从而增强所述第二输出晶体管的输出能力；
[0214] 当N1的电位为高电平时，所述第二输出晶体管关断，所述第一时钟接入控制电路13控制所述第一存储电容电路12的第二端与第二时钟信号端之间断开，则第二时钟信号CB的变化不影响N1的电位，保证N1的高电位，保证所述第二输出晶体管不导通，提升发光控制信号输出的稳定性。
[0215] 在本发明实施例中，以第一电压为高电压，第二电压为低电压，第一电平为高电平，第二电平为低电平为例说明；但不以此为限。在实际操作时，所述第一电压也可以为低电压，所述第二电压也可以为高电压，所述第一电平也可以为低电平，所述第二电平可以为高电平。
[0216] 本发明如图5所述的移位寄存器单元的实施例在工作时，如图6所示，发光控制周期包括依次设置的第一前置阶段t01、第二前置阶段t02、输入阶段t1、第一输出阶段t21、第二输出阶段t22、第三输出阶段t23、第一复位阶段t3、第二复位阶段t4和复位保持阶段t5；在第一前置阶段t01和第二前置阶段t02之间设置有前置间隔阶段t00；在输入阶段t1与第一输出阶段t21之间设置有第一间隔阶段t10；在第一输出阶段t21与第二输出阶段t22之间设置有第二间隔阶段t20；在第二输出阶段t22与第三输出阶段t23之间设置有第三间隔阶段t30；在第三输出阶段t23与第一复位阶段t3之间设置有第四间隔阶段t40；在第一复位阶段t3与第二复位阶段t4之间设置有第五间隔阶段t50；
[0217] 在第一前置阶段t01，第一时钟信号CK的电位为第二电平，第二时钟信号CB的电位为第一电平，输入端STV输入第二电平，第一节点控制电路11控制第一节点N1与输入端STV之间电连接，以控制N1的电位为第二电平，第二节点控制电路15控制第二节点N2与第一电压端之间电连接，以使得所述第二节点N2的电位为第一电压；所述输出电路16在第一节点N1的电位的控制下，控制发光控制信号输出端OUT与第二电压端之间电连接，所述输出电路16在第二节点N2的电位的控制下，控制发光控制信号输出端OUT与第一电压端之间断开，从而使得发光控制信号的电位为第二电压；第一时钟接入控制电路13在N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接；
[0218] 在所述前置间隔阶段t00，第一时钟信号CK的电位和第二时钟信号CB的电位都为第一电平，所述第一节点控制电路11控制维持N1的电位为第二电平，所述第三节点控制电路14在第一节点N1的电位的控制下，控制第三节点N3接入CK，从而控制N3的电位为第一电平；第二节点控制电路15在第一节点N1的电位的控制下，控制所述第二节点N2与所述第一电压端之间电连接，以控制第二节点N2的电位维持为第一电压；第一时钟接入控制电路13在N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接；
[0219] 在第二前置阶段t02，第一时钟信号CK的电位为第一电平，第二时钟信号CB的电位由第一电平跳变为第二电平，第一节点控制电路11维持N1的电位为第二电平，第二节点控制电路15控制维持N2的电位为第一电平；第一时钟接入控制电路13在N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接，并由于电容自举效应，N1的电位被进一步拉低，能够保证所述输出电路16在第一节点N1的电位的控制下，控制发光控制信号输出端OUT与第二电压端之间电连接，以控制OUT输出第二电压；
[0220] 在输入阶段t1，第一时钟信号CK的电位为第二电平，第二时钟信号CB的电位为第一电平，输入端STV输入第一电平，第一节点控制电路11控制第一节点N1与输入端STV之间电连接，以控制N1的电位为第一电平，所述输出电路16控制发光控制信号输出端OUT与第二电压端之间断开，第一时钟接入控制电路13控制所述第一存储电容电路12的第二端与第二时钟信号端之间断开，以使得第一存储电容电路12的第一端的电位（也即第一节点N1的电位）不受CB的影响；所述第三节点控制电路14在第一时钟信号CK的控制下，控制第三节点N3与所述第二电压端之间电连接，从而控制N3的电位为第二电压，第二节点控制电路15在第三节点N3的电位和第二时钟信号CB的控制下，控制所述第二节点N2处于浮空状态，从而使得N2的电位维持为第一电平，所述输出电路16控制OUT仍然输出第二电压；
[0221] 在所述第一间隔阶段t10，第一时钟信号CK的电位跳变为第一电平，第二时钟信号CB的电位为第一电平，第一节点控制电路11控制维持第一节点N1的电位为第一电平，第三节点控制电路14控制维持第三节点N3的电位为第二电压；
[0222] 在第一输出阶段t21，第一时钟信号CK的电位维持为第一电平，第二时钟信号CB的电位由第一电平跳变为第二电平，STV输入第一电平，第三节点控制电路14控制第三节点N3的电位为第二电平；第一节点控制电路11根据第二时钟信号CB和第三节点N3的电位，控制所述第一节点N1的电位为第一电压；第二节点控制电路15在第二时钟信号CB的控制下，控制第二节点N2的电位为第二电压；所述第一时钟接入控制电路13在N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间断开，以使得所述第一节点N1的电位不会受CB的影响，从而使得N1的电位能够保持为第一电压；所述输出电路16在第二节点N2的电位的控制下，控制发光控制信号输出端OUT与第一电压端之间电连接，从而控制OUT输出第一电压；
[0223] 在所述第二间隔阶段t20，第二时钟信号CB的电位由第二电平跳变为第一电平，第一时钟信号CK的电位为第一电平，STV输入第一电平，第一节点控制电路11控制维持所述第一节点N1的电位为第一电压，第二节点控制电路15控制维持第二节点N2的电位为第二电压；
[0224] 在第二输出阶段t22，第一时钟信号CK的电位由第一电平跳变为第二电平，第二时钟信号CB的电位维持为第一电平，STV输入第一电平，第一节点控制电路11控制所述第一节点N1的电位为第一电平；第一时钟接入控制电路13在N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB的影响，从而使得N1的电位能够维持为第一电平；第三节点控制电路14在第一时钟信号CK的控制下，控制第三节点N3与第二电压端之间电连接，以控制第三节点N3的电位为第二电压；第二节点控制电路15控制所述第二节点N2处于浮空状态，以使得所述第二节点N2的电位维持为第二电压；所述输出电路16在第二节点N2的电位的控制下，控制发光控制信号输出端OUT与第一电压端之间电连接，从而控制OUT输出第一电压；
[0225] 在所述第三间隔阶段t30，第一时钟信号CK的电位由第二电平跳变为第一电平，第二时钟信号CB的电位维持为第一电平，STV输入第一电平，第一节点控制电路11控制维持所述第一节点N1的电位为第一电压，第二节点控制电路15控制维持第二节点N2的电位为第二电压；
[0226] 在第三输出阶段t23，STV输入第二电平，第一时钟信号CK的电位为第一电平，第二时钟信号CB的电位由第一电平跳变为第二电平，第三节点控制电路14控制第三节点N3的电位为第二电压；第一节点控制电路11控制维持所述第一节点N1的电位为第一电压，第二节点控制电路15控制维持第二节点N2的电位为第二电压；第一时钟接入控制电路13在N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB的影响，从而使得N1的电位能够维持为第一电平；所述输出电路16在第二节点N2的电位的控制下，控制发光控制信号输出端OUT与第一电压端之间电连接，从而控制OUT输出第一电压；
[0227] 在第四间隔阶段t40，CB的电位由第二电平跳变为第一电平，CK的电位为第一电平，STV输入第二电平，第一节点控制电路11控制维持所述第一节点N1的电位为第一电压，第二节点控制电路15控制维持第二节点N2的电位为第二电压；
[0228] 在第一复位阶段t3，CB的电位为第一电平，CK的电位由第一电平跳变为第二电平，STV输入第二电平，第一节点控制电路11在第一时钟信号CK的控制下，控制第一节点N1与输入端STV之间电连接，以控制所述第一节点N1的电位为第二电平；所述第一时钟接入控制电路13在第一节点N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接；第三节点控制电路14在第一时钟信号CK的控制下，控制第三节点N3与第二电压端之间电连接，从而控制所述第三节点N3的电位为第二电压；第二节点控制电路15在第一节点N1的电位的控制下，控制第二节点N2与第一电压端之间电连接，从而控制第二节点N2的电位为第一电压；所述输出电路16在第一节点N1的电位的控制下，控制发光控制信号输出端OUT与第二电压端之间电连接；
[0229] 在第五间隔阶段t50，第一时钟信号CK的电位由第二电平跳变为第一电平，第二时钟信号CB的电位为第一电平；第一节点控制电路11控制第一节点N1处于浮空状态，从而控制维持所述第一节点N1的电位为第二电平；第二节点控制电路15在第一节点N1的电位的控制下，控制第二节点N2与第一电压端之间电连接，从而控制第二节点N2的电位为第一电压；
[0230] 在第二复位阶段t4，第一时钟信号CK的电位为第一电平，第二时钟信号CB的电位由第一电平跳变为第二电平，第一节点控制电路11控制维持第一节点N1的电位为第二电平，第三节点控制电路14在第一节点N1的电位的控制下，控制第三节点N3接入CK，以控制第三节点N3的电位为第一电平；第二节点控制电路15在第一节点N1的电位的控制下，控制第二节点N2与第一电压端之间电连接，从而控制第二节点N2的电位为第一电压；所述第一时钟接入控制电路13在第一节点N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接，在电容自举作用下，进一步拉低第一节点N1的电位，以提升所述输出电路16包括的第二输出晶体管的输出能力，以进一步拉低所述发光控制信号输出端OUT输出的发光控制信号的电位；同时第三节点控制电路14在第一节点N1的电位的控制下，控制第三节点N3接入CK，以控制N3的电位为第一电平，以对N3进行复位；
[0231] 在复位保持阶段t5，STV输入第二电平，第一时钟信号CK的电位间隔为第二电平、第一电平，第二时钟信号CB的电位间隔为第一电平、第二电平；
[0232] 在所述复位保持阶段t5，当CK的电位为第二电平，CB的电位为第一电平时，第一节点控制电路11在CK的控制下，控制第一节点N1的电位为第二电平；第三节点控制电路14在第一时钟信号CK的控制下，控制第三节点N3与第二电压端之间电连接，并在第一节点N1的电位的控制下，控制第三节点N3接入CK，从而控制N3的电位为第二电平；第二节点控制电路15在第一节点N1的电位的控制下，控制第二节点N2与第一电压端之间电连接，从而控制第二节点N2的电位为第一电压；所述输出电路16在第一节点N1的电位的控制下，控制发光控制信号输出端OUT与第二电压端之间电连接；
[0233] 在所述复位保持阶段t5，当CK的电位为第一电平，CB的电位由第一电平跳变为第二电平时，第一节点控制电路11控制维持第一节点N1的电位为第二电平，第三节点控制电路14在第一节点N1的电位的控制下，控制第三节点N3接入CK，以控制第三节点N3的电位为第一电平；第二节点控制电路15在第一节点N1的电位的控制下，控制第二节点N2与第一电压端之间电连接，从而控制第二节点N2的电位为第一电压；所述第一时钟接入控制电路13在第一节点N1的电位的控制下，控制所述第一存储电容电路12的第二端与第二时钟信号端之间电连接，在电容自举作用下，进一步拉低第一节点N1的电位，以提升所述输出电路16包括的第二输出晶体管的输出能力，所述输出电路16在第一节点N1的电位的控制下，控制发光控制信号输出端OUT与第二电压端之间电连接。
[0234] 在图6中，t21可以为所述第一时间段，t10和t20可以为第二时间段，t10设置于t21之前，t20设置于t21之后；
[0235] 在t21，CK的电位为第一电平，CB的电位为第二电平；
[0236] 在t10，CK的电位和CB的电位都为第一电平；
[0237] 在t20，CK的电位和CB的电位都为第一电平；
[0238] t21持续的时间大于t10持续的时间，t21持续的时间大于t20持续的时间。
[0239] 具体的，所述第一时钟接入控制电路可以包括第一时钟接入控制晶体管；
[0240] 所述第一时钟接入控制晶体管的控制极与所述第一节点电连接，所述第一时钟接入控制晶体管的第一极与所述第一存储电容电路的第二端电连接，所述第一时钟接入控制晶体管的第二极与所述第二时钟信号端电连接。
[0241] 如图7所示，在图5所述的移位寄存器单元的实施例的基础上，所述第一时钟接入控制电路13可以包括第一时钟接入控制晶体管T13；
[0242] 所述第一时钟接入控制晶体管T13的栅极与所述第一节点N1电连接，所述第一时钟接入控制晶体管T13的源极与所述第一存储电容电路12的第二端电连接，所述第一时钟接入控制晶体管T13的漏极接入第二时钟信号CB。
[0243] 在图7所示的实施例中，T13为p型薄膜晶体管，但不以此为限。
[0244] 本发明如图7所示的移位寄存器单元的实施例在工作时，
[0245] 当N1的电位为低电平时，T13打开，以控制第一存储电容电路12的第二端接入CB，则当CB的电位由高电平跳变为低电平时，N1的电位被拉至更低，从而能够增强输出电路包括的第二输出晶体管的输出能力；
[0246] 当N1的电位为高电平时，T13关断，以控制第一存储电容电路12的第二端与第二时钟信号端之间断开，则N1的电位不受CB影响，能够保证所述第二输出晶体管关断，防止误输出。
[0247] 根据一种具体实施方式，所述第三节点控制电路可以包括第一控制电路和第二存储电容电路；
[0248] 所述第一控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接；
[0249] 所述第二存储电容电路的第一端与所述第三节点电连接，所述第二存储电容电路的第二端与第二时钟信号端电连接。
[0250] 在具体实施时，所述第二存储电容电路可以包括第二存储电容，所述第二存储电容的第一端为所述第二存储电容电路的第一端，所述第二存储电容的第二端为所述第二存储电容电路的第二端。
[0251] 如图8所示，在图5所示的移位寄存器单元的实施例的基础上，所述第三节点控制电路可以包括第一控制电路141和第二存储电容电路142；
[0252] 所述第一控制电路141分别与第三节点N3、第一节点N1、低电压端和第一时钟信号端电连接，用于在第一时钟信号CK的控制下，控制第三节点N3与所述低电压端之间电连接，并在所述第一节点N1的电位的控制下，控制所述第三节点N3与第一时钟信号端之间电连接；所述低电压端用于输入低电压VGL；
[0253] 所述第二存储电容电路142的第一端与所述第三节点N3电连接，所述第二存储电容电路142的第二端与第二时钟信号端电连接；所述第二时钟信号端用于输入第二时钟信号CB。
[0254] 在图8所示的实施例中，第二电压为低电压VGL，但不以此为限。
[0255] 本发明如图8所示的移位寄存器单元的实施例在工作时，第一控制电路141在第一时钟信号CK与第一节点N1的电位的控制下，控制第三节点N3的电位，并所述第二存储电容电路142的第一端与所述第三节点N3电连接，所述第二存储电容电路142的第二端接入第二时钟信号CB，以能够根据第二时钟信号CB的电位控制第三节点N3的电位。
[0256] 在优选情况下，本发明实施例所述的显示装置中的移位寄存器单元还可以包括第二时钟接入控制电路；
[0257] 所述第二存储电容电路的第二端通过所述第二时钟接入控制电路与所述第二时钟信号端电连接；所述第二时钟接入控制电路用于在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间电连接。
[0258] 如图9所示，在图8所示的移位寄存器单元的实施例的基础上，本发明实施例所述的显示装置中的移位寄存器单元还可以包括第二时钟接入控制电路17；
[0259] 所述第二存储电容电路142的第二端通过所述第二时钟接入控制电路17与所述第二时钟信号端电连接；所述第二时钟信号端用于输入第二时钟信号CB；
[0260] 所述第二时钟接入控制电路17分别与第三节点N3、所述第二存储电容电路142的第二端和所述第二时钟信号端电连接，用于在第三节点N3的电位的控制下，控制所述第二存储电容电路142的第二端与所述第二时钟信号端之间电连接。
[0261] 本发明如图9所示的移位寄存器单元的实施例在工作时，
[0262] 当N3的电位为第一电平时，所述第二时钟信号接入控制电路17控制第二存储电容电路142的第二端与第二时钟信号端之间断开，以使得第三节点N3的电位不受CB的影响；
[0263] 当N3的电位为第二电平时，所述第二时钟信号接入控制电路17控制第二存储电容电路142的第二端与第二时钟信号端之间电连接，以使得当CB的电位由第一电平跳变至第二电平时，所述第三节点N3的电位能够相应改变。
[0264] 具体的，所述第二时钟接入控制电路可以包括第二时钟接入控制晶体管；
[0265] 所述第二时钟接入控制晶体管的控制极与所述第三节点电连接，所述第二时钟接入控制晶体管的第一极与所述第二时钟信号端电连接，所述第二时钟接入控制晶体管的第二极与所述第二存储电容电路的第二端电连接。
[0266] 如图10所示，在图9所示的移位寄存器单元的实施例的基础上，所述第二时钟接入控制电路17可以包括第二时钟接入控制晶体管T14；
[0267] 所述第二时钟接入控制晶体管T14的栅极与所述第三节点N3电连接，所述第二时钟接入控制晶体管T14的源极与所述第二时钟信号端电连接，所述第二时钟接入控制晶体管T14的漏极与所述第二存储电容电路142的第二端电连接。
[0268] 在图10所示的移位寄存器单元的实施例中，T14为p型薄膜晶体管，但不以此为限。
[0269] 本发明如图10所示的移位寄存器单元的实施例在工作时，
[0270] 当N3的电位为低电平时，T14打开，以控制第二存储电容电路142的第二端接入CB，从而使得当CB的电位从高电平跳变为低电平时，N3的电位能够被进一步拉低，从而提升N3的驱动能力；
[0271] 当N3的电位为高电平时，T14关断，以控制第二存储电容电路142的第二端与第二时钟信号端之间断开，从而使得N3的电位不受CB的影响。
[0272] 根据另一种具体实施方式，所述第三节点控制电路可以包括第一控制电路和第二存储电容电路；
[0273] 所述第一控制电路用于在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接；
[0274] 所述第二存储电容电路的第一端与所述第三节点电连接，所述第二存储电容电路的第二端与控制节点电连接。
[0275] 如图11所示，在图5所示的移位寄存器单元的实施例的基础上，所述第三节点控制电路可以包括第一控制电路141和第二存储电容电路142；
[0276] 所述第一控制电路141分别与第一时钟信号端、第三节点N3、低电压端和第一节点N1电连接，用于在第一时钟信号CK的控制下，控制第三节点N3与所述低电压端之间电连接，并在所述第一节点N1的电位的控制下，控制所述第三节点N3与第一时钟信号端之间电连接；所述第一时钟信号端用于输入第一时钟信号CK，所述低电压端用于输入低电压VGL；
[0277] 所述第二存储电容电路142的第一端与所述第三节点N3电连接，所述第二存储电容电路142的第二端与控制节点NC电连接。
[0278] 本发明如图11所示的移位寄存器单元的实施例在工作时，第一控制电路141在第一时钟信号CK与第一节点N1的电位的控制下，控制第三节点N3的电位，并所述第二存储电容电路142的第一端与所述第三节点N3电连接，所述第二存储电容电路142的第二端与控制节点NC连接，以能够根据所述控制节点NC的电位控制第三节点N3的电位。
[0279] 在图11所示的移位寄存器单元实施例中，所述控制节点NC可以为第二节点控制电路中的内部节点（在图11中，NC与第二节点控制电路15电连接），但不以此为限。
[0280] 具体的，所述第一控制电路可以包括第一控制晶体管和第二控制晶体管；
[0281] 所述第一控制晶体管的控制极与所述第一节点电连接，所述第一控制晶体管的第一极与所述第三节点电连接，所述第一控制晶体管的第二极与第一时钟信号端电连接；
[0282] 所述第二控制晶体管的控制极与所述第一时钟信号端电连接，所述第二控制晶体管的第一极与第二电压端电连接，所述第二控制晶体管的第二极与所述第三节点电连接。
[0283] 在优选情况下，所述第一控制晶体管可以为双栅晶体管，以防止由于第一控制晶体管漏电而导致第三节点的电位降低。
[0284] 根据一种具体实施方式，所述第二节点控制电路可以包括第二控制电路，第三控制电路、第四控制电路和第三存储电容电路；
[0285] 所述第二控制电路用于在第三节点的电位的控制下，使得控制节点与第二电压端之间电连接；
[0286] 所述第三控制电路用于在第二时钟信号的控制下，控制所述控制节点与所述第二节点之间电连接；
[0287] 所述第四控制电路用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
[0288] 所述第三存储电容电路的第一端与所述第二节点电连接，所述第三存储电容电路的第二端与第一电压端电连接。
[0289] 在具体实施时，所述第三存储电容电路可以包括第三存储电容，所述第三存储电容的第一端为所述第三存储电容电路的第一端，所述第三存储电容的第二端为所述第三存储电容电路的第二端。
[0290] 如图12所示，在图5所示的移位寄存器单元的实施例的基础上，所述第二节点控制电路可以包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0291] 所述第二控制电路152分别与第三节点N3、控制节点NC和低电压端电连接，用于在第三节点N3的电位的控制下，使得控制节点NC与所述低电压端之间电连接；所述低电压端用于输入低电压VGL；
[0292] 所述第三控制电路153分别与第二时钟信号端、所述控制节点NC和第二节点N2电连接，用于在第二时钟信号CB的控制下，控制所述控制节点NC与所述第二节点N2之间电连接；
[0293] 所述第四控制电路154分别与第一节点N1、第二节点N2和高电压端电连接，用于在第一节点N1的电位的控制下，控制所述第二节点N2与所述高电压端之间电连接；所述高电压端用于输入高电压VGH；
[0294] 所述第三存储电容电路150的第一端与所述第二节点N2电连接，所述第三存储电容电路150的第二端与所述高电压端电连接。
[0295] 本发明如图12所示的移位寄存器单元的实施例在工作时，第二控制电路152在N3的电位的控制下，控制NC是否接入VGL；第三控制电路153在CB的控制下，控制NC是否与N2电连接；第四控制电路154在N1的电位的控制下，控制N2是否接入VGH；所述第三存储电容电路150用于维持所述第二节点N2的电位。
[0296] 具体的，所述第二控制电路可以包括第三控制晶体管，所述第三控制电路可以包括第四控制晶体管，所述第四控制电路可以包括第五控制晶体管；
[0297] 所述第三控制晶体管的控制极与所述第三节点电连接，所述第三控制晶体管的第一极与第二电压端电连接，所述第三控制晶体管的第二极与控制节点电连接；
[0298] 所述第四控制晶体管的控制极与第二时钟信号端电连接，所述第四控制晶体管的第一极与所述控制节点电连接，所述第四控制晶体管的第二极与所述第二节点电连接；
[0299] 所述第五控制晶体管的控制极与所述第一节点电连接，所述第五控制晶体管的第一极与所述第二节点电连接，所述第五控制晶体管的第二极与第一电压端电连接。
[0300] 根据另一种具体实施方式，所述第二节点控制电路可以包括第二控制电路、第三控制电路、第四控制电路和第三存储电容电路；
[0301] 所述第二控制电路用于在第三节点的电位的控制下，使得控制节点与第二时钟信号端之间电连接；
[0302] 所述第三控制电路用于在第二时钟信号的控制下，控制所述控制节点与所述第二节点之间电连接；
[0303] 所述第四控制电路用于在第一节点的电位的控制下，控制所述第二节点与第一电压端之间电连接；
[0304] 所述第三存储电容电路的第一端与所述第二节点电连接，所述第三存储电容电路的第二端与第一电压端电连接。
[0305] 如图13所示，在图5所示的移位寄存器单元的实施例的基础上，所述第二节点控制电路可以包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0306] 所述第二控制电路152分别与第三节点N3、控制节点NC和第二时钟信号端电连接，用于在第三节点N3的电位的控制下，使得控制节点NC与第二时钟信号端之间电连接；所述第二时钟信号端用于输入第二时钟信号CB；
[0307] 所述第三控制电路153分别与第二时钟信号端、控制节点NC和第二节点N2电连接，用于在第二时钟信号CB的控制下，控制所述控制节点NC与所述第二节点N2之间电连接；
[0308] 所述第四控制电路154分别与第一节点N1、第二节点N2和高电压端电连接，用于在第一节点N1的电位的控制下，控制所述第二节点N2与所述高电压端之间电连接；所述高电压端用于输入高电压VGH；
[0309] 所述第三存储电容电路150的第一端与所述第二节点N2电连接，所述第三存储电容电路150的第二端与所述高电压端电连接。
[0310] 本发明如图13所述的移位寄存器单元的实施例在工作时，所述第二控制电路152在第三节点N3的电位的控制下，控制所述控制节点NC是否接入CB；所述第三控制电路153在第二时钟信号CB的控制下，控制所述控制节点NC是否与所述第二节点N2电连接，所述第四控制电路154在第一节点N1的电位的控制下，控制所述第二节点N2是否接入高电压VGH；所述第三存储电容电路150用于维持所述第二节点N2的电位。
[0311] 具体的，所述第二控制电路可以包括第三控制晶体管，所述第三控制电路可以包括第四控制晶体管，所述第四控制电路可以包括第五控制晶体管；
[0312] 所述第三控制晶体管的控制极与所述第三节点电连接，所述第三控制晶体管的第一极与第二时钟信号端电连接，所述第三控制晶体管的第二极与控制节点电连接；
[0313] 所述第四控制晶体管的控制极与第二时钟信号端电连接，所述第四控制晶体管的第一极与所述控制节点电连接，所述第四控制晶体管的第二极与所述第二节点电连接；
[0314] 所述第五控制晶体管的控制极与所述第一节点电连接，所述第五控制晶体管的第一极与所述第二节点电连接，所述第五控制晶体管的第二极与第一电压端电连接。
[0315] 根据一种具体实施方式，所述第一节点控制电路可以包括第六控制晶体管、第七控制晶体管和第八控制晶体管；
[0316] 所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；
[0317] 所述第七控制晶体管的控制极与所述第八控制晶体管的第二极电连接，所述第七控制晶体管的第一极与第一电压端电连接，所述第七控制晶体管的第二极与所述第一节点电连接；
[0318] 所述第八控制晶体管的控制极与所述第三节点电连接，所述第八控制晶体管的第一极与第二时钟信号端电连接。
[0319] 根据另一种具体实施方式，所述第一节点控制电路可以包括第六控制晶体管、第七控制晶体管和第八控制晶体管；
[0320] 所述第六控制晶体管的控制极与第一时钟信号端电连接，所述第六控制晶体管的第一极与输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；
[0321] 所述第七控制晶体管的控制极与第二时钟信号端电连接，所述第七控制晶体管的第一极与所述第八控制晶体管的第二极电连接，所述第七控制晶体管的第二极与所述第一节点电连接；
[0322] 所述第八控制晶体管的控制极与所述第三节点电连接，所述第八控制晶体管第一极与第一电压端电连接。
[0323] 具体的，所述输出电路可以包括第一输出晶体管和第二输出晶体管；
[0324] 所述第一输出晶体管的控制极与所述第二节点电连接，所述第一输出晶体管的第一极与第一电压端电连接，所述第一输出晶体管的第二极与发光控制信号输出端电连接；
[0325] 所述第二输出晶体管的控制极与所述第一节点电连接，所述第二输出晶体管的第一极与所述发光控制信号输出端电连接，所述第二输出晶体管的第二极与第二电压端电连接。
[0326] 下面通过具体实施例来说明本发明所述的显示装置中的移位寄存器单元。
[0327] 如图14所示，本发明所述的显示装置中的移位寄存器单元的第一具体实施例用于生成发光控制信号，所述移位寄存器单元的第一具体实施例包括输入端STV、第一节点控制电路11、第一存储电容电路12、第一时钟接入控制电路13、第三节点控制电路、第二节点控制电路、输出电路16和发光控制信号输出端OUT，其中，
[0328] 所述第一存储电容电路12包括第一存储电容C1；
[0329] 所述输出电路16包括第一输出晶体管T9和第二输出晶体管T10；
[0330] 所述第一存储电容C1的第一端与第一节点N1电连接；
[0331] 第一输出晶体管T9的栅极与第二节点N2电连接，第一输出晶体管T9的源极与高电压端电连接，第一输出晶体管T9的漏极与发光控制信号输出端OUT电连接；所述高电压端用于输入高电压VGH；
[0332] 第二输出晶体管T10的栅极与第一节点N1电连接，第二输出晶体管T10的源极与发光控制信号输出端OUT电连接，第二输出晶体管T10的漏极与低电压端电连接；所述低电压端用于输入低电压VGL；
[0333] 所述第一时钟接入控制电路13包括第一时钟接入控制晶体管T13；
[0334] 所述第一时钟接入控制晶体管T13的栅极与所述第一节点N1电连接，所述第一时钟接入控制晶体管T13的源极与所述第一存储电容C1的第二端电连接，所述第一时钟接入控制晶体管T13的漏极接入第二时钟信号CB；
[0335] 所述第三节点控制电路包括第一控制电路141和第二存储电容电路142；
[0336] 所述第一控制电路141包括第一控制晶体管T2和第二控制晶体管T3；
[0337] 所述第一控制晶体管T2的栅极与所述第一节点N1电连接，所述第一控制晶体管T2的源极与所述第三节点N3电连接，所述第一控制晶体管T2的漏极与第一时钟信号端电连接；所述第一时钟信号端用于输入第一时钟信号CK；
[0338] 所述第二控制晶体管T3的栅极与所述第一时钟信号端电连接，所述第二控制晶体管T3的源极与低电压端电连接，所述第二控制晶体管T3的漏极与所述第三节点N3电连接；所述低电压端用于输入低电压VGL;
[0339] 所述第二存储电容电路142包括第二存储电容C2；
[0340] 所述第二存储电容C2的第一端与所述第三节点N3电连接，所述第二存储C2的第二端与第二时钟信号端电连接；所述第二时钟信号端用于输入第二时钟信号CB；
[0341] 所述第二节点控制电路包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0342] 所述第二控制电路152包括第三控制晶体管T6，所述第三控制电路153包括第四控制晶体管T7，所述第四控制电路154可以包括第五控制晶体管T8；
[0343] 所述第三控制晶体管T6的栅极与所述第三节点N3电连接，所述第三控制晶体管T6的源极与所述低电压端电连接，所述第三控制晶体管T6的漏极与控制节点NC电连接；
[0344] 所述第四控制晶体管T7的栅极与第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述控制节点NC电连接，所述第四控制晶体管T7的漏极与所述第二节点N2电连接；
[0345] 所述第五控制晶体管T8的栅极与所述第一节点N1电连接，所述第五控制晶体管T8的源极与所述第二节点N2电连接，所述第五控制晶体管T8的漏极与高电压端电连接；
[0346] 所述第三存储电容电路150包括第三存储电容C3；
[0347] C3的第一端与所述第二节点N2电连接，C3的第二端与所述高电压端电连接；
[0348] 所述第一节点控制电路11包括第六控制晶体管T1、第七控制晶体管T4和第八控制晶体管T5；
[0349] 所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端STV电连接，所述第六控制晶体管T1的漏极与所述第一节点N1电连接；
[0350] 所述第七控制晶体管T4的栅极与所述第八控制晶体管T5的漏极电连接，所述第七控制晶体管T4的源极与高电压端电连接，所述第七控制晶体管T4的漏极与所述第一节点N1电连接；
[0351] 所述第八控制晶体管T5的栅极与所述第三节点N3电连接，所述第八控制晶体管T5的源极与第二时钟信号端电连接；所述第二时钟信号端用于输入第二时钟信号CB。
[0352] 在本发明所述的显示装置中的移位寄存器单元的第一具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
[0353] 如图15所示，本发明所述的显示装置中的移位寄存器单元的第一具体实施例在工作时，发光控制周期包括依次设置的第一前置阶段t01、第二前置阶段t02、输入阶段t1、第一输出阶段t21、第二输出阶段t22、第三输出阶段t23、第一复位阶段t3、第二复位阶段t4和复位保持阶段t5；在第一前置阶段t01和第二前置阶段t02之间设置有前置间隔阶段t00；输入阶段t1与第一输出阶段t21之间设置有第一间隔阶段t10；在第一输出阶段t21与第二输出阶段t22之间设置有第二间隔阶段t20；在第二输出阶段t22与第三输出阶段t23之间设置有第三间隔阶段t30；在第三输出阶段t23与第一复位阶段t3之间设置有第四间隔阶段t40；在第一复位阶段t3与第二复位阶段t4之间设置有第五间隔阶段t50；
[0354] 在第一前置阶段t01，CK的电位为低电平，CB的电位为高电平，STV输入低电平，T1、T2、T3和T8导通，N1的电位为低电平，N3的电位为低电压，N2的电位为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0355] 在所述前置间隔阶段t00，STV输入低电平，CK的电位和CB的电位都为高电平，N1的电位维持为低电平，T2打开，以控制N3接入CK，从而控制N3的电位为高电平；T8打开，以控制N2的电位维持为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0356] 在第二前置阶段t02，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，N1的电位维持为低电平，T8打开，以控制维持N2的电位为高电平；T13打开，以控制C1的第二端接入CB，并由于电容自举效应，N1的电位被进一步拉低，提升了T10的输出能力，能够保证T10打开，以控制OUT输出低电压；
[0357] 在输入阶段t1，CK的电位为低电平，CB的电位为高电平，STV输入高电平，T1和T3导通，以使得N1的电位为高电平，N3的电位为低电压，T10断开，T13断开，以使得C1的第二端与第二时钟信号端之间断开，以使得C1的第一端的电位（也即第一节点N1的电位）不受CB的影响；T7和T8关断，以控制N2处于浮空状态，从而使得N2的电位维持为高电平，所述输出电路16控制OUT仍然输出低电压；
[0358] 在所述第一间隔阶段t10，CK的电位跳变为高电平，CB的电位为高电平，T1和T3关断，N1的电位维持为高电平，N3的电位维持为低电压；
[0359] 在第一输出阶段t21，CK的电位维持为高电平，CB的电位由高电平跳变为低电平，STV输入高电平，由于C2的第二端的电位降低，C2的第一端的电位也相应降低，以使得N3的电位进一步拉低（比VGL低），以提升T6的输出能力；T4和T5打开，N1接入VGH，以使得N1的电位为高电压；T6打开，NC的电位低电压，T7打开，N2接入VGL，以使得N2的电位为低电压；T9打开，T10关断，OUT输出高电压VGH；并T13关断，以使得C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB影响，N1的电位能够保持为高电压；
[0360] 在所述第二间隔阶段t20，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入高电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0361] 在第二输出阶段t22，CK的电位由高电平跳变为低电平，CB的电位维持为高电平，STV输入高电平，T1和T3打开，N1的电位为高电平；T13关断，以控制C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB的影响，从而使得N1的电位能够维持为高电平；N3与低电压端之间电连接，以控制N3的电位为低电压；T7关断，N2处于浮空状态，以使得N2的电位维持为低电压；T9打开，T10关断，OUT输出高电压；
[0362] 在所述第三间隔阶段t30，CK的电位由低电平跳变为高电平，CB的电位维持为高电平，STV输入高电平，N1的电位维持为高电压，N2的电位维持为低电压；
[0363] 在第三输出阶段t23，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，N3的电位也相应变低，增强T6的输出能力，T6打开，以使得NC的电位为低电压，T7打开，以使得N2的电位为低电压；T5打开，T4打开，以使得N1的电位为高电压，T13关断，以控制C1的第二端与第二时钟信号端之间断开，使得N1的电位不受CB影响，确保T10关断；T9打开，控制OUT输出高电压；
[0364] 在第四间隔阶段t40，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入低电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0365] 在第一复位阶段t3，CB的电位为高电平，CK的电位由高电平跳变为低电平，STV输入低电平，T1和T3打开，以控制N1与STV之间电连接，以控制N1的电位为低电平，T13打开；N3的电位为低电压，T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制将OUT输出的发光控制信号的电位拉低，以使得该发光控制信号能够控制相应的发光控制晶体管开启；
[0366] 在第五间隔阶段t50，CK的电位由低电平跳变为高电平，CB的电位为高电平；T1和T3关断，N1处于浮空状态，从而控制维持N1的电位为低电平；T8打开，以控制N2的电位为高电压；
[0367] 在第二复位阶段t4，CK的电位为高电平，CB的电位由高电平跳变为低电平，STV输入低电平，N1的电位维持为低电平，T8打开，以控制N2的电位为高电平；T13打开，C1的第二端接入CB，N1的电位被进一步拉低，以提升T10的输出能力，以进一步拉低所述发光控制信号输出端OUT输出的发光控制信号的电位；并T2开启，以控制N3接入CK，以控制N3的电位为高电平，以对N3进行复位；
[0368] 在复位保持阶段t5，STV输入低电平，CK的电位间隔为低电平、高电平，CB的电位间隔为高电平、低电平；
[0369] 在所述复位保持阶段t5，当CK的电位为低电平，CB的电位为高电平时，T1打开，以控制N1的电位为低电平；T2和T3打开，以控制N3的电位为低电平；T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制OUT输出低电压；
[0370] 在所述复位保持阶段t5，当CK的电位为高电平，CB的电位由高电平跳变为低电平时，T1和T3关断，N1的电位维持为低电平，T2打开，以控制N3接入CK，使得N3的电位为高电平；T8打开，以控制N2的电位为高电压；T13打开，以控制C1的第二端与第二时钟信号端之间电连接，在电容自举作用下，进一步拉低N1的电位，以提升T10的输出能力，T9关断，T10导通，以控制OUT输出低电压。
[0371] 如图16所示，本发明所述的显示装置中的移位寄存器单元的第二具体实施例用于生成发光控制信号，所述移位寄存器单元的第二具体实施例包括输入端STV、第一节点控制电路11、第一存储电容电路12、第一时钟接入控制电路13、第三节点控制电路、第二节点控制电路、输出电路16和发光控制信号输出端OUT，其中，
[0372] 所述第一存储电容电路12包括第一存储电容C1；
[0373] 所述输出电路16包括第一输出晶体管T9和第二输出晶体管T10；
[0374] 所述第一存储电容C1的第一端与第一节点N1电连接；
[0375] 第一输出晶体管T9的栅极与第二节点N2电连接，第一输出晶体管T9的源极与高电压端电连接，第一输出晶体管T9的漏极与发光控制信号输出端OUT电连接；所述高电压端用于输入高电压VGH；
[0376] 第二输出晶体管T10的栅极与第一节点N1电连接，第二输出晶体管T10的源极与发光控制信号输出端OUT电连接，第二输出晶体管T10的漏极与低电压端电连接；所述低电压端用于输入低电压VGL；
[0377] 所述第一时钟接入控制电路13包括第一时钟接入控制晶体管T13；
[0378] 所述第一时钟接入控制晶体管T13的栅极与所述第一节点N1电连接，所述第一时钟接入控制晶体管T13的源极与所述第一存储电容C1的第二端电连接，所述第一时钟接入控制晶体管T13的漏极接入第二时钟信号CB；
[0379] 所述第三节点控制电路包括第一控制电路141和第二存储电容电路142；
[0380] 所述第一控制电路141包括第一控制晶体管T2和第二控制晶体管T3；
[0381] 所述第一控制晶体管T2的栅极与所述第一节点N1电连接，所述第一控制晶体管T2的源极与所述第三节点N3电连接，所述第一控制晶体管T2的漏极与第一时钟信号端电连接；所述第一时钟信号端用于输入第一时钟信号CK；
[0382] 所述第二控制晶体管T3的栅极与所述第一时钟信号端电连接，所述第二控制晶体管T3的源极与低电压端电连接，所述第二控制晶体管T3的漏极与所述第三节点N3电连接；所述低电压端用于输入低电压VGL;
[0383] 所述第二存储电容电路142包括第二存储电容C2；
[0384] 所述第二存储电容C2的第一端与所述第三节点N3电连接，所述第二存储C2的第二端与第二时钟信号端电连接；所述第二时钟信号端用于输入第二时钟信号CB；
[0385] 所述第二节点控制电路包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0386] 所述第二控制电路152包括第三控制晶体管T6，所述第三控制电路153包括第四控制晶体管T7，所述第四控制电路154可以包括第五控制晶体管T8；
[0387] 所述第三控制晶体管T6的栅极与所述第三节点N3电连接，所述第三控制晶体管T6的源极与所述低电压端电连接，所述第三控制晶体管T6的漏极与控制节点NC电连接；
[0388] 所述第四控制晶体管T7的栅极与第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述控制节点NC电连接，所述第四控制晶体管T7的漏极与所述第二节点N2电连接；
[0389] 所述第五控制晶体管T8的栅极与所述第一节点N1电连接，所述第五控制晶体管T8的源极与所述第二节点N2电连接，所述第五控制晶体管T8的漏极与高电压端电连接；
[0390] 所述第三存储电容电路150包括第三存储电容C3；
[0391] C3的第一端与所述第二节点N2电连接，C3的第二端与所述高电压端电连接；
[0392] 所述第一节点控制电路11包括第六控制晶体管T1、第七控制晶体管T4和第八控制晶体管T5；
[0393] 所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端STV电连接，所述第六控制晶体管T1的漏极与所述第一节点N1电连接；
[0394] 所述第七控制晶体管T4的栅极与第二时钟信号端电连接，所述第七控制晶体管T4的源极与所述第八控制晶体管T5的漏极电连接，所述第七控制晶体管T4的漏极与所述第一节点N1电连接；
[0395] 所述第八控制晶体管T5的栅极与所述第三节点N3电连接，所述第八控制晶体管T5的源极与高电压端电连接。
[0396] 在本发明所述的显示装置中的移位寄存器单元的第二具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
[0397] 如图15所示，本发明所述的显示装置中的移位寄存器单元的第二具体实施例在工作时，发光控制周期包括依次设置的第一前置阶段t01、第二前置阶段t02、输入阶段t1、第一输出阶段t21、第二输出阶段t22、第三输出阶段t23、第一复位阶段t3、第二复位阶段t4和复位保持阶段t5；在第一前置阶段t01和第二前置阶段t02之间设置有前置间隔阶段t00；在输入阶段t1与第一输出阶段t21之间设置有第一间隔阶段t10；在第一输出阶段t21与第二输出阶段t22之间设置有第二间隔阶段t20；在第二输出阶段t22与第三输出阶段t23之间设置有第三间隔阶段t30；在第三输出阶段t23与第一复位阶段t3之间设置有第四间隔阶段t40；在第一复位阶段t3与第二复位阶段t4之间设置有第五间隔阶段t50；
[0398] 在第一前置阶段t01，CK的电位为低电平，CB的电位为高电平，STV输入低电平，T1、T2、T3和T8导通，N1的电位为低电平，N3的电位为低电压，N2的电位为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0399] 在所述前置间隔阶段t00，STV输入低电平，CK的电位和CB的电位都为高电平，N1的电位维持为低电平，T2打开，以控制N3接入CK，从而控制N3的电位为高电平；T8打开，以控制N2的电位维持为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0400] 在第二前置阶段t02，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，N1的电位维持为低电平，T8打开，以控制维持N2的电位为高电平；T13打开，以控制C1的第二端接入CB，并由于电容自举效应，N1的电位被进一步拉低，提升了T10的输出能力，能够保证T10打开，以控制OUT输出低电压；
[0401] 在输入阶段t1，CK的电位为低电平，CB的电位为高电平，STV输入高电平，T1和T3导通，以使得N1的电位为高电平，N3的电位为低电压，T10断开，T13断开，以使得C1的第二端与第二时钟信号端之间断开，以使得C1的第一端的电位（也即第一节点N1的电位）不受CB的影响；T7和T8关断，以控制N2处于浮空状态，从而使得N2的电位维持为高电平，所述输出电路16控制OUT仍然输出低电压；
[0402] 在所述第一间隔阶段t10，CK的电位跳变为高电平，CB的电位为第一电平，T1和T3关断，N1的电位维持为高电平，N3的电位维持为低电压；
[0403] 在第一输出阶段t21，CK的电位维持为高电平，CB的电位由高电平跳变为低电平，STV输入高电平，由于C2的第二端的电位降低，C2的第一端的电位也相应降低，以使得N3的电位进一步拉低（比VGL低），以提升T6的输出能力；T4和T5打开，N1接入VGH，以使得N1的电位为高电压；T6打开，NC的电位低电压，T7打开，N2接入VGL，以使得N2的电位为低电压；T9打开，T10关断，OUT输出高电压VGH；并T13关断，以使得C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB影响，N1的电位能够保持为高电压；
[0404] 在所述第二间隔阶段t20，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入高电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0405] 在第二输出阶段t22，CK的电位由高电平跳变为低电平，CB的电位维持为高电平，STV输入高电平，T1和T3打开，N1的电位为高电平；T13关断，以控制C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB的影响，从而使得N1的电位能够维持为高电平；N3与低电压端之间电连接，以控制N3的电位为低电压；T7关断，N2处于浮空状态，以使得N2的电位维持为低电压；T9打开，T10关断，OUT输出高电压；
[0406] 在所述第三间隔阶段t30，CK的电位由低电平跳变为高电平，CB的电位维持为高电平，STV输入高电平，N1的电位维持为高电压，N2的电位维持为低电压；
[0407] 在第三输出阶段t23，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，N3的电位也相应变低，增强T6的输出能力，T6打开，以使得NC的电位为低电压，T7打开，以使得N2的电位为低电压；T5打开，T4打开，以使得N1的电位为高电压，T13关断，以控制C1的第二端与第二时钟信号端之间断开，使得N1的电位不受CB影响，确保T10关断；T9打开，控制OUT输出高电压；
[0408] 在第四间隔阶段t40，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入低电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0409] 在第一复位阶段t3，CB的电位为高电平，CK的电位由高电平跳变为低电平，STV输入低电平，T1和T3打开，以控制N1与STV之间电连接，以控制N1的电位为低电平，T13打开；N3的电位为低电压，T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制将OUT输出的发光控制信号的电位拉低，以使得该发光控制信号能够控制相应的发光控制晶体管开启；
[0410] 在第五间隔阶段t50，CK的电位由低电平跳变为高电平，CB的电位为高电平；T1和T3关断，N1处于浮空状态，从而控制维持N1的电位为低电平；T8打开，以控制N2的电位为高电压；
[0411] 在第二复位阶段t4，CK的电位为高电平，CB的电位由高电平跳变为低电平，STV输入低电平，N1的电位维持为低电平，T8打开，以控制N2的电位为高电平；T13打开，C1的第二端接入CB，N1的电位被进一步拉低，以提升T10的输出能力，以进一步拉低所述发光控制信号输出端OUT输出的发光控制信号的电位；并T2开启，以控制N3接入CK，以控制N3的电位为高电平，以对N3进行复位；
[0412] 在复位保持阶段t5，STV输入低电平，CK的电位间隔为低电平、高电平，CB的电位间隔为高电平、低电平；
[0413] 在所述复位保持阶段t5，当CK的电位为低电平，CB的电位为高电平时，T1打开，以控制N1的电位为低电平；T2和T3打开，以控制N3的电位为低电平；T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制OUT输出低电压；
[0414] 在所述复位保持阶段t5，当CK的电位为高电平，CB的电位由高电平跳变为低电平时，T1和T3关断，N1的电位维持为低电平，T2打开，以控制N3接入CK，使得N3的电位为高电平；T8打开，以控制N2的电位为高电压；T13打开，以控制C1的第二端与第二时钟信号端之间电连接，在电容自举作用下，进一步拉低N1的电位，以提升T10的输出能力，T9关断，T10导通，以控制OUT输出低电压。
[0415] 如图17所示，本发明所述的显示装置中的移位寄存器单元的第三具体实施例用于生成发光控制信号，所述移位寄存器单元的第三具体实施例包括输入端STV、第一节点控制电路11、第一存储电容电路12、第一时钟接入控制电路13、第三节点控制电路、第二节点控制电路、输出电路16和发光控制信号输出端OUT，其中，
[0416] 所述第一存储电容电路12包括第一存储电容C1；
[0417] 所述输出电路16包括第一输出晶体管T9和第二输出晶体管T10；
[0418] 所述第一存储电容C1的第一端与第一节点N1电连接；
[0419] 第一输出晶体管T9的栅极与第二节点N2电连接，第一输出晶体管T9的源极与高电压端电连接，第一输出晶体管T9的漏极与发光控制信号输出端OUT电连接；所述高电压端用于输入高电压VGH；
[0420] 第二输出晶体管T10的栅极与第一节点N1电连接，第二输出晶体管T10的源极与发光控制信号输出端OUT电连接，第二输出晶体管T10的漏极与低电压端电连接；所述低电压端用于输入低电压VGL；
[0421] 所述第一时钟接入控制电路13包括第一时钟接入控制晶体管T13；
[0422] 所述第一时钟接入控制晶体管T13的栅极与所述第一节点N1电连接，所述第一时钟接入控制晶体管T13的源极与所述第一存储电容C1的第二端电连接，所述第一时钟接入控制晶体管T13的漏极接入第二时钟信号CB；
[0423] 所述第三节点控制电路包括第一控制电路141和第二存储电容电路142；
[0424] 所述第一控制电路141包括第一控制晶体管T2和第二控制晶体管T3；
[0425] 所述第一控制晶体管T2的栅极与所述第一节点N1电连接，所述第一控制晶体管T2的源极与所述第三节点N3电连接，所述第一控制晶体管T2的漏极与第一时钟信号端电连接；所述第一时钟信号端用于输入第一时钟信号CK；
[0426] 所述第二控制晶体管T3的栅极与所述第一时钟信号端电连接，所述第二控制晶体管T3的源极与低电压端电连接，所述第二控制晶体管T3的漏极与所述第三节点N3电连接；所述低电压端用于输入低电压VGL;
[0427] 所述第二存储电容电路142包括第二存储电容C2；
[0428] 所述第二存储电容C2的第一端与所述第三节点N3电连接，所述第二存储C2的第二端与控制节点NC电连接；
[0429] 所述第二节点控制电路包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0430] 所述第二控制电路152包括第三控制晶体管T6，所述第三控制电路153包括第四控制晶体管T7，所述第四控制电路154可以包括第五控制晶体管T8；
[0431] 所述第三控制晶体管T6的栅极与所述第三节点N3电连接，所述第三控制晶体管T6的源极与所第二时钟信号端电连接，所述第三控制晶体管T6的漏极与控制节点NC电连接；所述第二时钟信号端用于输入第二时钟信号CB；
[0432] 所述第四控制晶体管T7的栅极与第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述控制节点NC电连接，所述第四控制晶体管T7的漏极与所述第二节点N2电连接；
[0433] 所述第五控制晶体管T8的栅极与所述第一节点N1电连接，所述第五控制晶体管T8的源极与所述第二节点N2电连接，所述第五控制晶体管T8的漏极与高电压端电连接；
[0434] 所述第三存储电容电路150包括第三存储电容C3；
[0435] C3的第一端与所述第二节点N2电连接，C3的第二端与所述高电压端电连接；
[0436] 所述第一节点控制电路11包括第六控制晶体管T1、第七控制晶体管T4和第八控制晶体管T5；
[0437] 所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端STV电连接，所述第六控制晶体管T1的漏极与所述第一节点N1电连接；
[0438] 所述第七控制晶体管T4的栅极与所述第八控制晶体管T5的漏极电连接，所述第七控制晶体管T4的源极与高电压端电连接，所述第七控制晶体管T4的漏极与所述第一节点N1电连接；
[0439] 所述第八控制晶体管T5的栅极与所述第三节点N3电连接，所述第八控制晶体管T5的源极与第二时钟信号端电连接；所述第二时钟信号端用于输入第二时钟信号CB。
[0440] 在本发明所述的显示装置中的移位寄存器单元的第三具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
[0441] 如图15所示，本发明所述的显示装置中的移位寄存器单元的第三具体实施例在工作时，发光控制周期包括依次设置的第一前置阶段t01、第二前置阶段t02、输入阶段t1、第一输出阶段t21、第二输出阶段t22、第三输出阶段t23、第一复位阶段t3、第二复位阶段t4和复位保持阶段t5；在第一前置阶段t01和第二前置阶段t02之间设置有前置间隔阶段t00；在输入阶段t1与第一输出阶段t21之间设置有第一间隔阶段t10；在第一输出阶段t21与第二输出阶段t22之间设置有第二间隔阶段t20；在第二输出阶段t22与第三输出阶段t23之间设置有第三间隔阶段t30；在第三输出阶段t23与第一复位阶段t3之间设置有第四间隔阶段t40；在第一复位阶段t3与第二复位阶段t4之间设置有第五间隔阶段t50；
[0442] 在第一前置阶段t01，CK的电位为低电平，CB的电位为高电平，STV输入低电平，T1、T2、T3和T8导通，N1的电位为低电平，N3的电位为低电压，N2的电位为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0443] 在所述前置间隔阶段t00，STV输入低电平，CK的电位和CB的电位都为高电平，N1的电位维持为低电平，T2打开，以控制N3接入CK，从而控制N3的电位为高电平；T8打开，以控制N2的电位维持为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0444] 在第二前置阶段t02，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，N1的电位维持为低电平，T8打开，以控制维持N2的电位为高电平；T13打开，以控制C1的第二端接入CB，并由于电容自举效应，N1的电位被进一步拉低，提升了T10的输出能力，能够保证T10打开，以控制OUT输出低电压；
[0445] 在输入阶段t1，CK的电位为低电平，CB的电位为高电平，STV输入高电平，T1和T3导通，以使得N1的电位为高电平，N3的电位为低电压，T10断开，T13断开，以使得C1的第二端与第二时钟信号端之间断开，以使得C1的第一端的电位（也即第一节点N1的电位）不受CB的影响；T7和T8关断，以控制N2处于浮空状态，从而使得N2的电位维持为高电平，所述输出电路16控制OUT仍然输出低电压；
[0446] 在所述第一间隔阶段t10，CK的电位跳变为高电平，CB的电位为高电平，T1和T3关断，N1的电位维持为高电平，N3的电位维持为低电压；
[0447] 在第一输出阶段t21，CK的电位维持为高电平，CB的电位由高电平跳变为低电平，STV输入高电平，N3的电位维持为低电压，T6打开，以使得C2的第二端接入CB，由于C2的第二端的电位降低，C2的第一端的电位也相应降低，以使得N3的电位进一步拉低（比VGL低），以进一步提升T6的输出能力，并使得NC的电位低电压；T4和T5打开，N1接入VGH，以使得N1的电位为高电压；T7打开，N2接入VGL，以使得N2的电位为低电压；T9打开，T10关断，OUT输出高电压VGH；并T13关断，以使得C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB影响，N1的电位能够保持为高电压；
[0448] 在所述第二间隔阶段t20，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入高电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0449] 在第二输出阶段t22，CK的电位由高电平跳变为低电平，CB的电位维持为高电平，STV输入高电平，T1和T3打开，N1的电位为高电平；T13关断，以控制C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB的影响，从而使得N1的电位能够维持为高电平；N3与低电压端之间电连接，以控制N3的电位为低电压；T7关断，N2处于浮空状态，以使得N2的电位维持为低电压；T9打开，T10关断，OUT输出高电压；
[0450] 在所述第三间隔阶段t30，CK的电位由低电平跳变为高电平，CB的电位维持为高电平，STV输入高电平，N1的电位维持为高电压，N2的电位维持为低电压，N3的电位维持为低电压；
[0451] 在第三输出阶段t23，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，T6打开，从而使得C2的第二端接入CB，由于C2的第二端的电位变低，N3的电位也相应变低，增强T6的输出能力，NC的电位为低电压，T7打开，以使得N2的电位为低电压；T5打开，T4打开，以使得N1的电位为高电压，T13关断，以控制C1的第二端与第二时钟信号端之间断开，使得N1的电位不受CB影响，确保T10关断；T9打开，控制OUT输出高电压；
[0452] 在第四间隔阶段t40，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入低电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0453] 在第一复位阶段t3，CB的电位为高电平，CK的电位由高电平跳变为低电平，STV输入低电平，T1和T3打开，以控制N1与STV之间电连接，以控制N1的电位为低电平，T13打开；N3的电位为低电压，T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制将OUT输出的发光控制信号的电位拉低，以使得该发光控制信号能够控制相应的发光控制晶体管开启；
[0454] 在第五间隔阶段t50，CK的电位由低电平跳变为高电平，CB的电位为高电平；T1和T3关断，N1处于浮空状态，从而控制维持N1的电位为低电平；T8打开，以控制N2的电位为高电压；
[0455] 在第二复位阶段t4，CK的电位为高电平，CB的电位由高电平跳变为低电平，STV输入低电平，N1的电位维持为低电平，T8打开，以控制N2的电位为高电平；T13打开，C1的第二端接入CB，N1的电位被进一步拉低，以提升T10的输出能力，以进一步拉低所述发光控制信号输出端OUT输出的发光控制信号的电位；并T2开启，以控制N3接入CK，以控制N3的电位为高电平，以对N3进行复位；
[0456] 在复位保持阶段t5，STV输入低电平，CK的电位间隔为低电平、高电平，CB的电位间隔为高电平、低电平；
[0457] 在所述复位保持阶段t5，当CK的电位为低电平，CB的电位为高电平时，T1打开，以控制N1的电位为低电平；T2和T3打开，以控制N3的电位为低电平；T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制OUT输出低电压；
[0458] 在所述复位保持阶段t5，当CK的电位为高电平，CB的电位由高电平跳变为低电平时，T1和T3关断，N1的电位维持为低电平，T2打开，以控制N3接入CK，使得N3的电位为高电平；T8打开，以控制N2的电位为高电压；T13打开，以控制C1的第二端与第二时钟信号端之间电连接，在电容自举作用下，进一步拉低N1的电位，以提升T10的输出能力，T9关断，T10导通，以控制OUT输出低电压。
[0459] 如图18所示，本发明所述的显示装置中的移位寄存器单元的第四具体实施例用于生成发光控制信号，所述移位寄存器单元的第四具体实施例包括输入端STV、第一节点控制电路11、第一存储电容电路12、第一时钟接入控制电路13、第三节点控制电路、第二节点控制电路、输出电路16和发光控制信号输出端OUT，其中，
[0460] 所述第一存储电容电路12包括第一存储电容C1；
[0461] 所述输出电路16包括第一输出晶体管T9和第二输出晶体管T10；
[0462] 所述第一存储电容C1的第一端与第一节点N1电连接；
[0463] 第一输出晶体管T9的栅极与第二节点N2电连接，第一输出晶体管T9的源极与高电压端电连接，第一输出晶体管T9的漏极与发光控制信号输出端OUT电连接；所述高电压端用于输入高电压VGH；
[0464] 第二输出晶体管T10的栅极与第一节点N1电连接，第二输出晶体管T10的源极与发光控制信号输出端OUT电连接，第二输出晶体管T10的漏极与低电压端电连接；所述低电压端用于输入低电压VGL；
[0465] 所述第一时钟接入控制电路13包括第一时钟接入控制晶体管T13；
[0466] 所述第一时钟接入控制晶体管T13的栅极与所述第一节点N1电连接，所述第一时钟接入控制晶体管T13的源极与所述第一存储电容C1的第二端电连接，所述第一时钟接入控制晶体管T13的漏极接入第二时钟信号CB；
[0467] 所述第三节点控制电路包括第一控制电路141和第二存储电容电路142；
[0468] 所述第一控制电路141包括第一控制晶体管T2和第二控制晶体管T3；
[0469] 所述第一控制晶体管T2的栅极与所述第一节点N1电连接，所述第一控制晶体管T2的源极与所述第三节点N3电连接，所述第一控制晶体管T2的漏极与第一时钟信号端电连接；所述第一时钟信号端用于输入第一时钟信号CK；
[0470] 所述第二控制晶体管T3的栅极与所述第一时钟信号端电连接，所述第二控制晶体管T3的源极与低电压端电连接，所述第二控制晶体管T3的漏极与所述第三节点N3电连接；所述低电压端用于输入低电压VGL;
[0471] 所述第二存储电容电路142包括第二存储电容C2；
[0472] 所述第二存储电容C2的第一端与所述第三节点N3电连接，所述第二存储C2的第二端与控制节点NC电连接；
[0473] 所述第二节点控制电路包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0474] 所述第二控制电路152包括第三控制晶体管T6，所述第三控制电路153包括第四控制晶体管T7，所述第四控制电路154可以包括第五控制晶体管T8；
[0475] 所述第三控制晶体管T6的栅极与所述第三节点N3电连接，所述第三控制晶体管T6的源极与第二时钟信号端电连接，所述第三控制晶体管T6 的漏极与控制节点NC电连接；所述第二时钟信号端用于输入第二时钟信号CB；
[0476] 所述第四控制晶体管T7的栅极与第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述控制节点NC电连接，所述第四控制晶体管T7的漏极与所述第二节点N2电连接；
[0477] 所述第五控制晶体管T8的栅极与所述第一节点N1电连接，所述第五控制晶体管T8的源极与所述第二节点N2电连接，所述第五控制晶体管T8的漏极与高电压端电连接；
[0478] 所述第三存储电容电路150包括第三存储电容C3；
[0479] C3的第一端与所述第二节点N2电连接，C3的第二端与所述高电压端电连接；
[0480] 所述第一节点控制电路11包括第六控制晶体管T1、第七控制晶体管T4和第八控制晶体管T5；
[0481] 所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端STV电连接，所述第六控制晶体管T1的漏极与所述第一节点N1电连接；
[0482] 所述第七控制晶体管T4的栅极与第二时钟信号端电连接，所述第七控制晶体管T4的源极与所述第八控制晶体管T5的漏极电连接，所述第七控制晶体管T4的漏极与所述第一节点N1电连接；
[0483] 所述第八控制晶体管T5的栅极与所述第三节点N3电连接，所述第八控制晶体管T5的源极与高电压端电连接。
[0484] 在本发明所述的显示装置中的移位寄存器单元的第四具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
[0485] 如图15所示，本发明所述的显示装置中的移位寄存器单元的第四具体实施例在工作时，发光控制周期包括依次设置的第一前置阶段t01、第二前置阶段t02、输入阶段t1、第一输出阶段t21、第二输出阶段t22、第三输出阶段t23、第一复位阶段t3、第二复位阶段t4和复位保持阶段t5；在第一前置阶段t01和第二前置阶段t02之间设置有前置间隔阶段t00；在输入阶段t1与第一输出阶段t21之间设置有第一间隔阶段t10；在第一输出阶段t21与第二输出阶段t22之间设置有第二间隔阶段t20；在第二输出阶段t22与第三输出阶段t23之间设置有第三间隔阶段t30；在第三输出阶段t23与第一复位阶段t3之间设置有第四间隔阶段t40；在第一复位阶段t3与第二复位阶段t4之间设置有第五间隔阶段t50；
[0486] 在第一前置阶段t01，CK的电位为低电平，CB的电位为高电平，STV输入低电平，T1、T2、T3和T8导通，N1的电位为低电平，N3的电位为低电压，N2的电位为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0487] 在所述前置间隔阶段t00，STV输入低电平，CK的电位和CB的电位都为高电平，N1的电位维持为低电平，T2打开，以控制N3接入CK，从而控制N3的电位为高电平；T8打开，以控制N2的电位维持为高电压；T13打开，以控制C1的第二端接入CB；T10导通，T9关断，以使得OUT输出低电压；
[0488] 在第二前置阶段t02，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，N1的电位维持为低电平，T8打开，以控制维持N2的电位为高电平；T13打开，以控制C1的第二端接入CB，并由于电容自举效应，N1的电位被进一步拉低，提升了T10的输出能力，能够保证T10打开，以控制OUT输出低电压；
[0489] 在输入阶段t1，CK的电位为低电平，CB的电位为高电平，STV输入高电平，T1和T3导通，以使得N1的电位为高电平，N3的电位为低电压，T10断开，T13断开，以使得C1的第二端与第二时钟信号端之间断开，以使得C1的第一端的电位（也即第一节点N1的电位）不受CB的影响；T7和T8关断，以控制N2处于浮空状态，从而使得N2的电位维持为高电平，所述输出电路16控制OUT仍然输出低电压；
[0490] 在所述第一间隔阶段t10，CK的电位跳变为高电平，CB的电位为高电平，T1和T3关断，N1的电位维持为高电平，N3的电位维持为低电压；
[0491] 在第一输出阶段t21，CK的电位维持为高电平，CB的电位由高电平跳变为低电平，STV输入高电平，N3的电位维持为低电平，T6打开，以控制C2的第二端接入CB，由于C2的第二端的电位降低，C2的第一端的电位也相应降低，以使得N3的电位进一步拉低（比VGL低），以提升T6的输出能力；T4和T5打开，N1接入VGH，以使得N1的电位为高电压；T6打开，NC的电位低电压，T7打开，N2接入VGL，以使得N2的电位为低电压；T9打开，T10关断，OUT输出高电压VGH；并T13关断，以使得C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB影响，N1的电位能够保持为高电压；
[0492] 在所述第二间隔阶段t20，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入高电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0493] 在第二输出阶段t22，CK的电位由高电平跳变为低电平，CB的电位维持为高电平，STV输入高电平，T1和T3打开，N1的电位为高电平；T13关断，以控制C1的第二端与第二时钟信号端之间断开，从而使得N1的电位不受CB的影响，从而使得N1的电位能够维持为高电平；N3与低电压端之间电连接，以控制N3的电位为低电压；T7关断，N2处于浮空状态，以使得N2的电位维持为低电压；T9打开，T10关断，OUT输出高电压；
[0494] 在所述第三间隔阶段t30，CK的电位由低电平跳变为高电平，CB的电位维持为高电平，STV输入高电平，N1的电位维持为高电压，N2的电位维持为低电压，N3的电位维持为低电压；
[0495] 在第三输出阶段t23，STV输入低电平，CK的电位为高电平，CB的电位由高电平跳变为低电平，T6打开，C2的第二端接入CB，由于CB的电位变低，N3的电位也相应变低，增强T6的输出能力，T6打开，以使得NC的电位为低电压，T7打开，以使得N2的电位为低电压；T5打开，T4打开，以使得N1的电位为高电压，T13关断，以控制C1的第二端与第二时钟信号端之间断开，使得N1的电位不受CB影响，确保T10关断；T9打开，控制OUT输出高电压；
[0496] 在第四间隔阶段t40，CB的电位由低电平跳变为高电平，CK的电位为高电平，STV输入低电平，T1和T3关断，N1的电位维持为高电压，N2的电位维持为低电压；
[0497] 在第一复位阶段t3，CB的电位为高电平，CK的电位由高电平跳变为低电平，STV输入低电平，T1和T3打开，以控制N1与STV之间电连接，以控制N1的电位为低电平，T13打开；N3的电位为低电压，T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制将OUT输出的发光控制信号的电位拉低，以使得该发光控制信号能够控制相应的发光控制晶体管开启；
[0498] 在第五间隔阶段t50，CK的电位由低电平跳变为高电平，CB的电位为高电平；T1和T3关断，N1处于浮空状态，从而控制维持N1的电位为低电平；T8打开，以控制N2的电位为高电压；
[0499] 在第二复位阶段t4，CK的电位为高电平，CB的电位由高电平跳变为低电平，STV输入低电平，N1的电位维持为低电平，T8打开，以控制N2的电位为高电平；T13打开，C1的第二端接入CB，N1的电位被进一步拉低，以提升T10的输出能力，以进一步拉低所述发光控制信号输出端OUT输出的发光控制信号的电位；并T2开启，以控制N3接入CK，以控制N3的电位为高电平，以对N3进行复位；
[0500] 在复位保持阶段t5，STV输入低电平，CK的电位间隔为低电平、高电平，CB的电位间隔为高电平、低电平；
[0501] 在所述复位保持阶段t5，当CK的电位为低电平，CB的电位为高电平时，T1打开，以控制N1的电位为低电平；T2和T3打开，以控制N3的电位为低电平；T8打开，以控制N2的电位为高电压；T9关断，T10导通，以控制OUT输出低电压；
[0502] 在所述复位保持阶段t5，当CK的电位为高电平，CB的电位由高电平跳变为低电平时，T1和T3关断，N1的电位维持为低电平，T2打开，以控制N3接入CK，使得N3的电位为高电平；T8打开，以控制N2的电位为高电压；T13打开，以控制C1的第二端与第二时钟信号端之间电连接，在电容自举作用下，进一步拉低N1的电位，以提升T10的输出能力，T9关断，T10导通，以控制OUT输出低电压。
[0503] 如图19所示，本发明所述的显示装置中的移位寄存器单元的第五具体实施例用于生成发光控制信号，所述移位寄存器单元的第五具体实施例包括输入端STV、第一节点控制电路11、第一存储电容电路12、第一时钟接入控制电路13、第三节点控制电路、第二节点控制电路、输出电路16、第二时钟接入控制电路17和发光控制信号输出端OUT，其中，[0504] 所述第一存储电容电路12包括第一存储电容C1；
[0505] 所述输出电路16包括第一输出晶体管T9和第二输出晶体管T10；
[0506] 所述第一存储电容C1的第一端与第一节点N1电连接；
[0507] 第一输出晶体管T9的栅极与第二节点N2电连接，第一输出晶体管T9的源极与高电压端电连接，第一输出晶体管T9的漏极与发光控制信号输出端OUT电连接；所述高电压端用于输入高电压VGH；
[0508] 第二输出晶体管T10的栅极与第一节点N1电连接，第二输出晶体管T10的源极与发光控制信号输出端OUT电连接，第二输出晶体管T10的漏极与低电压端电连接；所述低电压端用于输入低电压VGL；
[0509] 所述第一时钟接入控制电路13包括第一时钟接入控制晶体管T13；
[0510] 所述第一时钟接入控制晶体管T13的栅极与所述第一节点N1电连接，所述第一时钟接入控制晶体管T13的源极与所述第一存储电容C1的第二端电连接，所述第一时钟接入控制晶体管T13的漏极接入第二时钟信号CB；
[0511] 所述第三节点控制电路包括第一控制电路141和第二存储电容电路142；
[0512] 所述第一控制电路141包括第一控制晶体管T2和第二控制晶体管T3；
[0513] 所述第一控制晶体管T2的栅极与所述第一节点N1电连接，所述第一控制晶体管T2的源极与所述第三节点N3电连接，所述第一控制晶体管T2的漏极与第一时钟信号端电连接；所述第一时钟信号端用于输入第一时钟信号CK；
[0514] 所述第二控制晶体管T3的栅极与所述第一时钟信号端电连接，所述第二控制晶体管T3的源极与低电压端电连接，所述第二控制晶体管T3的漏极与所述第三节点N3电连接；所述低电压端用于输入低电压VGL;
[0515] 所述第二存储电容电路142包括第二存储电容C2；
[0516] 所述第二存储电容C2的第一端与所述第三节点N3电连接；
[0517] 所述第二节点控制电路包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0518] 所述第二控制电路152包括第三控制晶体管T6，所述第三控制电路153包括第四控制晶体管T7，所述第四控制电路154可以包括第五控制晶体管T8；
[0519] 所述第三控制晶体管T6的栅极与所述第三节点N3电连接，所述第三控制晶体管T6的源极与所述低电压端电连接，所述第三控制晶体管T6的漏极与控制节点NC电连接；
[0520] 所述第四控制晶体管T7的栅极与第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述控制节点NC电连接，所述第四控制晶体管T7的漏极与所述第二节点N2电连接；
[0521] 所述第五控制晶体管T8的栅极与所述第一节点N1电连接，所述第五控制晶体管T8的源极与所述第二节点N2电连接，所述第五控制晶体管T8的漏极与高电压端电连接；
[0522] 所述第三存储电容电路150包括第三存储电容C3；
[0523] C3的第一端与所述第二节点N2电连接，C3的第二端与所述高电压端电连接；
[0524] 所述第一节点控制电路11包括第六控制晶体管T1、第七控制晶体管T4和第八控制晶体管T5；
[0525] 所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端STV电连接，所述第六控制晶体管T1的漏极与所述第一节点N1电连接；
[0526] 所述第七控制晶体管T4的栅极与所述第八控制晶体管T5的漏极电连接，所述第七控制晶体管T4的源极与高电压端电连接，所述第七控制晶体管T4的漏极与所述第一节点N1电连接；
[0527] 所述第八控制晶体管T5的栅极与所述第三节点N3电连接，所述第八控制晶体管T5的源极与第二时钟信号端电连接；所述第二时钟信号端用于输入第二时钟信号CB；
[0528] 所述第二时钟接入控制电路17包括第二时钟接入控制晶体管T14；
[0529] 所述第二时钟接入控制晶体管T14的栅极与所述第三节点N3电连接，所述第二时钟接入控制晶体管T14的源极与所述第二时钟信号端电连接，所述第二时钟接入控制晶体管T14的漏极与所述第二存储电容C2的第二端电连接。
[0530] 在本发明所述的显示装置中的移位寄存器单元的第五具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
[0531] 本发明所述的显示装置中的移位寄存器单元的第五具体实施例与本发明所述的显示装置中的移位寄存器单元的第一具体实施例的区别在于：本发明所述的显示装置中的移位寄存器单元的第五具体实施例增加了第二时钟接入控制晶体管T14；
[0532] 本发明所述的显示装置中的移位寄存器单元的第五具体实施例在工作时，[0533] 当N3的电位为低电平时，T14打开，C2的第二端接入第二时钟信号CB，当CB的电位由高电平跳变为低电平时，能够进一步拉低N3的电位，提升T6的输出能力；
[0534] 当N3的电位为高电平时，T14关断，C2的第二端与第二时钟信号端之间断开，以使得N3的电位不受CB影响，控制T6关断。
[0535] 如图20所示，本发明所述的显示装置中的移位寄存器单元的第六具体实施例用于生成发光控制信号，所述移位寄存器单元的第六具体实施例包括输入端STV、第一节点控制电路11、第一存储电容电路12、第一时钟接入控制电路13、第三节点控制电路、第二节点控制电路、输出电路16、第二时钟接入控制电路17和发光控制信号输出端OUT，其中，[0536] 所述第一存储电容电路12包括第一存储电容C1；
[0537] 所述输出电路16包括第一输出晶体管T9和第二输出晶体管T10；
[0538] 所述第一存储电容C1的第一端与第一节点N1电连接；
[0539] 第一输出晶体管T9的栅极与第二节点N2电连接，第一输出晶体管T9的源极与高电压端电连接，第一输出晶体管T9的漏极与发光控制信号输出端OUT电连接；所述高电压端用于输入高电压VGH；
[0540] 第二输出晶体管T10的栅极与第一节点N1电连接，第二输出晶体管T10的源极与发光控制信号输出端OUT电连接，第二输出晶体管T10的漏极与低电压端电连接；所述低电压端用于输入低电压VGL；
[0541] 所述第一时钟接入控制电路13包括第一时钟接入控制晶体管T13；
[0542] 所述第一时钟接入控制晶体管T13的栅极与所述第一节点N1电连接，所述第一时钟接入控制晶体管T13的源极与所述第一存储电容C1的第二端电连接，所述第一时钟接入控制晶体管T13的漏极接入第二时钟信号CB；
[0543] 所述第三节点控制电路包括第一控制电路141和第二存储电容电路142；
[0544] 所述第一控制电路141包括第一控制晶体管T2和第二控制晶体管T3；
[0545] 所述第一控制晶体管T2的栅极与所述第一节点N1电连接，所述第一控制晶体管T2的源极与所述第三节点N3电连接，所述第一控制晶体管T2的漏极与第一时钟信号端电连接；所述第一时钟信号端用于输入第一时钟信号CK；
[0546] 所述第二控制晶体管T3的栅极与所述第一时钟信号端电连接，所述第二控制晶体管T3的源极与低电压端电连接，所述第二控制晶体管T3的漏极与所述第三节点N3电连接；所述低电压端用于输入低电压VGL;
[0547] 所述第二存储电容电路142包括第二存储电容C2；
[0548] 所述第二存储电容C2的第一端与所述第三节点N3电连接；
[0549] 所述第二节点控制电路包括第二控制电路152、第三控制电路153、第四控制电路154和第三存储电容电路150；
[0550] 所述第二控制电路152包括第三控制晶体管T6，所述第三控制电路153包括第四控制晶体管T7，所述第四控制电路154可以包括第五控制晶体管T8；
[0551] 所述第三控制晶体管T6的栅极与所述第三节点N3电连接，所述第三控制晶体管T6的源极与所述低电压端电连接，所述第三控制晶体管T6的漏极与控制节点NC电连接；
[0552] 所述第四控制晶体管T7的栅极与第二时钟信号端电连接，所述第四控制晶体管T7的源极与所述控制节点NC电连接，所述第四控制晶体管T7的漏极与所述第二节点N2电连接；
[0553] 所述第五控制晶体管T8的栅极与所述第一节点N1电连接，所述第五控制晶体管T8的源极与所述第二节点N2电连接，所述第五控制晶体管T8的漏极与高电压端电连接；
[0554] 所述第三存储电容电路150包括第三存储电容C3；
[0555] C3的第一端与所述第二节点N2电连接，C3的第二端与所述高电压端电连接；
[0556] 所述第一节点控制电路11包括第六控制晶体管T1、第七控制晶体管T4和第八控制晶体管T5；
[0557] 所述第六控制晶体管T1的栅极与第一时钟信号端电连接，所述第六控制晶体管T1的源极与输入端STV电连接，所述第六控制晶体管T1的漏极与所述第一节点N1电连接；
[0558] 所述第七控制晶体管T4的栅极与第二时钟信号端电连接，所述第七控制晶体管T4的源极与所述第八控制晶体管T5的漏极电连接，所述第七控制晶体管T4的漏极与所述第一节点N1电连接；
[0559] 所述第八控制晶体管T5的栅极与所述第三节点N3电连接，所述第八控制晶体管T5的源极与高电压端电连接；
[0560] 所述第二时钟接入控制电路17包括第二时钟接入控制晶体管T14；
[0561] 所述第二时钟接入控制晶体管T14的栅极与所述第三节点N3电连接，所述第二时钟接入控制晶体管T14的源极与所述第二时钟信号端电连接，所述第二时钟接入控制晶体管T14的漏极与所述第二存储电容C2的第二端电连接。
[0562] 在本发明所述的显示装置中的移位寄存器单元的第六具体实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
[0563] 本发明所述的显示装置中的移位寄存器单元的第六具体实施例与本发明所述的显示装置中的移位寄存器单元的第二具体实施例的区别在于：本发明所述的显示装置中的移位寄存器单元的第六具体实施例增加了第二时钟接入控制晶体管T14；
[0564] 本发明所述的显示装置中的移位寄存器单元的第六具体实施例在工作时，[0565] 当N3的电位为低电平时，T14打开，C2的第二端接入第二时钟信号CB，当CB的电位由高电平跳变为低电平时，能够进一步拉低N3的电位，提升T6的输出能力；
[0566] 当N3的电位为高电平时，T14关断，C2的第二端与第二时钟信号端之间断开，以使得N3的电位不受CB影响，控制T6关断。
[0567] 在本发明所述的显示装置中的移位寄存器单元的具体实施例中，T2可以为双栅晶体管，以避免由于T2的漏电而导致N3的电位下降。
[0568] 并本发明实施例所述的显示装置中的移位寄存器单元可以由第一栅金属层、第二栅金属层和源漏金属层组成，也可以由第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层组成。
[0569] 本发明实施例所述的驱动方法，应用于上述的显示装置，显示装置包括设置于所述驱动电路区域的发光控制电路；所述发光控制电路包括多级移位寄存器单元；所述移位寄存器单元的输出端穿过所述过渡区域与所述显示区域中的相应行像素驱动电路电连接，以为所述相应行像素驱动电路提供发光控制信号；所述移位寄存器单元包括输入端、第一节点控制电路、第一存储电容电路、第一时钟接入控制电路、第二节点控制电路、第三节点控制电路、输出电路和发光控制信号输出端；
[0570] 所述驱动方法包括：
[0571] 第一节点控制电路在第一时钟信号的控制下，控制第一节点与输入端之间电连接，并在第三节点的电位和第二时钟信号的控制下，控制所述第一节点与第一电压端之间电连接，以控制所述第一节点的电位；
[0572] 当所述第一节点控制电路控制所述第一节点的电位为第一电平时，第一时钟接入控制电路在所述第一节点的电位的控制下，控制第一存储电容电路的第二端与第二时钟信号端之间断开；
[0573] 当所述第一节点控制电路控制所述第一节点的电位为第二电平时，第一时钟接入控制电路在所述第一节点的电位的控制下，控制第一存储电容电路的第二端与第二时钟信号端之间电连接。
[0574] 本发明实施例所述的驱动方法通过采用第一时钟接入控制电路，使得发光控制信号输出稳定，确保显示面板的显示效果。
[0575] 具体的，所述第三节点控制电路可以包括第一控制电路和第二存储电容电路；所述移位寄存器单元还包括第二时钟接入控制电路；所述驱动方法还可以包括：
[0576] 第三节点控制电路在第一时钟信号的控制下，控制第三节点与第二电压端之间电连接，并在所述第一节点的电位的控制下，控制所述第三节点与第一时钟信号端之间电连接，并控制所述第三节点的电位；
[0577] 当所述第三节点控制电路控制所述第三节点的电位为第一电平时，第二时钟接入控制电路在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间断开；
[0578] 当所述第三节点控制电路控制所述第三节点的电位为第一电平时，第二时钟接入控制电路在第三节点的电位的控制下，控制所述第二存储电容电路的第二端与所述第二时钟信号端之间电连接。
[0579] 在优选情况下，所述移位寄存器单元可以包括第二时钟接入控制电路，所述第二时钟接入控制电路在第三节点的电位的控制下，控制所述第二存储电容电路的第二端是否与第二时钟信号端之间电连接，从而能够很好的控制第三节点的电位，以提升栅极与所述第三节点电连接的晶体管的输出能力。
[0580] 在具体实施时，发光控制周期可以包括依次设置的输入阶段、第一输出阶段、第二输出阶段、第三输出阶段、第一复位阶段和第二复位阶段；所述驱动方法包括：
[0581] 在输入阶段，输入端输入第一电平，第一节点控制电路控制第一节点的电位为第一电平，所述输出电路控制发光控制信号输出端与第二电压端之间断开，第一时钟接入控制电路控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述第三节点控制电路控制第三节点的电位为第二电压，第二节点控制电路控制所述第二节点处于浮空状态；
[0582] 在第一输出阶段，输入端输入第一电平，第三节点控制电路控制第三节点的电位为第二电平；第一节点控制电路根据第二时钟信号和第三节点的电位，控制所述第一节点的电位为第一电压；第二节点控制电路在第二时钟信号的控制下，控制第二节点的电位为第二电压；所述第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
[0583] 在第二输出阶段，输入端输入第一电平，第一节点控制电路控制所述第一节点的电位为第一电平；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；第三节点控制电路控制第三节点的电位为第二电压；第二节点控制电路控制所述第二节点处于浮空状态；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
[0584] 在第三输出阶段，输入端输入第二电平，第三节点控制电路控制第三节点的电位为第二电压；第一节点控制电路控制维持所述第一节点的电位为第一电压，第二节点控制电路控制维持第二节点的电位为第二电压；第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间断开；所述输出电路在第二节点的电位的控制下，控制发光控制信号输出端与第一电压端之间电连接；
[0585] 在第一复位阶段，输入端输入第二电平，第一节点控制电路控制所述第一节点的电位为第二电平；所述第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；第三节点控制电路在第一时钟信号的控制下，控制第三节点的电位为第二电压；第二节点控制电路控制第二节点的电位为第一电压；所述输出电路在第一节点的电位的控制下，控制发光控制信号输出端与第二电压端之间电连接；
[0586] 在第二复位阶段，输入端输入第二电平，第一节点控制电路控制维持第一节点的电位为第二电平，第三节点控制电路控制第三节点的电位为第一电平；第二节点控制电路控制第二节点的电位为第一电压；所述第一时钟接入控制电路在第一节点的电位的控制下，控制所述第一存储电容电路的第二端与第二时钟信号端之间电连接；第三节点控制电路控制第三节点的电位为第一电平，以对第三节点的电位进行复位。
[0587] 本发明实施例所述的显示装置可以包括发光控制电路，所述发光控制电路可以包括多级上述的移位寄存器单元；
[0588] 相邻上一级移位寄存器单元的发光控制信号输出端与下一级移位寄存器单元的输入端电连接。
[0589] 实施时，所述显示装置还可以包括栅极驱动电路和多行像素电路；所述栅极驱动电路包括多级栅极驱动单元；
[0590] 每一级所述栅极驱动单元与一行所述像素电路电连接，用于为该行像素电路提供相应的栅极驱动信号；
[0591] 所述发光控制电路包括的每一级移位寄存器单元分别与两行像素电路电连接，用于为该两行像素电路提供相应的发光控制信号。
[0592] 在具体实施时，所述发光控制电路包括的每一级移位寄存器单元可以分别与相邻的两行像素电路电连接，用于为该相邻的两行像素电路提供相应的发光控制信号，但不以此为限。
[0593] 如图21所示，本发明实施例所述的显示装置包括多行像素电路、设置于显示面板左侧的第一发光控制电路、设置于显示面板右侧的第二发光控制电路、设置于显示面板左侧的第一栅极驱动电路和设置于显示面板右侧的第二栅极驱动电路；
[0594] 在图21中，标号为ESZ1的为所述第一发光控制电路包括的第一级移位寄存器单元，标号为ESZN的为所述第一发光控制电路包括的第N级移位寄存器单元，标号为ESR1的为所述第二发光控制电路包括的第一级移位寄存器单元，标号为ESRN的为所述第二发光控制电路包括的第N级移位寄存器单元；N为大于1的整数；
[0595] 在图21中，标号为GSZ1的为所述第一栅极驱动电路包括的第一级栅极驱动单元，标号为GSZ2的为所述第一栅极驱动电路包括的第二级栅极驱动单元，标号为GSZ2N-1的为所述第一栅极驱动电路包括的第2N-1级栅极驱动单元，标号为GSZ2N的为所述第一栅极驱动电路包括的第2N级栅极驱动单元；标号为GSR1的为所述第二栅极驱动电路包括的第一级栅极驱动单元，标号为GSR2的为所述第二栅极驱动电路包括的第二级栅极驱动单元，标号为GSR2N-1的为所述第二栅极驱动电路包括的第2N-1级栅极驱动单元，标号为GSR2N的为所述第二栅极驱动电路包括的第2N级栅极驱动单元；
[0596] 在图21中，标号为Pixel1的为第一行像素电路，标号为Pixel2的为第二行像素电路，标号为Pixel2N-1的为第2N-1行像素电路，标号为Pixel2N的为第2N行像素电路。
[0597] 如图21所示，所述第一发光控制电路设置于所述第一栅极驱动电路外侧，所述第二发光控制电路设置于所述第二栅极驱动电路外侧，所述第一发光控制电路包括的每一级移位寄存器单元分别为两行像素电路提供发光控制信号，降低采用的发光控制电路的数量，第一发光控制电路中的移位寄存器单元的输出线穿过第一栅极驱动电路中的相邻的两级栅极驱动单元提供至相应行像素电路，利于实现窄边框；并各发光控制电路包括的相邻两级移位寄存器单元接入的时钟信号相互反相。
[0599] 以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
| 标题 | 发布/更新时间 | 阅读量 |
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