技术领域
[0001] 本
发明涉及晶体管。本发明还涉及鳍形场效晶体管(FINFET)的结构及制作技术。
背景技术
[0002] 巨大的顾客需求驱动着
电子及通信技术迅速进步，这使得各种电子装置得到广泛采用。晶体管是这些装置的
基础电路组件。晶体管应用于各种各样的电路，且FINFET已用于互补金属
氧化物
半导体(CMOS)工艺中。晶体管设计上的改进会改进电子及通信装置中所使用的集成电路(IC)的实施及制造性。
发明内容
[0003] 根据本发明的一个
实施例，一种晶体管包括：至少一个鳍形结构，其安置在半导体层的一部分上方；及栅极，其安置在所述鳍形结构的至少三侧及半导体层的所述部分之上，所述部分邻近所述鳍形结构，其中所述晶体管的
沟道在所述栅极下方安置在所述鳍形结构及所述半导体层的所述部分中。
[0004] 根据本发明的一个实施例，一种集成电路包括：第一半导体鳍形结构，其安置在全耗尽型半导体层上方；第二半导体鳍形结构，其安置在所述全耗尽型半导体层上方；第三半导体鳍形结构，其安置在所述全耗尽型半导体层上方，其中所述第一半导体鳍形结构安置成与所述第二半导体鳍形结构平行，且所述第二半导体鳍形结构安置成与所述第三半导体鳍形结构平行，其中所述第一半导体鳍形结构与所述第二半导体鳍形结构间隔开第一距离，且所述第二半导体鳍形结构与所述第三半导体鳍形结构间隔开第二距离；第一沟道区部分，其在所述全耗尽型半导体层中位于所述第一半导体鳍形结构与所述第二半导体鳍形结构之间；第二沟道区部分，其在所述全耗尽型半导体层中位于所述第三半导体鳍形结构与所述第二半导体鳍形结构之间；及栅极，其安置在所述第一半导体鳍形结构、所述第二半导体鳍形结构及所述第三半导体鳍形结构中的每一者的至少三侧之上，且其中所述栅极安置在所述第一沟道区部分及所述第二沟道区部分之上。
[0005] 根据本发明的一个实施例，一种方法包括：至少部分地在绝缘体上半导体衬底内设置隔离区，所述绝缘体上半导体衬底包括位于介电层上方的半导体层；在所述半导体层上方设置掩模；使用所述掩模蚀刻所述半导体层以设置第一鳍形结构、第二鳍形结构及第三鳍形结构，其中将所述半导体层蚀刻成使得所述半导体层的第一部分位于所述第一鳍形结构与所述第二鳍形结构之间且所述半导体层的第二部分位于所述第三鳍形结构与所述第二鳍形结构之间，其中所述第一部分及所述第二部分具有比所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构的高度小的厚度；及在所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构之上且在所述第一部分及所述第二部分之上设置栅极。
附图说明
[0006] 结合附图参考详细说明将明了且更好地理解本发明的各个目标、方面、特征及优势，在附图中相似的参考字母始终标识对应的元件。在图式中，相似参考编号通常指示相同、功能类似及/或结构类似的元件。
[0007] 图1是根据一些实施例的全耗尽型(FD)绝缘体上半导体(SOI)FINFET结构的平面俯视示意图；
[0008] 图2是根据一些实施例的图1中所图解说明的在线2-2处截取的FD SOI FINFET结构的横截面示意图；
[0009] 图3是根据一些实施例的图1中所图解说明的在线3-3处截取的FD SOI FINFET结构的横截面示意图；
[0010] 图4是根据一些实施例的图1中所图解说明的在线4-4处截取的FD SOI FINFET结构的横截面示意图；
[0011] 图5是根据一些实施例的图1中所图解说明的在线5-5处截取的FD SOI FINFET结构的横截面示意图；且
[0012] 图6是
流程图，其展示制作根据一些实施例的图1中所图解说明的FD SOI FINFET结构的操作。
具体实施方式
[0013] 在介绍对示范性实施例进行详细图解说明的特征之前，应理解，本
申请案并不仅限于说明中所陈述或图中所图解说明的细节或方法。还应理解，术语仅用于说明目的，并不应被视为具限制性。
[0014] 大体参考各图，系统及形成晶体管结构的方法达成根据一些实施例的FINFET结构及FD SOI结构的优势。在一些实施例中，提供具有非量化宽度的FINFET。在一些实施例中，在使用SOI衬底的FD层的情况下，所述非量化宽度延伸超过鳍的宽度。在一些实施例中，FINFET设置在SOI衬底上，且是使用28nm/22nm及以下的FINFET及CMOS制作工艺的操作来制作。
[0015] 在一些实施例中，在不增大鳍宽度的情况下增大FINFET结构的有效沟道宽度，且实现较高的驱动
电流。在一些实施例中，将反馈
偏压施加到FD SOI衬底以控制
阈值电压且提高
开关速度。在一些实施例中，动态地控制反馈偏压，且通过隐埋氧化物(BOX)层来提供所述反馈偏压。
[0016] 在一些实施例中，结构及方法使有效沟道宽度增加了超过10％(例如，至少12％)且因此使载流量提高了超过10％(例如，至少12％)。通过无额外掩蔽或处理步骤的FINFET工艺来制造FINFET结构。在一些实施例中，所述结构提供具有三个鳍的FD SOI FINFET。在一些实施例中，所述结构提供具有单鳍、双鳍或其它数目个鳍的FD SOI FINFET。
[0017] 一些实施例涉及一种晶体管，所述晶体管包含至少一个鳍形结构及栅极。所述鳍形结构安置在绝缘体上半导体衬底的绝缘体层上方。所述栅极安置在所述鳍形结构的至少三侧及所述半导体层的一部分之上。所述晶体管的沟道在所述栅极下方安置在鳍形结构及所述部分中。
[0018] 一些实施例涉及一种集成电路，所述集成电路包括：第一半导体鳍形结构，其安置在全耗尽型半导体层上方；第二半导体鳍形结构，其安置在所述全耗尽型半导体层上方；及第三半导体鳍形结构，其安置在所述全耗尽型半导体层上方。所述第一半导体鳍形结构安置成与所述第二半导体鳍形结构平行，且所述第二半导体鳍形结构安置成与所述第三半导体鳍形结构平行。所述第一半导体鳍形结构与所述第二半导体鳍形结构间隔开第一距离，且所述第二半导体鳍形结构与所述第三半导体鳍形结构间隔开第二距离。所述集成电路还包含：第一沟道区部分，其在所述全耗尽型半导体层中位于所述第一半导体鳍形结构与所述第二半导体鳍形结构之间；及第二沟道区部分，其在所述全耗尽型半导体层中位于所述第三半导体鳍形结构与所述第二半导体鳍形结构之间。所述集成电路还包含栅极，所述栅极安置在所述第一半导体鳍形结构、所述第二半导体鳍形结构及所述第三半导体鳍形结构中的每一者的至少三侧之上。所述栅极安置在所述第一沟道区部分及所述第二沟道区部分之上。
[0019] 一些实施例涉及一种方法。所述方法包含至少部分地在绝缘体上半导体衬底内设置隔离区。所述绝缘体上半导体衬底包含位于介电层上方的半导体层。所述方法还包含：在所述半导体层上方设置掩模；及使用所述掩模蚀刻所述半导体层以设置第一鳍形结构、第二鳍形结构及第三鳍形结构。将所述半导体层蚀刻成使得所述半导体层的第一部分位于所述第一鳍形结构与所述第二鳍形结构之间且所述半导体层的第二部分位于所述第三鳍形结构与所述第二鳍形结构之间。所述第一部分及所述第二部分具有比所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构的高度小的厚度。所述方法还包含：在所述第一鳍形结构、所述第二鳍形结构及所述第三鳍形结构之上且在所述第一部分及所述第二部分之上设置栅极。
[0020] 参考图1到5，集成电路或半导体结构100包含至少一个晶体管101。晶体管101设置在提供沟槽隔离区103的周界内，从而提供绝缘体上半导体衬底102(例如，全耗尽型绝缘体上
硅衬底)。衬底102包含至少一个鳍形结构，例如安置在绝缘层120上方的鳍形结构106a、106b及106c(图2)。在一些实施例中，可使用任何适合的材料(例如硅、硅锗、锗等)来形成衬底102。衬底102可包含其它结构(未展示)，例如可通过植入及掺杂技术形成的隔离掺杂井。
绝缘体上半导体衬底102包含
块状衬底122，块状衬底122具有反馈偏压
端子123、绝缘层120(例如，隐埋
二氧化硅材料)及半导体层129。半导体层129是全耗尽型硅层，其在鳍形结构
106a与106b之间的一部分104a处且在鳍形结构106b与106c之间的一部分104b处小于15纳米厚(例如，8nm厚的层)，且在鳍形结构106a到106c处小于115nm厚。
[0021] 尽管图1到5中展示了三个鳍形结构106a、106b及106c，但晶体管101可根据系统参数及设计准则(例如，电流要求)而被制作成具有任何数目个鳍形结构106a、106b及106c(例如，1、3、4、5等)。三个鳍形结构106a、106b及106c由半导体层129的材料制作而成。可根据装置参数来设定鳍形结构106a到106c的尺寸。举例来说，在一些实施例中，鳍形结构的高度小于100nm(例如50nm)，宽度小于20nm(例如10nm)，间距小于60nm(例如40nm)，且三个鳍形结构106a、106b及106c之间的间隔小于50nm(例如20nm)。尽管鳍形结构106a、106b及106c由半导体层129的材料制作而成，但为阐释简明起见，三个鳍形结构106a、106b及106c被描述为安置在半导体层129上方。在一些实施例中，可针对装置性能选择鳍形结构106a到106c的长度，且鳍形结构106a到106c的长度由沟槽隔离区103界定。举例来说，在一些实施例中，鳍形结构106a到106c越宽且鳍形结构106a到106c越长，则栅极宽度越长且漏极/源极区130及132越大。在一些实施例中，鳍形结构106a到106c设置在薄的平坦半导体层129上方，且由沉积在所述薄的平坦半导体层129上方的材料蚀刻而成。
[0022] 根据一些实施例，晶体管101包含栅极108b、虚设栅极108a、虚设栅极108c、漏极/源极区130(图2、4及5)、漏极/源极区132(图4及5)以及沟道区134(图3)。栅极108b是安置在栅极介电质上方的
多晶硅材料。所述多晶硅材料可由金属材料替换。在一些实施例中，所述栅极介电质是高K值栅极介电材料或氧化物材料。
[0023] 在一些实施例中，漏极/源极区130及132的
位置、特性及大小可有所变化。在一些实施例中，术语“漏极/源极”指代源极或漏极。在一些实施例中，漏极/源极区130及漏极/源极区132是通过
外延工艺形成的经重度经掺杂的N区或P区。
[0024] 漏极/源极区130由虚设栅极108a限界，虚设栅极108a部分地位于沟槽隔离区103的一部分131之上，且漏极/源极区132由虚设栅极108c限界，虚设栅极108c至少部分地位于沟槽隔离区103的一部分133之上(图4)。在一些实施例中，虚设栅极108a及108c是多晶硅材料，所述多晶硅材料可由金属材料替换。
[0025] 参考图3，沟道区134包含：鳍形结构106a的沟道部分142a、鳍形结构106b的沟道部分142b、鳍形结构106c的沟道部分142c、半导体层129的位于鳍形结构106a与鳍形结构106b之间的一部分104a及半导体层129的位于鳍形结构106c与鳍形结构106b之间的一部分104b。因此，在一些实施例中，沟道区134具有方波型横截面或重复沟槽横截面。沟道区134的有效栅极宽度是每一鳍形结构106a到106c的鳍高度乘以2加上鳍宽度，再加上部分104a到104b的宽度(例如，在鳍高度为50nm、鳍宽度为10nm且间隔为20nm的情况下，栅极宽度等于370nm，即栅极宽度＝(50nm*2+10nm)*3+2*20nm＝370nm)。在一些实施例中，在具有类似尺寸而不具有部分104a及104b的三个鳍形结构上方，晶体管101的栅极宽度实现了10％或大于10％的增大(例如，370nm/330nm-1＝沟道宽度增大12％)。增大的沟道宽度提供更大的电流控制能
力(例如，大于10％的提高)。沟道区的沟道长度由栅极108b的宽度决定(例如，在图1中从左到右)。
[0026] 可基于制作限制、装置参数及晶体管要求来选择其它鳍高度、宽度、间隔及间距。根据一些实施例，对晶体管的要求包含但不限于：晶体管宽度、晶体管深度及晶体管的
栅极长度。在一些实施例中，仅单个鳍形结构具备一个部分104a或104b。在一些实施例中，仅单个鳍形结构具备两个部分104a及104b。在一些实施例中，两个鳍形结构具备部分104a及
104b中的一者或两者。在一些实施例中，多于三个鳍形结构具备与部分104a及104b类似的额外中间部分。
[0027] 在一些实施例中，沟道区134是位于栅极108b下方的未经掺杂全耗尽型区。在一些实施例中，沟道区134中仅部分104a及104b是全耗尽型区。在一些实施例中，沟道区134经部分掺杂且是部分耗尽型区。在一些实施例中，仅部分142a到142c被部分地掺杂且是部分耗尽型区，而部分104a及104b是全耗尽型。
[0028] 根据一些实施例，下文参考图1到6描述制作半导体结构100的示范性流程600。参考图6，包含块状衬底122、绝缘层120及半导体层129的绝缘体上半导体衬底102被用于形成鳍形结构106a到106c的硬掩模及芯棒(mandrel)
覆盖。在一些实施例中，半导体层129为60nm厚。在操作602中，使芯棒经受
侧壁氧化工艺以形成与鳍形结构106a到106c的宽度对应的氧化物掩模。在一些实施例中，氧化物掩模特征的宽度是大约10nm。利用工艺控制来获得
8nm厚的部分104a及104b。
[0029] 在形成氧化物掩模之后，使半导体层129经受蚀刻操作(例如，干式蚀刻)以形成鳍形结构106a到106c。在一些实施例中，与常规
光刻技术相比，氧化物掩模实现较小的鳍形结构宽度。根据一些实施例，通过
反应性离子蚀刻(例如，RIE)、干式蚀刻或对位于硬掩模层下方的半导体层129具有选择性的其它工艺来蚀刻半导体层129。在蚀刻之后，移除硬掩模层。在一些实施例中，在不存在氧化物间隔件或氧化物掩模的情况下使用光刻
图案化及蚀刻操作来形成鳍形结构106a到106c。
[0030] 蚀刻半导体层129直到在部分104a及104b处留下大约8nm的材料为止。在一些实施例中，通过工艺选择性来控制鳍形结构106a到106c的深度或高度。展示了尽管三个鳍形结构106a、106b及106c，但根据一些实施例，可在衬底102中形成任何数目个鳍形结构或者形成鳍形结构阵列。
[0031] 在操作604处，掩蔽并蚀刻包含部分104a及104b以及鳍形结构106a到106c的半导体层129以形成沟槽隔离区103。蚀刻出的沟槽隔离区103界定鳍形结构106a到106c的长度。在沉积操作中，利用氧化物材料填充沟槽。
[0032] 在操作606处，通过保形沉积操作来沉积栅极介电材料及多晶硅虚设栅极材料。通过光
刻蚀刻工艺选择性地移除栅极介电材料及多晶硅虚设栅极材料以留下栅极108b。在一些实施例中，从在鳍形结构106a到106c的端部上方的区域移除栅极介电材料。通过光刻蚀刻工艺选择性地移除多晶硅虚设栅极材料以留下虚设栅极108a及108c。根据一些实施例，可使用
反应性离子蚀刻(例如，RIE)、干式蚀刻或对多晶硅材料具有选择性的其它工艺来形成虚设栅极108a及108c。在一些实施例中，使用用于形成栅极108b的同一光刻蚀刻工艺来形成虚设栅极108a及108c。在一些实施例中，多晶硅材料及虚设栅极可由金属材料(例如
铜、
铝或
合金)替换。
[0033] 在操作608处，形成漏极/源极区130及132(图4)。通过外延工艺来形成漏极/源极区130及132。漏极/源极区130及132安置在鳍形结构106a到106c以及部分104a及104b的相对端处(图4及5)。在外延之后，执行
退火操作。虚设栅极108a及108c用作防止外延操作过生长的边界。用于漏极/源极区130及132的
掺杂剂可以是任何适合类型的掺杂剂，例如正型(P型)掺杂剂或负型(N型)掺杂剂。根据一些实施例，选择性离子植入来形成漏极/源极区130及132。
[0034] 在操作610处，提供层级间介电质。在一些实施例中，层级间介电质(ILD)是通过
化学气相沉积沉积而成的氧化物层(SiO2)。在一些实施例中，可在ILD沉积之后移除虚设栅极108a及108c以及栅极108b且利用替换栅极材料来填充空隙。
[0035] 在操作612中，可形成晶体管101的导电通路及触点。还可为集成电路或半导体结构100设置
金属化层。在一些实施例中，与常规FINFET工艺相比，流程600的有利之处在于不需要额外掩模或额外工艺步骤。流程600实现全耗尽型及FINFET优势两者。
[0036] 上文参考图式描述本发明。这些图式图解说明实施本发明的系统及方法以及程序的具体实施例的某些细节。然而，结合图式描述本发明不应被解释为对本发明施加图式中所呈现的任何限制。本文中主张的元件不应被解释为“构件加功能”元件，除非使用短语“用于…的构件”明确叙述所述元件。此外，无论
权利要求书中是否明确叙述本发明中的元件、组件或方法步骤，所述元件、组件或方法步骤皆不旨在面向大众。
[0037] 应注意，本发明的某些章节可结合功率电平引
用例如“第一”及“第二”等术语以在这些功率电平之间进行识别及区分。这些术语不旨在在时间上或根据顺序讲述实体或操作(例如，第一功率电平及第二功率电平)，但在一些情形中，这些实体可包含此种关系。这些术语不限制可能的实体或操作的数目。
[0038] 应注意，尽管本文中所提供的流程展示了方法步骤的具体次序，但应理解这些步骤的次序可与所描绘的次序不同。此外，可同时地或部分同时地执行两个或多于两个步骤。此变化将取决于所选择的
软件及
硬件系统且取决于设计者选择。应理解，所有此类变化皆在本发明的范围内。
[0039] 虽然对方法及系统的前述书面说明使得所属领域的技术人员形成且使用当前被视为所述方法及系统的最佳模式的内容，但所属领域的技术人员应理解且应明白本文中存在具体实施例、方法及实例的变化、组合及等效内容。因此，本发明方法及系统不应受上述实施例、方法及实例限制，而是由在本发明的范围及精神内的所有实施例及方法限制。
