高电压半导体器件及其制造方法
专利汇可以提供高电压半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种高 电压 半导体 器件及其制造方法。所述高电压半导体器件包括：第一导电类型的半导体区，其具有第一区域和第二区域；第一绝缘图案，其设置在半导体区的第一区域之上以具有第一厚度；第二绝缘图案，其设置在半导体区的第二区域之上以具有大于第一厚度的第二厚度；以及栅 电极 ，其设置在第一绝缘图案和第二绝缘图案之上以在第一区域与第二区域之间的边界区域之上具有台阶结构。栅电极具有以下掺杂分布：在第一区域之上分布在栅电极中的杂质离子的最大射程的 位置 位于与在第二区域之上分布在栅电极中的杂质离子的最大射程的位置基本相同的 水 平高度。，下面是高电压半导体器件及其制造方法专利的具体信息内容。
1.一种高电压半导体器件，包括：
第一导电类型的半导体区，其具有第一区域和第二区域；
第一绝缘图案，其设置在所述半导体区的所述第一区域之上以具有第一厚度；
第二绝缘图案，其设置在所述半导体区的所述第二区域之上以具有大于所述第一厚度的第二厚度；以及
栅电极，其设置在所述第一绝缘图案和所述第二绝缘图案之上，以在所述第一区域和所述第二区域之间的边界区域之上具有台阶结构，
其中，所述栅电极具有以下掺杂分布：在所述第一区域之上分布在所述栅电极中的杂质离子的最大射程的位置位于与在所述第二区域之上分布在所述栅电极中的杂质离子的最大射程的位置实质上相同的水平高度。
2.如权利要求1所述的高电压半导体器件，
其中，所述第一区域与所述栅电极的一部分和所述第一绝缘图案垂直重叠；以及其中，所述第二区域与所述栅电极的另一部分和所述第二绝缘图案垂直重叠。
3.如权利要求1所述的高电压半导体器件，
其中，所述第一绝缘图案为栅极绝缘图案；以及
其中，所述第二绝缘图案为场板绝缘图案。
4.如权利要求1所述的高电压半导体器件，
其中，所述第一绝缘图案的底表面位于与所述第二绝缘图案的底表面实质上相同的水平高度；以及
其中，所述第二绝缘图案的顶表面位于高于所述第一绝缘图案的顶表面的水平高度的水平高度。
5.如权利要求1所述的高电压半导体器件，其中，所述第一绝缘图案和所述第二绝缘图案中的每一个包括氧化物层。
6.如权利要求1所述的高电压半导体器件，其中，所述栅电极在所述第一区域之上的厚度与所述栅电极在所述第二区域之上的厚度实质上相等。
7.如权利要求1所述的高电压半导体器件，其中，所述栅电极在所述第二区域之上的顶表面位于高于所述栅电极在所述第一区域之上的顶表面的水平高度的水平高度。
8.如权利要求7所述的高电压半导体器件，其中，所述栅电极在所述第一区域之上的顶表面与所述栅电极在所述第二区域之上的顶表面之间的水平高度差与所述第一区域之上的所述第一绝缘图案的顶表面与所述第二区域之上的所述第二绝缘图案的顶表面之间的水平高度差实质上相等。
9.如权利要求1所述的高电压半导体器件，还包括：
第一导电类型的主体区，其设置在所述半导体区的上部中；
第二导电类型的源极区，其设置在所述第一导电类型的主体区的上部中；以及第二导电类型的漏极区，其设置在所述半导体区的上部中。
10.如权利要求9所述的高电压半导体器件，其中，所述第二区域之上的所述第二绝缘图案延伸到所述漏极区的一部分上。
11.一种制造高电压半导体器件的方法，所述方法包括：
在具有第一导电类型的半导体区的第一区域和第二区域之上形成栅极图案，其中，所述栅极图案在所述第一区域与所述第二区域之间的边界区域之上具有台阶状表面轮廓；
形成覆盖所述栅极图案的平坦化的离子注入缓冲层，其中，所述平坦化的离子注入缓冲层在所述第一区域之上的厚度不同于所述平坦化的离子注入缓冲层在所述第二区域之上的厚度；以及
采用所述平坦化的离子注入缓冲层作为屏蔽层，将杂质离子注入到所述栅极图案中以形成栅电极。
12.如权利要求11所述的方法，还包括：在所述半导体区的所述第一区域之上和所述第二区域之上分别形成第一绝缘图案和第二绝缘图案，
其中，所述第二绝缘图案被形成为比所述第一绝缘图案厚。
13.如权利要求12所述的方法，其中，所述第一绝缘图案和所述第二绝缘图案被形成为使得所述第一绝缘图案的底表面和所述第二绝缘图案的底表面位于与所述半导体区的顶表面实质上相同的水平高度，并且使得所述第二绝缘图案的顶表面位于高于所述第一绝缘图案的顶表面的水平高度的水平高度。
14.如权利要求12所述的方法，其中，所述栅极图案形成在所述第一绝缘图案和所述第二绝缘图案之上。
15.如权利要求14所述的方法，其中，所述栅极图案被形成为在所述第一绝缘图案和所述第二绝缘图案两者上具有实质上均匀的厚度。
16.如权利要求14所述的方法，其中，所述栅极图案被形成为使得所述栅极图案在所述第二区域之上的顶表面位于高于所述栅极图案在所述第一区域之上的顶表面的水平高度的水平高度。
17.如权利要求11所述的方法，其中，形成所述平坦化的离子注入缓冲层包括以下步骤：
形成覆盖所述栅极图案的离子注入缓冲层，其中，所述离子注入缓冲层在所述第一区域与所述第二区域之间的边界区域之上具有台阶状表面轮廓；以及
对所述离子注入缓冲层进行平坦化，其中，所述平坦化的离子注入缓冲层在所述第一区域之上的厚度不同于所述平坦化的离子注入缓冲层在所述第二区域之上的厚度。
18.如权利要求17所述的方法，其中，具有所述台阶状表面轮廓的所述离子注入缓冲层被形成为使得所述离子注入缓冲层在所述第一区域之上的顶表面位于高于所述栅极图案在所述第二区域之上的顶表面的水平高度的水平高度。
19.如权利要求17所述的方法，其中，所述平坦化的离子注入缓冲层在所述第一区域之上的厚度大于所述平坦化的离子注入缓冲层在所述第二区域之上的厚度。
20.如权利要求19所述的方法，其中，所述平坦化的离子注入缓冲层在所述第一区域之上的厚度和所述平坦化的离子注入缓冲层在所述第二区域之上的厚度被设置为使得所述栅电极具有以下掺杂分布：在所述第一区域之上分布在所述栅电极中的所述杂质离子的最大射程的位置位于与在所述第二区域之上分布在所述栅电极中的所述杂质离子的最大射程的位置实质上相同的水平高度。
21.如权利要求11所述的方法，其中，所述杂质离子被注入到所述栅极图案中使得所述杂质离子的最大射程的位置位于所述第二区域之上的所述栅电极的下部中。
22.一种半导体器件，包括：
栅电极，其设置在第一绝缘图案和第二绝缘图案之上以在所述第一绝缘图案与所述第二绝缘图案之间的边界区域上具有台阶结构，
其中，所述栅电极具有以下掺杂分布：在所述第一绝缘图案之上分布在所述栅电极中的杂质离子的最大射程的位置位于与在所述第二绝缘图案之上分布在所述栅电极中的杂质离子的最大射程的位置实质上相同的水平高度。
高电压半导体器件及其制造方法
技术领域
背景技术
具体实施方式
202和第二绝缘图案204可以设置成彼此相邻。第二导电类型的主体区(即P型主体区106)可以设置在半导体区104的上部中。第一导电类型的源极区(即N型源极区108)可以设置在P型主体区106的上部中。N型源极区108可以通过P型主体区106而与半导体区104分开。N型源极区108可以与源极端子S电耦接。P型主体区106的位于N型源极区108与半导体区104的上部之间的上部可以被定义为沟道区112。第一导电类型的漏极区(即N型漏极区110)可以设置在半导体区104的上部中。N型漏极区110可以通过半导体区104而与P型主体区106分开。N型漏极区110可以与漏极端子D电耦接。
202的顶表面与第二绝缘图案204的顶表面之间的水平高度差相同。在一个实施例中，栅电极206可以由掺杂的多晶硅层形成或构成。栅极间隔件208可以设置在栅电极206的每个侧表面上。栅极间隔件208可以由绝缘层形成或构成。
104的第二区域206B上，并且可以延伸到半导体区104的与第二区域206B相邻的一部分上。
半导体区104的第一区域206A可以被定义为与第一绝缘图案202和在后续工艺中形成的栅电极的一部分垂直重叠的区域。半导体区104的第二区域206B可以被定义为与第二绝缘图案204和在后续工艺中形成的栅电极的另一部分垂直重叠的区域。第一绝缘图案202的底表面和第二绝缘图案204的底表面可以位于与半导体区104的顶表面基本相同的水平高度。由于第二绝缘图案204比第一绝缘图案202厚，第二绝缘图案204的顶表面可以位于高于第一绝缘图案202的顶表面的水平高度的水平高度。
206B上的顶表面可以位于比栅极图案206P在半导体区104的第一区域206A上的顶表面的水平高度要高的水平高度。在一个实施例中，栅极图案206P可以由多晶硅层形成。例如，栅极图案206P可以由未掺杂的多晶硅层或轻掺杂的多晶硅层形成。可以在栅极图案206P的每个侧表面上形成栅极间隔件208。在一个实施例中，栅极间隔件208可以由绝缘层形成，例如，氮化物层。
310可以被形成为使得离子注入缓冲层310在第一区域206A上的顶表面位于比栅极图案
206P在第二区域206B上的顶表面的水平高度要高的水平高度。因此，离子注入缓冲层310在第一区域206A上的厚度T11可以大于栅极图案206P在第一区域206A上的顶表面与栅极图案
206P在第二区域206B上的顶表面之间的水平高度差。在形成了具有台阶状表面轮廓的离子注入缓冲层310之后，可以对离子注入缓冲层310应用平坦化工艺，以提供平坦化的表面，该平坦化的表面位于由图4的虚线320所指示的水平高度。在一个实施例中，可以使用化学机械抛光(CMP)技术来执行应用于离子注入缓冲层310的平坦化工艺。
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