半导体器件及其制造方法
阅读：36发布：2024-01-02
专利汇可以提供半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且本公开的 实施例 涉及 半导体 器件及其制造方法。在包括由分栅型MONOS 存储器 形成的多个存储器区域的半导体器件中，存储器单元的 阈值 电压 针对每个存储器区域被设置为不同值。通过形成具有不同材料或不同厚度的、作为构成数据区域中的存储器单元的存储器栅极 电极 的 功函数 膜的金属膜以及作为构成代码区域中的存储器单元的存储器栅极电极的功函数膜的金属膜，形成具有不同阈值电压的存储器单元。，下面是半导体器件及其制造方法专利的具体信息内容。
1.一种半导体器件，包括：
半导体衬底，具有第一区域和第二区域；
第一突出，所述第一突出是所述半导体衬底的所述第一区域的一部分，从所述半导体衬底的上表面突出，并且沿着所述半导体衬底的所述上表面在第一方向上延伸；
第二突出，所述第二突出是所述半导体衬底的所述第二区域的一部分，从所述半导体衬底的所述上表面突出，并且沿着所述半导体衬底的所述上表面在第二方向上延伸；
第一栅极电极，经由包括第一电荷存储部分的第一绝缘膜，覆盖所述半导体衬底的、在所述第一区域中的所述上表面，并且覆盖所述第一突出的上表面和侧表面；
第一源极区域和第一漏极区域，形成在所述第一突出中以便在所述第一方向上将第一沟道形成区域夹在其间，所述第一沟道形成区域是在所述第一突出内部的区域、并且用包括所述第一栅极电极的图案覆盖；
第二栅极电极，经由包括第二电荷存储部分的第二绝缘膜，覆盖所述半导体衬底的、在所述第二区域中的所述上表面，并且覆盖所述第二突出的上表面和侧表面；以及第二源极区域和第二漏极区域，形成在所述第二突出中，以便在所述第二方向上将第二沟道形成区域夹在其间，所述第二沟道形成区域是在所述第二突出内部的区域，并且用包括所述第二栅极电极的图案覆盖，
其中所述第一栅极电极、所述第一源极区域和所述第一漏极区域配置第一非易失性存储器单元，
其中所述第二栅极电极、所述第二源极区域和所述第二漏极区域配置第二非易失性存储器单元，
其中所述第一栅极电极包括第一金属膜，所述第一金属膜具有与所述第一沟道形成区域的功函数不同的第一功函数，
其中所述第二栅极电极包括第二金属膜，所述第二金属膜具有与所述第二沟道形成区域的功函数不同的第二功函数，并且
其中所述第一功函数和所述第二功函数彼此不同。
2.根据权利要求1所述的半导体器件，其中所述第一金属膜和所述第二金属膜中的每个金属膜分别包括多个金属膜。
3.根据权利要求1所述的半导体器件，其中所述第一金属膜的厚度大于所述第二金属膜的厚度。
4.根据权利要求1所述的半导体器件，还包括：
第三栅极电极，与所述第一栅极电极相邻，并且经由第三绝缘膜覆盖所述第一突出的所述上表面和侧表面；以及
第四栅极电极，与所述第二栅极电极相邻，并且经由第四绝缘膜覆盖所述第二突出的所述上表面和侧表面，
其中所述第一栅极电极、所述第三栅极电极、所述第一源极区域和所述第一漏极区域配置所述第一非易失性存储器，并且
其中所述第二栅极电极、所述第四栅极电极、所述第二源极区域和所述第二漏极区域配置所述第二非易失性存储器单元。
5.根据权利要求4所述的半导体器件，还包括：
第五绝缘膜，覆盖所述第三栅极电极的上表面，并且暴露所述第一栅极电极的上表面；
第六绝缘膜，覆盖所述第四栅极电极的上表面，并且暴露所述第二栅极电极的上表面。
6.根据权利要求1所述的半导体器件，
其中所述第一金属膜覆盖所述第一绝缘膜的侧表面，并且
其中所述第二金属膜覆盖所述第二绝缘膜的侧表面。
7.根据权利要求1所述的半导体器件，
其中所述半导体衬底还具有与所述第一区域和所述第二区域不同的第三区域，其中所述第三区域包括：
第三突出，所述第三突出是所述半导体衬底的所述第三区域的一部分，从所述半导体衬底的所述上表面突出，并且沿着所述半导体衬底的所述上表面在第三方向上延伸，第五栅极电极，经由包括第三电荷存储部分的第七绝缘膜，覆盖所述半导体衬底的、在所述第三区域中的所述上表面，并且覆盖所述第三突出的上表面和侧表面，以及第三源极区域和第三漏极区域，形成在所述第三突出中，以便在所述第三方向上将第三沟道形成区域夹在其间，所述第三沟道形成区域是在所述第三突出内部的区域，并且用包括所述第五栅极电极的图案覆盖，
其中所述第五栅极电极、所述第三源极区域和所述第三漏极区域配置第三非易失性存储器单元，
其中所述第五栅极电极包括第三金属膜，所述第三金属膜具有与所述第一沟道形成区域和所述第二沟道形成区域的所述功函数不同的第三功函数，并且
所述第三功函数不同于所述第一功函数和所述第二功函数。
8.根据权利要求1所述的半导体器件，其中所述第一非易失性存储器单元存储程序的代码，并且所述第二非易失性存储器单元存储在执行所述程序时所使用的数据。
9.根据权利要求7所述的半导体器件，其中所述第一非易失性存储器单元存储程序的代码，并且所述第二非易失性存储器单元存储在执行所述程序时所使用的数据，并且所述第三非易失性存储器单元存储指示所述数据是否被写入的标记。
10.根据权利要求7所述的半导体器件，还包括：
与所述第一区域、所述第二区域和所述第三区域不同的第四区域；
其中所述第四区域包括：
第四突出，所述第四突出是所述半导体衬底的所述第四区域的一部分，从所述半导体衬底的上表面突出，并且沿着所述半导体衬底的所述上表面在第四方向上延伸，第六栅极电极，经由包括第四电荷存储部分的第八绝缘膜，在所述第四区域中覆盖所述半导体衬底的所述上表面，以及覆盖所述第四突出的上表面和侧表面，以及第四源极区域和第四漏极区域，形成在所述第四突出中，以便在所述第四方向上将第四沟道形成区域夹在其间，所述第四沟道形成区域是在所述第四突出内部的区域，并且用包括所述第六栅极电极的图案覆盖，
其中所述第六栅极电极、所述第四源极区域和所述第四漏极区域配置第四非易失性存储器单元，
其中所述第六栅极电极包括第四金属膜，所述第四金属膜具有与所述第一沟道形成区域、所述第二沟道形成区域和所述第三沟道形成区域的所述功函数不同的第四功函数，并且
所述第四功函数不同于所述第一功函数、所述第二功函数和所述第三功函数。
11.根据权利要求10所述的半导体器件，其中所述第一非易失性存储器单元存储程序的代码，并且所述第二非易失性存储器单元存储在执行所述程序时所使用的数据，并且所述第三非易失性存储器单元存储指示所述数据是否被写入的标记，并且所述第四非易失性存储器单元存储修整代码。
12.根据权利要求5所述的半导体器件，
其中所述第一绝缘膜包括第一氧化铪膜，并且所述第二绝缘膜包括第二氧化铪膜，并且
其中所述第一绝缘膜的上表面用所述第五绝缘膜覆盖，并且所述第二绝缘膜的上表面用所述第六绝缘膜覆盖。
13.一种半导体器件，包括：
非易失性存储器，具有多个存储器区域，
其中所述非易失性存储器包括：
代码区域，与所述多个存储器区域中的一个存储器区域相对应，并且被配置为存储程序代码；以及
数据区域，与所述多个存储器区域中的另一存储器区域相对应，并且被配置为存储由所述程序代码执行的数据，并且
其中所述代码区域中的鳍型第一晶体管的第一栅极电极和所述数据区域中的鳍型第二晶体管的第二栅极电极具有彼此不同的功函数。
14.根据权利要求13所述的半导体器件，
其中所述第一栅极电极包括第一金属膜，所述第一金属膜具有与所述鳍型第一晶体管的沟道形成区域的功函数不同的第一功函数，并且
其中所述第二栅极电极包括第二金属膜，所述第二金属膜具有与所述鳍型第二晶体管的第二沟道形成区域的功函数不同的第二功函数。
15.根据权利要求14所述的半导体器件，
其中所述第一栅极电极包括第一金属膜，并且所述第二栅极电极包括第二金属膜，并且
其中所述第一金属膜的功函数和所述第二金属膜的功函数彼此不同。
16.根据权利要求14所述的半导体器件，
其中所述第一栅极电极包括第一金属膜，并且所述第二栅极电极包括第二金属膜，并且
所述第一金属膜的厚度和所述第二金属膜的厚度彼此不同。
17.一种制造半导体器件的方法，包括以下步骤：
(a)准备具有第一区域和第二区域的半导体衬底；
(b)经由第一绝缘膜，在所述半导体衬底的、在所述第一区域中的上表面上形成第一栅极图案，并且在所述第一栅极图案上形成第二绝缘膜，以及
经由第三绝缘膜，在所述半导体衬底的、在所述第二区域中的上表面上形成第二栅极图案，并且在所述第二栅极图案上形成第四绝缘膜；
(c)在所述半导体衬底的所述第一区域上形成第五绝缘膜、第三栅极图案和第六绝缘膜，所述第五绝缘膜包括第一电荷存储部分，并且所述第三栅极图案经由所述第五绝缘膜在第一方向上位于与所述第一栅极图案的侧表面相邻，并且经由所述第五绝缘膜而位于所述半导体衬底上，并且所述第六绝缘膜覆盖所述第三栅极图案的上表面，以及在所述半导体衬底的所述第二区域上形成第七绝缘膜、第四栅极图案和第八绝缘膜，所述第七绝缘膜包括第二电荷存储部分，并且所述第四栅极图案经由所述第六绝缘膜在第二方向上位于与所述第二栅极图案的侧表面相邻，并且经由所述第六绝缘膜而位于所述半导体衬底上，并且所述第八绝缘膜覆盖所述第四栅极图案的上表面；
(d)在所述半导体衬底中，形成与包括所述第一栅极图案和所述第二栅极图案的第一图案相邻的第一源极区域和第一漏极区域，以及
在所述半导体衬底中，形成与包括所述第三栅极图案和所述第四栅极图案的第二图案相邻的第二源极区域和第二漏极区域；
(e)通过使用所述第六绝缘膜和所述第八绝缘膜作为掩模来去除所述第二绝缘膜和所述第四绝缘膜，暴露所述第一栅极图案和所述第二栅极图案；
(f)在步骤(e)之后，用包括第一金属层的第一栅极电极来代替所述第一栅极图案，用包括第二金属层的第二栅极电极来代替所述第二栅极图案，以及
去除所述第六绝缘膜和所述第八绝缘膜；
(g)形成覆盖所述第一栅极电极的上表面的第九绝缘膜，并且暴露所述第三栅极图案，以及
形成覆盖所述第二栅极电极的上表面的第十绝缘膜，并且暴露所述第四栅极图案；
(h)在步骤(g)之后，通过用包括第三金属膜的第三栅极电极来代替所述第三栅极图案，形成包括所述第一栅极电极、所述第三栅极电极、所述第一源极区域和所述第一漏极区域的第一非易失性存储器单元；以及
(i)在步骤(g)之后，通过用包括第四金属膜的第四栅极电极来代替所述第四栅极图案，形成包括所述第二栅极电极、所述第四栅极电极、所述第二源极区域和所述第二漏极区域的第二非易失性存储器单元，
其中由所述第三栅极电极、所述第一源极区域和所述第一漏极区域配置的第一晶体管的阈值电压大于由所述第四栅极电极、所述第二源极区域和所述第二漏极区域配置的第二晶体管的阈值电压。
18.根据权利要求17所述的半导体器件，
其中步骤(h)还包括以下步骤：
(h1)通过去除所述第三栅极图案，形成第一开口，以及
(h2)通过依次用第五金属膜和第六金属膜来填充所述第一开口，形成包括所述第五金属膜和所述第六金属膜的所述第三金属膜，所述第六金属膜具有比所述第五金属膜低的电阻，以及
其中步骤(i)还包括以下步骤：
(i1)通过去除所述第四栅极图案，形成第二开口，
(i2)通过依次用第七金属膜和第八金属膜来填充所述第二开口，形成包括所述第七金属膜和所述第八金属膜的所述第四金属膜，所述第八金属膜具有比所述第七金属膜低的电阻。
19.根据权利要求18所述的半导体器件，其中所述第五金属膜的材料和所述第七金属膜的材料彼此不同。
20.根据权利要求18所述的半导体器件，其中所述第五金属膜的厚度大于所述第七金属膜的厚度。
半导体器件及其制造方法
[0001] 相关申请的交叉引用
背景技术
[0004] EEPROM(电可擦除可编程只读存储器)广泛用作能够电写入和擦除的非易失性半导体存储设备。目前广泛使用的以闪存为代表的这些存储设备具有导电浮置栅极电极或由MISFET的栅极电极下方的氧化膜包围的捕获绝缘膜，并且浮置栅极电极或捕获绝缘膜中的电荷累积状态用作存储信息，并且所存储的信息作为晶体管的阈值被读出。捕获绝缘膜是指能够累积电荷的绝缘膜，并且作为一个示例，可以给出氮化硅膜等。通过向电荷存储器区域注入/从电荷存储器区域释放电荷，MISFET的阈值被移位以允许MISFET作为存储元件操作。作为闪存，存在使用MONOS(金属氧化物-氧化物-氮化物-氧化物-半导体)膜的分栅型单元。
[0005] 另外，鳍式晶体管被称为场效应晶体管，其具有高操作速度并且可以减少漏电流和功耗并且可以被小型化。例如，鳍型晶体管(FinFET：鳍式场效应晶体管)是具有从衬底突出的板状(壁状)半导体层的图案作为沟道层并且具有被形成以便跨越该图案的栅极电极的半导体器件。
[0006] 日本未审专利申请公开No.2017-45860公开了一种具有FinFET的分栅闪存。
发明内容
[0007] 在分栅型MONOS存储器中，特性可能由于重复的重写而劣化。当特性劣化时，例如，获取预定阈值电压所需要的擦除时间或写入时间增加。由于取决于存储器区域的重写次数而存在差异，因此上述劣化导致MONOS存储器的存储器区域之间的特性的差异。
[0008] 根据说明书和附图的描述，其他目的和新颖特征将变得很清楚。
[0009] 下面将简要描述本申请中公开的实施例中的典型实施例。
[0010] 在一个实施例的半导体器件中，构成分栅型MONOS存储器的存储器栅极电极的功函数膜针对每个存储器区域由不同材料或不同厚度形成。
[0011] 另外，在分栅型MONOS存储器的制造过程中，在根据本实施例的半导体器件的制造过程中，在形成由金属膜制成的控制栅极电极并且以由第一绝缘膜保护的电荷存储膜的形式保持伪栅极电极的上表面之后，通过第二绝缘膜保护控制栅极电极的上表面，并且然后相应存储器区域中的伪栅极电极被代替为存储器栅极电极。这里，构成每个存储器区域的存储器栅极电极的功函数膜针对每个存储器区域由不同材料或不同膜厚度形成。
[0012] 根据本申请中公开的实施例，可以改进分栅型MONOS存储器的特性。
附图说明
[0013] 图1是示出根据本发明的第一实施例的半导体芯片的布局配置的示意图；
[0014] 图2是示出根据本发明的第一实施例的半导体器件的平面图；
[0015] 图3是示出根据本发明的第一实施例的半导体器件的透视图；
[0016] 图4是示出根据本发明的第一实施例的半导体器件的横截面图；
[0018] 图6是图示在“写入”、“擦除”和“读取”期间用于向所选择的存储器单元的每个部分施加电压的条件的一个示例的表；
[0019] 图7是根据本发明的第一实施例的在半导体器件的制造过程期间的横截面图；
[0020] 图8是在图7之后的制造过程期间的半导体器件的横截面图；
[0021] 图9是在图8之后的制造过程期间的半导体器件的横截面图；
[0022] 图10是在图9之后的制造过程期间的半导体器件的横截面图；
[0023] 图11是在图10之后的制造过程期间的半导体器件的横截面图；
[0024] 图12是在图11之后的制造过程期间的半导体器件的横截面图；
[0025] 图13是在图12之后的制造过程期间的半导体器件的横截面图；
[0026] 图14是在图13之后的制造过程期间的半导体器件的横截面图；
[0027] 图15是在图14之后的制造过程期间的半导体器件的横截面图；
[0028] 图16是在图15之后的制造过程期间的半导体器件的横截面图；
[0029] 图17是在图16之后的制造过程期间的半导体器件的横截面图；
[0030] 图18是在图17之后的制造过程期间的半导体器件的横截面图；
[0031] 图19是在图18之后的制造过程期间的半导体器件的横截面图；
[0032] 图20是在图19之后的制造过程期间的半导体器件的横截面图；
[0033] 图21是在图20之后的制造过程期间的半导体器件的横截面图；
[0034] 图22是在图21之后的制造过程期间的半导体器件的横截面图；
[0035] 图23是在图22之后的制造过程期间的半导体器件的横截面图；
[0036] 图24是在图23之后的制造过程期间的半导体器件的横截面图；
[0037] 图25是在图24之后的制造过程期间的半导体器件的横截面图；
[0038] 图26是在图25之后的制造过程期间的半导体器件的横截面图；
[0039] 图27是在图26之后的制造过程期间的半导体器件的横截面图；
[0040] 图28是在图27之后的制造过程期间的半导体器件的横截面图；
[0041] 图29是在图28之后的制造过程期间的半导体器件的横截面图；
[0042] 图30是在图29之后的制造过程期间的半导体器件的横截面图；
[0043] 图31是在图30之后的制造过程期间的半导体器件的横截面图；
[0044] 图32是在图31之后的制造过程期间的半导体器件的横截面图；
[0045] 图33是在图32之后的制造过程期间的半导体器件的横截面图；
[0046] 图34是在图33之后的制造过程期间的半导体器件的横截面图；
[0047] 图35是在图34之后的制造过程期间的半导体器件的横截面图；
[0048] 图36是在图35之后的制造过程期间的半导体器件的横截面图；
[0050] 图38是在作为本发明的第一实施例的一个修改示例的半导体器件的制造过程期间的截面图；
[0051] 图39是在图38之后的半导体器件的制造过程期间的横截面图；
[0052] 图40是在图39之后的半导体器件的制造过程期间的横截面图；
[0053] 图41是在图40之后的制造过程期间的半导体器件的横截面图；
[0054] 图42是图示根据本发明的第二实施例的半导体器件的截面图；
[0055] 图43是在根据本发明的第二实施例的半导体器件的制造过程期间的横截面图；
[0056] 图44是在图43之后的半导体器件的制造过程期间的横截面图；
[0057] 图45是在图44之后的半导体器件的制造过程期间的横截面图；
[0058] 图46是在图45之后的半导体器件的制造过程期间的横截面图；
[0059] 图47是在图46之后的半导体器件的制造过程期间的横截面图；
[0060] 图48是在图47之后的半导体器件的制造过程期间的横截面图；
[0061] 图49是在图48之后的半导体器件的制造过程期间的横截面图；
[0062] 图50是在图49之后的半导体器件的制造过程期间的横截面图；
[0063] 图51是在图50之后的制造过程期间的半导体器件的横截面图；
[0064] 图52是在图51之后的制造过程期间的半导体器件的横截面图；以及[0065] 图53是在制造过程期间的一个作为比较示例的半导体器件的横截面图。
具体实施方式
[0066] 在以下实施例中，如果为了方便起见有必要，则实施例将通过分成多个部分或实施例各自被描述。然而，除非另外特别明确地描述，否则它们决不是不相互关联的，而是处于如下关系中：该关系使得部分或实施例之一是其他部分的部分或全部的修改、细节、补充说明等。此外，在以下实施例中，当提及元素的数目等(包括数目、数值、量、范围等)时，除非特别明确地另外描述或者除非它们显然在原则上仅限于特定数目，否则它们不限于特定数目。元素的数目等可以不小于或不大于特定数目。
[0067] 此外，在以下实施例中，当提及元素的数目等(包括数目、数值、量、范围等)时，除非特别明确地另外描述或者除非它们显然在原则上仅限于特定数目，否则它们不限于特定数目。元素的数目等可以不小于或不大于特定数目。此外，在以下实施例中，不言而喻，除非另外特别明确地描述或除非组成部分在原则上被认为是显然必不可少的，否则其组成部分(还包括元素、步骤等)不一定是必不可少的。同样地，如果在以下实施例中提及组成部分等的形状、位置关系等，则假定形状等包括与其基本上接近或类似的那些等，除非另有特别明确描述或者除非可以认为它们原则上明显不是那样。这同样适用于前述数值和范围。
[0068] 以下将基于附图详细描述实施例。注意，在用于说明实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上将不重复对相同或相似部分的描述。
[0069] 第一实施例
[0070] 半导体芯片的布局示例
[0071] 将参考附图描述根据本实施例的具有非易失性存储器的半导体器件。首先，将描述包括非易失性存储器的系统被形成于其中的半导体器件(半导体芯片)的布局配置。图1是示出根据本实施例的半导体芯片CHP的布局配置的一个示例的示意图。在图1中，半导体芯片CHP包括CPU(中央处理单元)100、RAM(随机存取存储器)200和模拟电路300。半导体芯片CHP包括EEPROM(电可擦除可编程只读存储器)400、闪存500和I/O(输入/输出)电路600，并且半导体芯片CHP包括半导体器件。
[0072] CPU(电路)100也被称为中央处理单元(CPU)，并且从存储设备读取和解码指令，并且基于指令执行各种操作和控制。
[0073] RAM(电路)200是能够随机读取/写入所存储的信息(即，不时地读取所存储的信息和新写入所存储的信息)的存储器，并且也被称为能够不时地写入/读取所存储的信息的存储器。作为RAM，使用SRAM(使用静态电路的静态RAM)。
[0075] EEPROM 400和闪存500是一种类型的非易失性存储器，其中所存储的数据可以在写入操作和擦除操作中被电重写，并且也被称为电可擦除可编程只读存储器。EEPROM 400和闪存500的存储器单元包括例如用于存储(存储器)的MONOS(金属氧化物氮化物氧化物半导体)型晶体管或MNOS(金属氮化物氧化物半导体)型晶体管。EEPROM 400与闪存500之间的区别在于，EEPROM 400是可以例如以字节为单位被擦除的非易失性存储器，而闪存500是可以例如以字线为单位被擦除的非易失性存储器。通常，闪存500存储用于在CPU100中执行各种处理的程序等。另一方面，EEPROM 400存储比程序更频繁地重写的各种类型的数据。各种类型的数据包括例如在程序被执行时使用的数据。EEPROM 400或闪存500包括其中多个非易失性存储器单元按行和列布置的存储器阵列、地址缓冲器、行解码器、列解码器、验证感测放大器电路、感测放大器电路、写电路等。
[0076] I/O电路600是用于从半导体芯片CHP内部向连接到半导体芯片CHP外部的设备输出数据或者从连接到半导体芯片CHP外部的器件向半导体芯片内部输入数据的输入/输出电路。
[0077] 本实施例的半导体器件包括存储器单元区域和逻辑电路区域。在存储器单元区域中，形成其中多个非易失性存储器单元以矩阵布置的存储器阵列。在逻辑电路区中，形成CPU 100、RAM 200、模拟电路300、I/O电路600和EEPROM 400或闪存500的地址缓冲器、行解码器、列解码器、验证感测放大器电路、感测放大器电路、写电路等。
[0078] 包括闪存500的存储器阵列包括代码区域CR和额外区域ER。代码区域CR是用于执行CPU 100中的处理的程序代码被存储于其中的区域。额外区域ER是用于存储修整(trimming)闪存的电源电压所需要的修整代码等的区域。
[0079] 包括EEPROM 400的存储器阵列包括数据区域DR和标记区域FR。数据区域DR是用于存储具有高重写频率的各种数据的区域，具有高重写频率的各种数据诸如在执行程序时所使用的数据。标记区域FR例如是用于存储指示数据区域DR数据已经被写入或尚未被写入的标记的区域。特别地，当使用半导体芯片CHP时，在数据区域DR、标记区域FR、代码区域CR和额外区域ER中，经常在数据区域DR中执行重写。在本申请中，数据区域DR、标记区域FR、代码区域CR、额外区域ER等被称为存储器区域。
[0080] 这里，数据区域DR中的重写次数大于代码区域CR中的重写次数，并且存储器晶体管的特性易于劣化。这种特性劣化取决于写入状态下存储器晶体管的阈值电压与擦除状态下存储器晶体管的阈值电压之间的差异而发生。因此，通过将擦除状态下的阈值电压设置为高并且减小写入状态下的阈值电压与擦除状态下的阈值电压之间的差异，可以抑制特性劣化。然而，当擦除状态下的阈值电压被设置为高时，擦除状态下的读取电流减小。另一方面，通过将存储器晶体管的阈值电压设置为低，可以在保持阈值电压之间的差异的同时确保读取电流的量。
[0081] 如上所述，期望根据所需要的性能针对每个存储器区域将存储器晶体管的阈值电压调节为不同的值。
[0082] 半导体器件的配置
[0083] 在下文中，将参考图2至图4描述本实施例的半导体器件的结构。图2是根据本实施例的半导体器件的平面图。图3是根据本实施例的半导体器件的透视图。图4是根据本实施例的半导体器件的横截面图。图2和图3示出了在数据区域DR、标记区域FR、代码区域CR和额外区域ER中额外区域ER的MONOS存储器。在图3中，未示出半导体衬底上的层间绝缘膜、硅化物层和布线，以及半导体衬底中的源极/漏极区域和阱。
[0084] 在图4中，并排示出了额外区域ER中的MONOS存储器的两个横截面和标记区域FR中的MONOS存储器的两个横截面。也就是说，图4的左侧示出了图2的额外区域ER分别沿着线A-A和B-B的两个横截面，并且图4的右侧示出了图2的标记区域FR分别沿着线A-A和B-B的横截面。在图4中，沿着栅极长度方向(X方向)的横截面和沿着栅极宽度方向(Y方向)的包括存储器栅极电极的横截面从左侧到右侧依次交替布置。
[0085] 图2示出了存储器阵列的平面图。形成在存储器阵列中的多个存储器单元MC1是形成在图1的闪存500中的额外区域ER中的非易失性存储元件。在下文中，将存储器单元被形成于其中的区域称为存储器单元区域。
[0086] 在存储器单元区域中，在X方向上延伸的多个鳍FA在Y方向上以相等的间隔布置。X方向和Y方向是沿着半导体衬底SB的主表面的方向。X方向与Y方向正交。例如，鳍FA是从半导体衬底SB的主表面(上表面)选择性地突出的长方体形状的突出部分(凸部)，并且具有壁形状(板形状)。鳍FA是半导体衬底SB的一部分，并且是半导体衬底SB的有源区域。在平面图中，相邻的鳍FA之间的空间用元件隔离膜EI填充，并且鳍FA由元件隔离膜EI围绕。鳍FA是用于形成存储器单元MC1的有源区域。半导体衬底SB由例如具有约1Ωcm至10Ωcm的电阻率的p型单晶硅制成。
[0087] 在平面图中，鳍FA的下端部分由覆盖半导体衬底SB的主表面的元件隔离膜EI围绕。然而，鳍FA的一部分突出到元件隔离膜EI上方。也就是说，并非相邻鳍之间的所有区域都用元件隔离膜EI完全填充。
[0088] 在Y方向上延伸的多个控制栅极电极CG和在Y方向上延伸的多个存储器栅极电极MG1布置在多个鳍FA上。位于控制栅极电极CG侧的漏极区域MD和位于存储器栅极电极侧的源极区域MS形成在包括鳍FA的上表面和侧表面的鳍FA的内部，以便将控制栅极电极CG和存储器栅极电极MG1夹在中间。也就是说，在X方向上，彼此相邻的一个控制栅极电极CG和一个存储器栅极电极MG1位于源极区域MS与漏极区域MD之间。
[0089] 区域MS是n型半导体区域。漏极区域MD形成在X方向上的两个相邻的控制栅极电极CG之间，并且源极区域MS形成在X方向上的两个相邻的存储器栅极电极MG1之间。存储器单元MC1是具有控制栅极电极CG、存储器栅极电极MG1、漏极区域MD和源极区域MS的非易失性存储元件。在下文中，构成一个存储器单元MC1的源极区域MS和漏极区域MD可以被称为源极/漏极区域。
[0090] 在X方向上彼此相邻的两个存储器单元MC1共享一个漏极区域MD或一个源极区域MS。共享漏极区域MD的两个存储器单元MC1以在Y方向上延伸的漏极区域MD作为轴线在X方向上具有线对称性，并且共享源极区域MS的两个存储器单元MC1以在Y方向上延伸的源极区域MS作为轴线在X方向上具有线对称性。
[0091] 布置在X方向上的多个存储器单元MC1形成在每个鳍FA上。布置在一个鳍上的多个存储器单元MC1的每个源极区域MS经由插塞(接触插塞、导电连接部分)PG而电连接到由布线MW形成的源极线SL，插塞PG形成在穿透形成在存储器单元MC1上的层间绝缘膜(未示出)的接触孔内部。布置在Y方向上的多个存储器单元MC1的漏极区域MD经由插塞PG而电连接到由布线MW形成的位线BL。源极线SL在Y方向上延伸，并且位线BL在X方向上延伸。
[0092] 鳍FA例如是在垂直于主表面的方向上从半导体衬底SB的主表面突出的长方体形状的突出。鳍FA不一定必须是长方体，并且当在短边方向上的横截面中观察时，矩形的角可以是圆形的。鳍FA的每个侧表面可以垂直于半导体衬底SB的主表面，但是可以具有接近垂直的倾斜角。也就是说，每个鳍FA的横截面形状是长方体或梯形。这里，鳍FA的每个侧表面相对于半导体衬底SB的主表面偏斜地倾斜。在本申请的每个附图中，未示出倾斜。
[0093] 如图2所示，鳍FA在平面图中延伸的方向是每个鳍的长边方向(纵向方向)，并且与长边方向正交的方向是每个鳍的短边方向(短边方向)。也就是说，鳍在X方向上的长度大于鳍在Y方向上的宽度。鳍FA可以具有任何形状，只要它是具有长度、宽度和高度的突出。例如，它可以在平面视图中具有蛇形布局。
[0094] 图3示出了在一个鳍FA上并排形成的两个存储器单元MC1。为了清楚起见，图3的左侧的存储器单元MC1的控制栅极电极CG、存储器栅极电极MG1和ONO膜(绝缘膜)C1在横截面图中被示出为在元件隔离膜EI的正上方，并且图3的右侧的存储器单元MC1的控制栅极电极CG、存储器栅极电极MG1和ONO膜C1在横截面图中被示出为在鳍FA的正上方。在构成存储器单元区域中的半导体衬底SB的鳍FA上形成存储器单元MC1。如图3所示，控制栅极电极CG和存储器栅极电极MG1在Y方向上延伸以便跨越鳍FA。在图3中，ONO膜C1被示出为单个绝缘膜，而没有区分构成具有堆叠结构的ONO(氧化物-氮化物-氧化物)膜C1的绝缘膜。
[0095] 尽管下面将参考图4描述额外区域ER中的存储器单元MC1的结构，但是形成在图1所示的数据区域DR、标记区域FR和代码区域CR中的每一个中的存储器单元也具有与存储器单元MC1相同的结构。也就是说，在图4的右侧示出的标记区域FR中的存储器单元MC2的结构与存储器单元MC1的结构基本上相同。因此，下面将主要描述额外区域ER中的存储器单元MC1的结构，并且可以省略对存储器单元MC2的结构的描述。然而，至少构成存储器单元MC1的存储器栅极电极MG1的金属膜(功函数膜)WF2和构成存储器单元MC2的存储器栅极电极MG2的金属膜(功函数膜)WF3包括不同的材料。
[0096] 如图3和图4所示，作为半导体衬底SB的一部分的多个突出在半导体衬底SB上在Y方向上并排形成在额外区域ER中。每个鳍FA的每个侧表面的一部分由形成在半导体衬底SB的主表面上的元件隔离膜EI围绕。元件隔离膜EI填充在相邻鳍FA之间。然而，元件隔离膜EI仅填充相邻鳍FA之间的区域的一部分，并且每个鳍FA的上端突出到元件隔离膜EI上方。也就是说，鳍FA通过元件隔离膜EI彼此分离。如图4所示，作为p型半导体区域的p型阱PW从鳍FA的上表面到下部分形成在鳍FA中。在标记区域FR中，与额外区域ER的鳍FA类似，形成鳍FB，并且在鳍FB中形成p型阱PW。
[0097] 控制栅极电极CG经由栅极绝缘膜而形成在鳍FA的上表面上，在鳍FA的侧表面上，以及在元件隔离膜EI上，并且存储器栅极电极MG1在鳍FA的长边方向(X方向)上经由ONO膜C1而形成在邻近控制栅极电极CG的区域中。ONO膜C1插入在控制栅极电极CG与存储器栅极电极MG1之间，并且ONO膜C1将控制栅极电极CG和存储器栅极电极MG1电隔离。ONO膜C1也插入在存储器栅极电极MG1与鳍FA的上表面之间。ONO膜C1连续形成，以便覆盖存储器栅极电极MG1的侧表面和底表面。因此，ONO膜C1沿着栅极长度方向具有L形横截面，如图4所示。
[0098] 在控制栅极电极CG下面的栅极绝缘膜包括热氧化膜(氧化硅膜、绝缘膜IF3)和高介电常数膜(高介电膜)HK的层压膜，热氧化膜是通过热氧化鳍FA的主表面和侧表面而形成，热氧化膜是由硅制成的半导体衬底SB的突出部分，并且栅极绝缘膜的厚度例如为2.5nm。构成栅极绝缘膜的绝缘膜IF3的厚度例如为1nm，并且形成在绝缘膜IF3上并且构成栅极绝缘膜的高介电常数膜HK的厚度例如为1.5nm。高介电常数膜HK是由HfO膜、HfON膜、HfSiON膜等制成的绝缘膜，并且高介电常数膜HK的介电常数高于氧化硅的介电常数和氮化硅的介电常数中的任一个。
[0099] 整个绝缘膜IF3沿着鳍FA的表面形成。也就是说，绝缘膜IF3被形成以便覆盖控制栅极电极CG的底表面。另一方面，高介电常数膜HK被形成以便覆盖控制栅极电极CG的底表面和侧表面。也就是说，高介电常数膜HK具有U形横截面。
[0100] ONO膜C1包括氧化硅膜X1、氮化硅膜NF和氧化硅膜X2，氧化硅膜X1由厚度为4nm的、通过热氧化鳍FA的主表面和侧表面而形成的热氧化膜(氧化硅膜)制成，热氧化膜是由硅制成的半导体衬底SB的突出部分，氮化硅膜NF形成在氧化硅膜X1上，氧化硅膜X2形成在氮化硅膜NF上。氮化硅膜NF是存储器单元MC1的电荷存储部分(电荷存储膜、电荷存储层)。氮化硅膜NF具有例如7nm的膜厚，并且氧化硅膜X2具有例如9nm的膜厚。
[0101] 也就是说，ONO膜C1具有堆叠结构，该堆叠结构包括从鳍FA的顶表面和控制栅极电极CG的侧表面以此顺序堆叠的氧化硅膜X1、氮化硅膜NF和氧化硅膜X2。ONO膜C1的厚度例如为20nm，其大于在控制栅极电极CG下面的栅极绝缘膜的厚度。氧化硅膜X2可以由氧氮化硅膜形成。
[0102] 控制栅极电极CG在鳍FA的短边方向(Y方向)上延伸，并且被形成为经由栅极绝缘膜邻近鳍FA的上表面和侧表面以及元件隔离膜EI的上表面。类似地，存储器栅极电极MG1在鳍FA的短边方向上延伸，并且经由ONO膜C1邻近鳍FA的上表面和侧表面以及元件隔离膜EI的上表面。也就是说，栅极绝缘膜和控制栅极电极CG完全填充在鳍FA的短边方向上彼此相邻的鳍FA之间的开口。ONO膜C1和存储器栅极电极MG1完全填充在鳍FA的短边方向上彼此相邻的鳍FA之间的开口。
[0103] 控制栅极电极CG的上表面用绝缘膜IF6覆盖，并且绝缘膜IF6类似于控制栅极电极CG在Y方向上延伸。绝缘膜IF6由例如氮化硅膜制成。绝缘膜IF6位于邻近存储器栅极电极MG1的高度。换言之，绝缘膜IF6经由ONO膜C1邻近存储器栅极电极MG1的侧表面。也就是说，绝缘膜IF6的上表面的高度等于存储器栅极电极MG1的上表面的高度，并且绝缘膜IF6的下表面位于低于存储器栅极电极MG1的上表面的位置处。绝缘膜IF6仅直接形成在控制栅极电极CG上，并且控制栅极电极CG的上表面与绝缘膜IF6接触。另一方面，存储器栅极电极MG1的上表面从绝缘膜IF6暴露并且与绝缘膜IF6分离。
[0104] 包括控制栅极电极CG、存储器栅极电极MG1、ONO膜C1和绝缘膜IF6的图案的侧表面用侧壁间隔物SW覆盖。侧壁间隔物SW具有例如氮化硅膜和氧化硅膜的堆叠结构。然而，在图3和图4中，侧壁间隔物SW被示出为一个膜，并且氮化硅膜和氧化硅膜未单独示出。
[0105] 如图4所示，在鳍FA中形成源极/漏极区域对，以便将包括控制栅极电极CG和存储器栅极电极MG1的图案正下方的鳍FA的表面(即，沟道区域)夹在中间。源极区域和漏极区域中的每一个具有延伸区域EX和扩散区域DF，延伸区域EX是形成在鳍FA中的n–型半导体区+域，扩散区域DF是形成在鳍FA中的n型半导体区域。延伸区域EX和扩散区域DF是其中n型杂质(例如，P(磷)或砷(As))被引入到鳍FA中的半导体区域。
[0106] 扩散区域DF的杂质浓度高于延伸区域EX的杂质浓度。延伸区域EX可以具有比扩散区域DF浅或深的形成深度。在源极区域和漏极区域中的每一个中，延伸区域EX和扩散区域DF彼此接触，并且延伸区域EX位于上述图案正下方的鳍FA的表面上，也就是说，在沟道形成区域上。
[0107] 漏极区域邻近在控制栅极电极CG正下方的鳍FA，并且源极区域邻近在存储器栅极电极MG1正下方的鳍FA。也就是说，在平面图中将包括控制栅极电极CG和存储器栅极电极MG1的图案夹在中间的源极/漏极区域中，漏极区域位于控制栅极电极CG侧，并且源极区域位于存储器栅极电极MG1侧。换言之，在平面图中，漏极区域邻近控制栅极电极CG，并且源极区域邻近存储器栅极电极MG1。
[0108] 如上所述，通过形成具有包括具有低杂质浓度的延伸区域EX和具有高杂质浓度的扩散区域DF的结构(即，LDD(轻掺杂漏极)结构)的源极/漏极区域，可以改善具有源极/漏极区域的晶体管的短沟道特性。源极区域对应于图2所示的源极区域MS，并且漏极区域对应于图2所示的漏极区域MD。
[0109] 在从包括控制栅极电极CG、存储器栅极电极MG1和侧壁间隔物SW的图案暴露的源极区域和漏极区域中的每一个的表面上，即，在扩散区域DF的表面上，形成硅化物层S1。硅化物层S1由例如硅化镍(NiSi)制成。
[0110] 由例如氧化硅膜制成的层间绝缘膜IL1经由例如由氮化硅膜制成的衬垫绝缘膜LF而形成在鳍FA和元件隔离膜EI上。衬垫绝缘膜LF和层间绝缘膜IL1覆盖鳍FA、元件隔离膜EI和硅化物层S1，并且层间绝缘膜IL1的上表面在与绝缘膜IF6、存储器栅极电极MG1和侧壁间隔物SW的上表面基本上相同的高度处被平坦化。衬垫绝缘膜LF插入在侧壁间隔物SW的侧表面与层间绝缘膜IL1之间。层间绝缘膜IL2形成在层间绝缘膜IL1上以覆盖绝缘膜IF6、存储器栅极电极MG1和侧壁间隔物SW的上表面。层间绝缘膜IL2的上表面被平坦化。层间绝缘膜IL2由例如氧化硅膜制成。
[0111] 多个布线MW层间形成在绝缘膜IL2上，并且布线MW通过插塞PG电连接到存储器单元MC1的源极区域或漏极区域，插塞PG被提供在穿透层间绝缘膜IL1和IL2的接触孔中。也就是说，插塞PG的底表面与硅化物层S1的上表面直接接触，并且插塞PG经由硅化物层S1而电连接到源极区域或漏极区域。硅化物层S1具有降低插塞PG(其是由主要包含钨(W)的金属膜制成的连接部分)与由半导体制成的鳍FA中的源极/漏极区域之间的连接电阻的功能。
[0112] 在控制栅极电极CG的电源区域(未示出)中，插塞连接到控制栅极电极CG的上表面。插塞PG在存储器栅极电极MG1的电源区域(未示出)中连接到存储器栅极电极MG1的上表面。
[0113] 存储器单元MC1是具有控制栅极电极CG、存储器栅极电极MG1、漏极区域和源极区域的非易失性存储元件。控制栅极电极CG和源极/漏极区域构成控制晶体管，存储器栅极电极MG1和源极/漏极区域构成存储器晶体管，并且存储器单元MC1包括控制晶体管和存储器晶体管。也就是说，控制晶体管和存储器晶体管共享源极/漏极区域。在控制栅极电极CG和存储器栅极电极MG1的栅极长度方向(X方向)上，漏极区域与源极区域之间的距离对应于存储器单元MC1的沟道长度。控制晶体管和存储器晶体管是FinFET，即，具有鳍FA的表面作为沟道的鳍型场效应晶体管。
[0114] 类似地，在图4所示的标记区域FR中，鳍FB上形成有存储器单元MC2，该存储器单元MC2是具有控制栅极电极CG、存储器栅极电极MG2、漏极区域和源极区域的非易失性存储元件。同样，在标记区域FR中，控制栅极电极CG和源极/漏极区构成控制晶体管，存储器栅极电极MG2和源极/漏极区构成存储器晶体管，并且存储器单元MC2包括控制晶体管和存储器晶体管。也就是说，控制晶体管和存储器晶体管共享源极/漏极区域。
[0115] 这里，额外区域ER和标记区域FR中的每一个的控制栅极电极CG包括用于调节控制晶体管的阈值电压的金属膜(功函数膜)WF1和在金属膜WF1上的金属膜M1。也就是说，额外区域ER和标记区域FR的控制栅极电极CG由相同的材料制成。金属膜WF1覆盖金属膜M1的底表面和侧表面。金属膜WF1例如由TiAl膜制成。金属膜M1是控制栅极电极CG的主导体膜，并且由例如Al(铝)膜或W(钨)膜制成。金属膜WF1具有与包括用控制栅极电极CG覆盖的鳍FA和FB中的每一个的上表面和侧表面的区域(即，沟道形成区域)不同的功函数。
[0116] 这里，通过不是由多晶硅膜而是由金属膜WF1和M1来配置控制栅极电极CG来减小控制栅极电极CG的电阻。另外，控制栅极电极CG的电阻降低，并且与控制晶体管共享沟道的存储器晶体管的栅极电极的电阻，即存储器栅极电极MG1和MG2的电阻，也降低。也就是说，在本实施例中，如下所述，存储器栅极电极MG1和MG2中的每一个的一部分由金属膜M2或M3形成。为了调节包括存储器栅极电极MG1或MG2的存储器晶体管的阈值电压，金属膜(功函数膜)WF2和WF3分别形成在金属膜M2和M3的正下方。
[0117] 金属膜WF2具有与包括用存储器栅极电极MG1覆盖的鳍FA的上表面和侧表面的区域(即，沟道形成区域)不同的功函数。金属膜WF3具有与包括用存储器栅极电极MG2覆盖的鳍FB的上表面和侧表面的区域(即，沟道形成区域)不同的功函数。构成额外区域ER、标记区域FR、代码区域CR和数据区域DR(参见图1)中的每一个的存储器栅极电极的金属膜(功函数膜)具有与额外区域ER、标记区域FR、代码区域CR和数据区域DR的任何沟道形成区域不同的功函数。
[0118] 也就是说，额外区域ER的存储器栅极电极MG1包括顺序地形成在ONO膜C1上的金属膜WF2和金属膜M2。金属膜WF2由例如TiAl(钛铝)膜或TiN(氮化钛)膜制成。金属膜M2由例如Al(铝)膜或W(钨)膜制成。金属膜M2的电阻低于金属膜WF2的电阻。
[0119] 类似地，标记区域FR的存储器栅极电极MG2包括顺序地形成在ONO膜C1上的金属膜WF3和金属膜M3。金属膜WF3由例如TiAl(钛铝)膜或TiN(氮化钛)膜制成。金属膜M3由例如Al(铝)膜或W(钨)膜制成。金属膜M3的电阻低于金属膜WF3的电阻。
[0120] 这里，金属膜WF2和WF3由不同的材料制成。金属膜M2和M3中的每一个可以由相同材料或不同材料形成。当金属膜WF2或WF3由TiAl膜制成时，TiAl膜的厚度例如为6nm至8nm。当金属膜WF2或WF3由TiN膜制成时，TiN膜的厚度例如为6nm至10nm。
[0121] 如图4中左起第二幅图所示，构成存储器栅极电极MG1的金属膜WF2的一部分的上表面形成在鳍FA的上表面下方。也就是说，在两个相邻的鳍FA之间并且在元件隔离膜EI正上方的沟槽没有完全仅用ONO膜C1和金属膜WF2填充。两个鳍FA之间的开口用ONO膜C1以及金属膜WF2和M2完全填充。这里，完全嵌入状态是指相邻的鳍FA之间的所有区域都用单个膜或多个膜填充的状态。相邻的鳍FA之间的空间没有完全用ONO膜C1和金属膜WF2填充的事实意味着ONO膜C1和金属膜WF2的总厚度小于相邻的鳍FA之间的距离的1/2。类似地，两个鳍FB之间的沟槽用ONO膜C1以及金属膜WF3和M3完全填充。
[0122] 金属膜WF1和M1中的每一个的上表面存在于控制栅极电极CG的上表面上。也就是说，金属膜WF1和M1的上表面与绝缘膜IF6的下表面接触。金属膜WF2和M2的上表面存在于存储器栅极电极MG1的上表面上。金属膜WF3和M3的上表面存在于存储器栅极电极MG2的上表面上。金属膜WF2、M2、WF3和M3的上表面与层间绝缘膜IL2的下表面接触。
[0123] 本实施例的半导体器件的主要特征之一在于，不同存储器区域中的存储器单元具有包括由不同材料(组成)制成的功函数膜(例如，金属膜WF2和WF3)的存储器栅极电极，使得这些区域中的存储器晶体管具有不同的阈值电压。然而，存储器区域的功函数膜可以通过由相同材料(组成)制成的膜形成并且被形成为具有不同的厚度，从而提供存储器区域的存储器晶体管的阈值电压的差异。
[0124] 非易失性存储器的操作
[0125] 接下来，将参考图5和图6描述非易失性存储器的操作示例。
[0126] 图5是非易失性存储器的存储器单元MC1的等效电路图。图6是示出用于在“写入”、“擦除”和“读取”时向所选择的存储器单元的每个部分施加电压的条件的示例的表。在图6的表中，分别描述了在“写入”、“擦除”和“读取”时施加到图5所示的存储器单元(所选择的存储器单元)MC1的存储器栅极电极MG1(参见图4)的电压Vmg、施加到源极区域的电压Vs、施加到控制栅极电极CG(参见图4)的电压Vcg、施加到漏极区域的电压Vd、以及施加到p型阱PW(参见图4)的电压Vb。注意，图6的表所示的内容是电压施加条件的一个合适示例，并且不限于此，并且可以根据需要进行各种改变。在本实施例模式下，电子到作为存储器晶体管的ONO膜C1中的电荷存储部分的氮化硅膜NF(参见图4)中的注入被定义为“写入”，并且空穴的注入被定义为“擦除”。
[0127] 作为写入方法，可以使用其中通过由源极侧注入进行的热电子注入来执行写入的写入方法(热电子注入写入方法)，其被称为所谓的SSI(源极侧注入)方法。例如，通过以下来执行写入：向其中写入被执行的所选择的存储器单元的每个部分施加如图6中的“写入”列所示的电压，并且向所选择的存储器单元的ONO膜C1中的氮化硅膜NF中注入电子。
[0128] 此时，热电子在两个栅极电极(存储器栅极电极MG1和控制栅极电极CG)之间的下方的沟道区域(源极和漏极之间)中被生成，并且被注入到氮化硅膜NF中，氮化硅膜NF是在存储器栅极电极MG1下方的ONO膜C1中的电荷存储部分。注入的热电子被氮化硅膜NF的陷阱能级捕获在氮化硅膜NF中，并且结果，存储器晶体管的阈值电压上升。也就是说，存储器晶体管处于写入状态。
[0129] 作为擦除方法，可以使用其中通过使用BTBT(带间隧穿)进行的热空穴注入来执行擦除的擦除方法(热空穴注入擦除方法)，其被称为所谓的BTBT方法。也就是说，通过将由BTBT(带间隧穿)生成的空穴注入电荷存储部分(ONO膜C1中的氮化硅膜NF)中来执行擦除。例如，如图6中的列“擦除”所示的电压被施加到待擦除的所选择的存储器单元的相应部分，通过BTBT现象生成空穴，并且通过电场加速将空穴注入到所选择的存储器单元的ONO膜C1中的氮化硅膜NF中，从而降低存储器晶体管的阈值电压。也就是说，存储器晶体管处于擦除状态。
[0130] 在读取时，例如，如图6中的“读取”列所示的电压被施加到待读取的所选择的存储器单元的每个部分。通过将在读取时被施加到存储器栅极电极MG1的电压Vmg设置为存储器晶体管处于写入状态的阈值电压与存储器晶体管处于擦除状态的阈值电压之间的值，可以区分写入状态和擦除状态。
[0131] 这里，已经描述了图1所示的额外区域ER中的存储器单元MC1的操作条件，但是图1所示的数据区域DR、标记区域FR和代码区域CR中的存储器单元也可以在相同的条件下被操作。
[0132] 第一实施例的半导体器件的效果
[0133] 通过重复的重写，闪存的特性劣化。结果，例如，当向存储器单元施加电压时，获取预定阈值电压所需要的时间、即擦除时间或写入时间增加。该劣化的发生取决于例如擦除操作中的阈值电压的深度，即，擦除状态下的阈值电压与写入状态下的阈值电压之间的差异，并且通过使擦除操作中的阈值电压的深度变浅，可以抑制特性劣化并且可以增加重写的次数。由于数据区域是重写的次数大于代码区域的区域，因此希望预先将存储器单元的阈值电压设置得较低并且使擦除操作时的阈值电压的深度相对浅。
[0134] 由于上述原因，希望将包括数据区域的EEPROM中的存储器单元的阈值电压设置为低于包括代码区域的闪存的存储器单元的阈值电压。此外，被包括在EEPROM中的标记区域被布置在例如在平面图中布置在垂直于EEPROM的存储器阵列中的字线的几个位的竖直带中的区域中，并且标记区域的阈值电压期望地被设置为高于数据区域或代码区域的阈值电压。这是因为，在标记区域包括多个单个单元组成的情况下，例如，与读取一位的情况相比，有多倍的电流流动，并且因此，假定由相同电流水平限定的阈值电压，似乎阈值电压大幅降低。因此，通过将标记区域的阈值电压设置为高于数据区域或代码区域的阈值电压，实现与除标记区域以外的区域(即，数据区域或代码区域)相同的读取电流水平。以这种方式，当使用多个位作为标记区域时，有效栅极宽度(W)增加，使得保持特性(数据保持特性)可以被改善。
[0135] 额外区域位于闪存中，并且位于与WL平行延伸的特定区域中。额外区域是用于存储调节闪存的电源电压所需要的修整代码等的区域。由于电源电压可以从一个半导体器件到另一半导体器件而变化，所以在半导体器件被制造之后，针对每个半导体器件修整和精细调节电源电压。具体地，从半导体器件的外部向半导体器件的内部施加参考电压，并且将参考电压与在闪存中生成的电源电压进行比较，从而修整电源电压。修整代码是表示修整中的调节量的代码，并且是在修整操作时被生成的代码。修整代码基于比较结果来生成。电源电压的修整在晶片测试期间被执行，并且所生成的修整代码存储在额外区域中。由于晶片测试之后是封装工艺或将晶片加热到高温的工艺，诸如安装时的焊料回流，所以修整代码被存储于其中的额外区域需要具有高耐热性。
[0136] 也就是说，在向半导体器件施加热的步骤中，额外区域中的存储器单元的阈值电压波动，并且额外区域中的数据保持特性劣化。当额外区域的重写次数小时，在写入时的阈值电压的变化大，并且相对于擦除时的阈值电压的变化，余量相对大。因此，通过将仅重写几次的额外区域的阈值设置为高，可以应对由于热处理等引起的阈值电压的偏移(变化)，并且可以防止数据保持特性的劣化。
[0137] 以这种方式，通过改变针对每个存储器区域的阈值电压，可以防止特性劣化，增加重写的数目，提高写入速度等，增加半导体器件设计的自由度，以及改善半导体器件的可靠性。相反，当存储器单元的阈值电压在所有存储器区域中相同时，出现诸如存储器单元的特性的劣化、重写数目减少和写入速度降低等问题，并且因此，变得难以增加设计的自由度，导致半导体器件的可靠性劣化的问题。
[0138] 为了改变每个存储器区域的阈值电压，例如，可以针对每个存储器区域改变存储器单元的阈值电压。为了改变每个存储器单元的阈值电压，可以想到的是，在构成存储器单元的控制晶体管和存储器晶体管中，改变存储器晶体管的阈值电压。
[0139] 作为改变晶体管的阈值电压的方法，存在调节要被注入到沟道区域中的杂质浓度的方法。然而，当杂质浓度增加时，存在除了特性变化之外还发生诸如载流子迁移率劣化等特性劣化的问题。
[0140] 这里，鳍型晶体管具有其中栅极电极覆盖构成晶体管的沟道的鳍部分的结构，并且具有栅极可控性优于平面型晶体管的可控性的特征。因此，当调节阈值电压时，可以减小沟道区域中的杂质浓度，并且可以抑制由杂质引起的特性劣化。
[0141] 通过调节形成存储器栅极电极的功函数膜的材料(组成)、膜厚等，可以适当地改变存储器晶体管的阈值电压。
[0142] 在本实施例的半导体器件中，如图4所示，构成额外区域ER的存储器单元MC1的存储器晶体管具有金属膜WF2作为存储器栅极电极MG1的一部分，而构成标记区域FR的存储器单元MC2的存储器晶体管具有金属膜WF3作为存储器栅极电极MG2的一部分。以这种方式，针对每个存储器区域分别形成存储器栅极电极。结果，可以针对每个存储器区域改变构成存储器栅极电极的用于阈值电压调节的金属膜(例如，金属膜WF2和WF3)的材料(组成)，使得包括具有不同阈值电压特性的存储器单元的存储器晶体管可以针对每个区域被形成。
[0143] 这里，主要描述了其中金属膜WF2和WF3中的每一个由不同材料形成的情况，但是通过将金属膜WF2和WF3中的每一个形成为相同材料和不同厚度，可以针对每个存储器区域形成具有不同阈值电压的存储器单元。在增加阈值电压的情况下，可以增加用作功函数膜的金属膜WF2或WF3的厚度。
[0144] 在这种情况下，金属膜WF2和WF3中的每一个可以包括例如层压膜，该层压膜包括从存储器栅极电极MG1和MG2到半导体衬底SB的主表面依次形成的TiAl(钛铝)膜、TiN(氮化钛)膜和TaN(氮化钽)膜。此时，由于标记区域FR中的存储器单元MC2的阈值电压高于额外区域ER中的存储器单元MC1的阈值电压，因此认为在金属膜WF2和WF3之间提供膜厚度的差异，如下。也就是说，例如，在构成金属膜WF2的膜中，TiAl膜被形成具有6nm的厚度，TiN膜被形成具有0.5nm的厚度，并且TaN膜被形成具有1nm的厚度。另一方面，在构成金属膜WF3的膜中，TiAl膜被形成为具有6nm的厚度，TiN膜被形成具有1nm的厚度，并且TaN膜被形成为具有1nm的厚度。以这种方式，通过提供构成金属膜WF2和WF3的堆叠膜的一部分的膜厚度的差异，可以针对每个存储器区域将存储器单元的阈值电压设置为不同的值。
[0145] 尽管已经描述了在额外区域ER和标记区域FR中的每一个中形成具有不同阈值电压特性的存储器单元，但是对于其他区域中的每个存储器区域，例如，在图1所示的代码区域CR或数据区域DR中，可以类似地改变MONOS存储器的存储器单元的阈值电压。在这种情况下，为了使代码区域CR的存储器单元的阈值电压高于数据区域DR的存储器单元的阈值电压，代码区域CR和数据区域DR的金属膜具有如下的膜厚度差异。也就是说，例如，在从存储器栅极电极到半导体衬底SB的主表面的方向上，在构成代码区域CR的金属膜的膜中，TiAl膜被形成为6nm的厚度并且TaN膜被形成为1nm的厚度。另一方面，在构成数据区域DR中的金属膜的膜中，TiAl膜被形成为6nm的厚度并且TaN膜被形成为0.5nm的厚度。
[0146] 尽管未示出，但是例如氮化钛膜可以被形成为存储器栅极电极与金属膜之间的阻挡膜。
[0147] 结果，可以防止存储器单元的特性的劣化，增加重写次数，并且提高写入速度，使得半导体器件的性能可以改善。另外，可以提高半导体器件的设计自由度，并且可以提高半导体器件的可靠性。
[0148] 此外，在本实施例中，通过形成覆盖控制栅极电极CG的上表面的绝缘膜IF6，可以在分别形成存储器栅极电极MG1和MG2时保护控制栅极电极CG。
[0149] 制造半导体器件的方法
[0150] 在下文中，将参考图7至图36描述本实施例的制造半导体器件的方法。图7至图36是在本实施例的半导体器件的形成过程期间的截面图。图7至图11是示出沿着Y方向的横截面的示图。在图12至图36中，类似于图4，示出了沿着X方向的横截面(参见图2)，并且在横截面的右侧示出了沿着Y方向的横截面。在图7至图28中，仅描述了额外区域中的制造过程，但是在图29至图36中，描述了额外区域和标记区域中的制造过程。除了要形成的鳍FA和FB具有不同的符号之外，参考图7至图28描述的过程对于额外区域和标记区域相同的。尽管每个鳍的侧表面在图中垂直示出，但是鳍的侧表面可以相对于半导体衬底的主表面具有锥形。
[0151] 在本实施例中，通过将伪栅极电极代替为金属栅极电极来形成稍后要形成的分栅型MONOS存储器的存储器单元的控制栅极电极和存储器栅极电极中的每一个。也就是说，这里使用后栅极电极工艺，后栅极电极工艺是一种在形成伪栅极电极、源极/漏极区域等之后形成实际用作栅极电极的控制栅极电极和存储器栅极电极的制造方法。
[0152] 然而，构成金属栅极电极的金属膜针对每个区域在不同条件(组成或厚度)下形成，并且控制栅极电极和存储器栅极电极在不同条件下形成。因此，控制栅极电极和存储器栅极电极中的每一个在单独的过程中被代替为金属栅极电极。这里，首先将控制栅极电极形成为金属栅极电极，并且然后将存储器栅极电极形成为金属栅极电极。也就是说，在形成控制栅极电极的位置处形成第一伪栅极电极并且在形成存储器栅极电极的位置处形成第二伪栅极电极之后，将第一伪栅极电极代替为第一金属栅极电极(控制栅极电极)，并且然后将第二伪栅极电极代替为第二金属栅极电极(存储器栅极电极)。
[0153] 在本实施例的半导体器件的制造过程中，首先，如图7所示，准备半导体衬底SB，并且在半导体衬底SB的主表面上以此顺序形成绝缘膜IF1、绝缘膜IF2和半导体膜SI1。半导体衬底SB由例如电阻率为约1Ωcm至10Ωcm的p型单晶硅制成。绝缘膜IF1例如由氧化硅膜制成，并且可以通过例如氧化方法或CVD(化学气相沉积)方法形成。绝缘膜IF1的厚度为约2nm至10nm。绝缘膜IF2由例如氮化硅膜制成，并且具有约20nm至100nm的膜厚度。绝缘膜IF2通过例如CVD方法形成。半导体膜SI1例如由硅膜制成，并且通过例如CVD方法形成。半导体膜SI1的厚度例如为20nm至200nm。
[0154] 随后，通过使用光刻和蚀刻来处理半导体膜SI1。结果，在绝缘膜IF2上在Y方向上并排形成在X方向上延伸的半导体膜SI1的多个图案。图7是包括多个半导体膜SI1的图案的横截面图，并且是沿着多个半导体膜SI1的图案中的每个图案的横向方向的横截面图。
[0155] 接下来，如图8所示，形成硬掩模HM1以覆盖多个半导体膜SI1的侧表面。这里，例如，在通过CVD方法在半导体衬底SB上形成厚度为10nm至40nm的氧化硅膜之后，执行作为各向异性蚀刻的干法蚀刻。因此，绝缘膜IF2和半导体膜SI1的上表面被暴露以形成保留在半导体膜SI1的侧表面上的氧化硅膜的硬掩模HM1。硬掩模HM1不完全填充在相邻的半导体膜SI1之间的空间。硬掩模HM1被形成为环形形状，以便在平面图中围绕每个半导体膜SI1。
[0156] 随后，通过湿法蚀刻方法去除半导体膜SI1。此后，通过光刻和蚀刻去除硬掩模HM1的一部分。也就是说，保留硬掩模HM1在X方向上延伸的一部分，并且去除另一部分，即，在Y方向上延伸的一部分。结果，硬掩模HM1不具有环形结构，而是仅具有在X方向上延伸的图案。也就是说，在绝缘膜IF2上，作为在X方向上延伸的图案的多个硬掩模HM1在Y方向上并排布置。
[0157] 接下来，如图9所示，通过使用硬掩模HM1作为掩模，在绝缘膜IF2和IF1以及半导体衬底SB上执行各向异性干法蚀刻。结果，在硬掩模HM1的正下方形成作为半导体衬底SB的被处理成板状(壁状)的一部分的图案，即，鳍(突出)FA。这里，通过将半导体衬底SB的在从硬掩模HM1暴露的区域中的主表面挖掘100nm至250nm，可以形成具有距半导体衬底SB的主表面的、为100nm至250nm的高度的鳍FA。
[0158] 接下来，如图10所示，在半导体衬底SB上沉积由氧化硅膜等制成的绝缘膜，以便完全填充鳍FA、绝缘膜IF1和IF2。随后，通过化学机械抛光方法来抛光绝缘膜，以暴露绝缘膜IF2的上表面。因此，形成由绝缘膜制成的元件隔离膜EI。通过CMP工艺去除硬掩模HM1。注意，可以在形成元件隔离膜EI的绝缘膜被形成之前，去除硬掩模HM1。
[0159] 接下来，如图11所示，去除绝缘膜IF1和IF2。此后，在元件隔离膜EI的上表面上执行蚀刻工艺，由此使得元件隔离膜EI的上表面在垂直于半导体衬底SB的主表面的方向上退回(recede)。结果，每个鳍FA的侧表面和上表面的一部分被暴露。
[0160] 随后，通过离子注入将杂质引入半导体衬底SB的主表面中，以在鳍FA中形成p型阱PW。通过注入p型杂质(例如，B(硼))形成p型阱PW。p型阱PW被形成为在鳍FA的整个内部和鳍FA下方的半导体衬底SB的一部分之上延伸。
[0161] 接下来，如图12所示，形成绝缘膜IF3以覆盖多个鳍FA中的每一个的上表面和侧表面。绝缘膜IF3可以通过例如热氧化方法形成，并且由例如厚度为约2nm的氧化硅膜制成。尽管绝缘膜IF3可以覆盖或不覆盖元件隔离膜EI的上表面，但是图12示出了覆盖元件隔离膜EI的上表面的绝缘膜IF3。随后，在通过CVD方法等在绝缘膜IF3上沉积厚度等于或大于每个鳍FA的高度的半导体膜SI2之后，通过CMP方法等使半导体膜SI2的上表面平坦化，从而形成具有平坦上表面的半导体膜SI2。上表面平坦并且在鳍FA正上方的半导体膜SI2的厚度例如为80nm至100nm。
[0162] 此后，通过例如CVD在半导体膜SI2上形成绝缘膜IF4。半导体膜SI2例如由多晶硅膜制成，并且绝缘膜IF4由例如氮化硅膜制成。即使在如上所述的通过CMP方法抛光半导体膜SI2之后，半导体膜SI2仍然保留在鳍FA的上表面上。绝缘膜IF4的厚度例如为60nm至90nm。
[0163] 接下来，如图13所示，形成覆盖鳍FA的一部分的光致抗蚀剂膜(未示出)。光致抗蚀剂膜包括在Y方向上延伸的抗蚀剂图案，该抗蚀剂图案被形成为覆盖在Y方向(图13的深度方向)上布置的多个鳍FA中的每一个的一部分。在抗蚀剂图案旁边的区域中，鳍FA的上表面从光致抗蚀剂膜暴露。
[0164] 随后，通过使用光致抗蚀剂膜作为掩模来执行蚀刻，以去除绝缘膜IF4和半导体膜SI2的部分，从而暴露元件隔离膜EI的上表面和绝缘膜IF3的表面。也就是说，鳍FA的上表面的一部分和侧表面的一部分从绝缘膜IF4和半导体膜SI2暴露。结果，由半导体膜SI2形成的伪栅极电极DG1形成在鳍FA上。伪栅极电极DG1是稍后要被去除并且被代替为控制栅极电极的假(pseudo)栅极电极(栅极图案)。
[0165] 虽然这里将描述其中通过上述蚀刻和此后执行的清洁过程去除覆盖鳍FA的从伪栅极电极DG1暴露的表面的绝缘膜IF3的情况，但是鳍FA的上表面和侧表面可以保持用绝缘膜IF3覆盖。
[0166] 接下来，如图14所示，在半导体衬底SB上以此顺序形成氧化硅膜(底部氧化膜)X1、氮化硅膜NF和氧化硅膜(顶部氧化膜)X2，从而形成具有堆叠结构的ONO膜C1，该堆叠结构包括氧化硅膜X1、氮化硅膜NF和氧化硅膜X2。也就是说，ONO膜C1是层压绝缘膜。氧化硅膜X1可以通过氧化方法、CVD方法等形成。氮化硅膜NF和氧化硅膜X2通过例如CVD方法形成(沉积)。氧化硅膜X1的厚度例如为4nm，氮化硅膜NF的厚度例如为7nm，并且氧化硅膜X2的厚度例如为9nm。
[0167] ONO膜C1覆盖元件隔离膜EI的上表面以及鳍FA的上表面和侧表面。ONO膜C1覆盖包括伪栅极电极DG1和绝缘膜IF4的堆叠图案的上表面和侧表面。氮化硅膜NF是用作稍后要被形成的存储器单元的电荷存储部分(电荷存储膜)的膜。
[0168] 随后，在ONO膜C1上形成多晶硅膜PS。多晶硅膜PS的厚度例如为200nm。此后，通过例如CMP使多晶硅膜PS的上表面平坦化。然而，在平坦化步骤中，ONO膜C1不从多晶硅膜PS暴露。此时，ONO膜C1和多晶硅膜PS完全填充在Y方向上彼此相邻的鳍FA之间的区域，即，元件隔离膜EI正上方的开口。多晶硅膜PS可以通过例如CVD方法形成。
[0169] 接下来，如图15所示，通过例如CMP来抛光ONO膜C1和多晶硅膜PS的上表面，从而暴露绝缘膜IF4的上表面。然而，伪栅极电极DG1不从绝缘膜IF4、ONO膜C1和多晶硅膜PS暴露。
[0170] 接下来，如图16所示，通过执行回蚀工艺，使ONO膜C1和多晶硅膜PS的上表面缩回(retract)以暴露绝缘膜IF4的侧表面的一部分。在执行该回蚀之后，ONO膜C1和多晶硅膜PS的上表面的位置例如位于伪栅极电极DG1的上表面之上并且低于绝缘膜IF4的上表面。这里，ONO膜C1和多晶硅膜PS的上表面位于相同的高度并且基本上是相同的表面。结果，绝缘膜IF4的上表面和绝缘膜IF4的侧表面的一部分从ONO膜C1和多晶硅膜PS暴露。
[0171] 然而，伪栅极电极DG1不从绝缘膜IF4、ONO膜C1和多晶硅膜PS暴露。换言之，伪栅极电极DG1的整个侧表面用ONO膜C1和多晶硅膜PS覆盖。这里，伪栅极电极DG1不被暴露，以便防止伪栅极电极DG1在稍后参考图17描述的氧化步骤中被氧化。为防止伪栅极电极DG1的暴露，当ONO膜C1和多晶硅膜PS中的每一个的顶表面从伪栅极电极DG1的顶表面例如以5nm缩回时，停止回蚀工艺。这防止ONO膜C1和多晶硅膜PS的上表面进一步退回和暴露伪栅极电极DG1。
[0172] 接下来，如图17所示，通过执行由干氧化方法进行的氧化工艺来使多晶硅膜PS的上表面氧化。因此，形成覆盖多晶硅膜PS的上表面的氧化硅膜OX。这里，由氮化硅膜制成的绝缘膜(例如，氮化硅膜NF和绝缘膜IF4)的表面没有被氧化。因此，在氮化硅膜NF和绝缘膜IF4的上表面上没有形成氧化硅膜OX。
[0173] 通过例如热氧化工艺形成氧化硅膜OX以侵蚀多晶硅膜PS的上部，并且氧化硅膜OX的底表面到达低于伪栅极电极DG1的顶表面的位置。也就是说，多晶硅膜PS的上表面被氧化到低于伪栅极电极DG1的上表面的位置。因此，氧化硅膜OX从低于伪栅极电极DG1的上表面的位置被形成到高于伪栅极电极DG1的上表面的位置。
[0174] 形成氧化硅膜OX以便到达低于伪栅极电极DG1的上表面的位置的原因在于，当在稍后参考图25描述的蚀刻工艺中删除绝缘膜IF4时，防止由多晶硅膜PS制成的伪栅极电极DG2暴露。因此，在下面参考图26描述的步骤中，可以在留下由氧化硅膜OX保护的伪栅极电极DG2的同时去除伪栅极电极DG1。
[0175] 接下来，如图18所示，通过例如CVD在半导体衬底SB上形成绝缘膜IF5。绝缘膜IF5由例如氮化硅膜制成。绝缘膜IF5覆盖绝缘膜IF4的侧表面和上表面、ONO膜C1的上表面和氧化硅膜OX的上表面。
[0176] 接下来，如图19所示，执行干法蚀刻以去除绝缘膜IF5的一部分，从而暴露绝缘膜IF4的上表面和多晶硅膜PS的上表面的一部分。也就是说，绝缘膜IF5在绝缘膜IF4的侧表面上保持为侧壁间隔物的形状。侧壁间隔物形状的绝缘膜IF5的下表面覆盖ONO膜C1和氧化硅膜OX的上表面。
[0177] 接下来，如图20所示，通过使用绝缘膜IF4和IF5作为掩模执行蚀刻，处理ONO膜C1和多晶硅膜PS。结果，ONO膜C1和多晶硅膜PS保留在邻近伪栅极电极DG1的两侧的侧表面的区域中。另外，在除邻近伪栅极电极DG1的两侧的侧表面的区域之外的区域中，鳍FA的上表面从ONO膜C1和多晶硅膜PS暴露。
[0178] 经由ONO膜C1在栅极长度方向(X方向)上邻近伪栅极电极DG1的一个侧表面的多晶硅膜PS构成伪栅极电极DG2。伪栅极电极DG2在Y方向上延伸，以便与伪栅极电极DG1平行地跨越多个鳍FA。伪栅极电极DG2是稍后要被去除并且被代替为存储器栅极电极的假栅极电极(栅极图案)。
[0179] 接下来，如图21所示，在伪栅极电极DG2和其正上方的绝缘膜IF5之上形成抗蚀剂图案(未示出)，并且然后通过使用抗蚀剂图案作为掩模来蚀刻抗蚀剂图案，以去除从抗蚀剂图案暴露的绝缘膜IF5、ONO薄膜C1和多晶硅薄膜PS。结果，伪栅极电极DG2在栅极长度方向上经由ONO膜C1保留在伪栅极电极DG1的一个侧表面上，并且伪栅极电极DG1的另一侧表面被暴露。
[0180] 接下来，如图22所示，通过使用绝缘膜IF4和IF5以及伪栅极电极DG1作为掩模，将离子注入到鳍FA的上表面中。结果，在鳍FA的上表面和侧表面上形成作为n型半导体区域的一对延伸区域EX。可以通过将n型杂质(例如，As(砷))注入到鳍FA中来形成延伸区域EX。
[0181] 接下来，如图23所示，通过例如CVD在半导体衬底SB上形成绝缘膜。绝缘膜主要由例如氮化硅膜制成。绝缘膜覆盖元件隔离膜EI、鳍FA、伪栅极电极DG1、伪栅极电极DG2、氧化硅膜OX以及绝缘膜IF4和IF5的表面。
[0182] 随后，执行干法蚀刻，以去除绝缘膜的一部分，从而暴露元件隔离膜EI、鳍FA以及绝缘膜IF4和IF5的相应上表面。结果，在包括伪栅极电极DG1、伪栅极电极DG2、氧化硅膜OX以及绝缘膜IF4和IF5的图案的侧表面上形成由绝缘膜制成的侧壁间隔物SW。
[0183] 随后，使用绝缘膜IF4和IF5、伪栅极电极DG1和侧壁间隔物SW作为掩模，将离子注入到鳍FA的上表面中。这里，通过注入n型杂质(例如，P(磷)或As(砷))，在鳍FA的上表面和侧表面上形成作为n型半导体区域的一对扩散区域DF。在形成扩散区域DF的步骤中，以比形成延伸区域EX的离子注入步骤中的杂质浓度高的杂质浓度执行离子注入。此后，执行热处理(活化退火)以使半导体衬底SB中的杂质等扩散。结果，被包括在扩散区域DF、延伸区域EX等中的杂质被热扩散。
[0184] 扩散区域DF和延伸区域EX构成源极/漏极区域。也就是说，源极区域和漏极区域中的每一个具有彼此接触的延伸区域EX和扩散区域DF。源极/漏极区域形成在从包括伪栅极电极DG1和DG2的图案暴露的鳍FA的上表面和侧表面上，即，在鳍FA的表面上。本文中提到的鳍FA的表面包括鳍FA的上表面和侧表面。
[0185] 随后，通过使用公知的Salicide:自对准硅化物工艺形成覆盖源极/漏极区域的硅化物层S1。这里，首先，形成覆盖鳍FA的金属膜。金属膜例如由通过溅射方法沉积的NiPt膜制成。此后，对半导体衬底SB执行热处理，与使得鳍FA的表面与金属膜反应。由此，形成由NiSi膜制成的覆盖扩散区域DF的上表面和侧表面的硅化物层S1。此后，通过化学溶液来去除未反应的金属膜。
[0186] 接下来，如图24所示，在半导体衬底SB的主表面上顺序形成由例如氮化硅膜制成的衬垫绝缘膜LF和由氧化硅膜制成的层间绝缘膜IL1。衬垫绝缘膜LF和层间绝缘膜IL1可以通过例如CVD方法形成。层间绝缘膜IL1的膜厚度大于鳍FA在元件隔离膜EI上的高度以及包括绝缘膜IF3、伪栅极电极DG1和绝缘膜IF4的堆叠体的高度的总高度。此后，通过例如CMP使层间绝缘膜IL1的上表面平坦化。
[0187] 在该平坦化步骤中，部分地去除绝缘膜IF4和IF5中的每一个，并且不暴露伪栅极电极DG1和DG2以及氧化硅膜OX的上表面。也就是说，即使在执行平坦化步骤之后，伪栅极电极DG1的上表面保持用绝缘膜IF4覆盖，并且ONO膜C1、伪栅极电极DG2和氧化硅膜OX的上表面保持用绝缘膜IF5覆盖。
[0188] 接下来，如图25所示，例如，执行蚀刻以去除绝缘膜IF4和IF5，从而暴露伪栅极电极DG1的上表面和氧化硅膜OX。在该步骤中，通过在具有对氧化硅的选择性的条件下进行回蚀，来选择性地去除氮化硅膜。也就是说，使用氧化硅膜OX作为用于防止蚀刻的掩模来执行蚀刻工艺。结果，由氮化硅膜制成的绝缘膜IF4和IF5中的每一个被去除，并且包括氮化硅膜的侧壁间隔物SW的一部分和由氮化硅膜制成的衬垫绝缘膜LF的一部分被去除。
[0189] 然而，即使侧壁间隔物SW被部分地去除，也不暴露伪栅极电极DG2。也就是说，通过该蚀刻步骤，侧壁间隔物SW的上表面缩回到在氧化硅膜OX的上表面下方并且在氧化硅膜OX的下表面上方的位置。类似地，氮化硅膜NF和衬垫绝缘膜LF的上表面低于氧化硅膜OX的上表面，并且回退(retreat)到在氧化硅膜OX的下表面上方的位置。伪栅极电极DG1的上表面位于氧化硅膜OX的下表面的高度的上方，即，伪栅极电极DG2的上表面的高度。伪栅极电极DG2用氧化硅膜OX、侧壁间隔物SW和ONO膜C1覆盖。这里，在稍后参考图26描述的蚀刻工艺中，伪栅极电极DG2被留下并且不被暴露，以便去除伪栅极电极DG1。
[0190] 接下来，如图26所示，例如，执行湿法蚀刻以去除由多晶硅膜制成的伪栅极电极DG1。结果，开口D1形成在其中伪栅极电极DG1被去除并且在绝缘膜IF3正上方的区域中。开口D1的一个侧表面由侧壁间隔物SW形成，另一侧表面由氧化硅膜X1形成，并且底表面由绝缘膜IF3形成。这里，为了用由金属膜制成的金属栅极电极代替伪栅极电极DG1，伪栅极电极DG1呗去除。
[0191] 尽管在蚀刻步骤中选择性地去除硅膜，但是伪栅极电极DG2没有被去除，因为它用氧化硅膜OX、ONO膜C1和侧壁间隔物SW覆盖。也就是说，在参考图17描述的氧化工艺中，在用由氮化硅膜制成的绝缘膜IF4覆盖的伪栅极电极DG1的上表面上没有形成氧化硅膜，并且构成伪栅极电极DG2的多晶硅膜PS的上表面稍后由氧化硅膜OX保护。此后，在参考图25描述的回蚀工艺中，选择性地去除由氮化硅膜制成的绝缘膜IF4，以暴露伪栅极电极DG1，但是由于伪栅极电极DG2由氧化硅膜OX保护，所以没有去除伪栅极电极DG2。结果，在参考图26描述的蚀刻工艺中，可以在留下由氧化硅膜OX保护的伪栅极电极DG2的同时去除伪栅极电极DG1。
[0192] 接下来，如图27所示，在开口D1(参见图26)中形成控制栅极电极CG。也就是说，首先，在包括开口D1的内部的层间绝缘膜IL1上以此顺序形成高介电常数膜HK、金属膜WF1和金属膜M1，使得开口D1的内部完全用高介电常数膜HK、金属膜WF1和金属膜M1填充。高介电常数膜HK、金属膜WF1和金属膜M1可以通过诸如例如PVD(物理气相沉积)方法的溅射方法形成。接下来，通过例如CMP去除层间绝缘膜IL1上的超高介电常数膜HK、金属膜WF1和金属膜M1，以暴露层间绝缘膜IL1的上表面。结果，高介电常数膜HK、金属膜WF1和金属膜M1留在开口D1中。在使用CMP方法等的该去除步骤(抛光步骤)中，包括层间绝缘膜IL1、衬垫绝缘膜LF和侧壁间隔物SW的上表面的部分被去除，并且氧化硅膜OX进一步被去除。因此，伪栅极电极DG2的用氧化硅膜OX覆盖的上表面被暴露。
[0193] 绝缘膜IF3和高介电常数膜HK构成栅极绝缘膜。金属膜WF1和M1构成控制栅极电极CG。控制栅极电极CG和源极/漏极区域构成控制晶体管。控制晶体管是具有鳍FA的表面作为沟道的FinFET。本文中提到的鳍FA的表面包括鳍FA的上表面和侧表面。
[0194] 金属膜WF1是用于调节控制晶体管的阈值电压而被提供的功函数膜，并且连续地覆盖金属膜M1的底表面和侧表面。高介电常数膜HK连续地覆盖金属膜WF1的底表面和侧表面。也就是说，金属膜WF1和高介电常数膜HK中的每一个具有U形横截面。
[0195] 接下来，如图28所示，通过使用氯气(Cl2)来回蚀金属膜M1和WF1以及高介电常数膜HK的上表面。也就是说，这里主要执行用于选择性地回蚀金属膜的金属蚀刻。通过蚀刻，在金属膜M1、WF1和高介电常数膜HK的上表面上直接形成开口。这分别降低了层间绝缘膜IL1、衬垫绝缘膜LF、侧壁间隔物SW、ONO膜C1和伪栅极电极DG2的上表面的高度。
[0196] 接下来，如图29所示，通过例如CVD在半导体衬底SB上形成(沉积)绝缘膜IF6。绝缘膜IF6由例如氮化硅膜制成，并且被形成以便完全填充形成在金属膜M1、WF1和高介电常数膜HK的上表面正上方的开口。随后，通过使用例如CMP方法执行抛光工艺，从而去除多余的绝缘膜IF6。结果，绝缘膜IF6保留在金属膜M1、WF1和高介电常数膜HK的上表面上方的开口中，并且层间绝缘膜IL1、衬垫绝缘膜LF、侧壁间隔物SW、ONO膜C1和伪栅极电极DG2的上表面从绝缘膜IF6暴露。
[0197] 因此，图29所示的结构被获取。在图29中，除了在额外区域ER中的形成工艺中的存储器单元之外，还示出了在标记区域FR中的形成工艺中的存储器单元。紧接在执行参考图29描述的工艺之后，形成在额外区域ER和标记区域FR中的结构没有差异。在额外区域ER中形成鳍FB，并且在鳍FB上形成与伪栅极电极DG2相对应的伪栅极电极DG3。
[0198] 接下来，如图30所示，形成覆盖半导体衬底SB的在标记区域FR中的主表面的光致抗蚀剂膜PR1。光致抗蚀剂膜PR1是暴露半导体衬底SB的在额外区域ER中的主表面的抗蚀剂图案。也就是说，至少额外区域ER中的绝缘膜IF6和伪栅极电极DG2从光致抗蚀剂膜PR1暴露，并且标记区域FR中的绝缘膜IF6和伪栅极电极DG3用光致抗蚀剂膜PR1覆盖。
[0199] 接下来，如图31所示，使用额外区域ER中的光致抗蚀剂膜PR1和绝缘膜IF6作为掩模(防蚀刻掩模)，例如，执行湿法蚀刻以去除由多晶硅膜制成的伪栅极电极DG2。结果，开口D2被形成在其中伪栅极电极DG2被去除并且在ONO膜C1正上方的区域中。开口D2是凹部，其具有由侧壁间隔物SW形成的一个侧表面、由ONO膜C1形成的另一侧表面、以及由ONO膜C1形成的底表面。这里，由于额外区域ER中的金属膜M1和WF1以及高介电常数膜HK由绝缘膜IF6保护，因此它们不被暴露于蚀刻溶液。在该蚀刻步骤中，光致抗蚀剂膜PR1也被去除，并且标记区域FR中的层间绝缘膜IL1、衬垫绝缘膜LF、侧壁间隔物SW、绝缘膜IF6、ONO膜C1和伪栅极电极DG3被暴露。
[0200] 接下来，如图32所示，在开口D2中形成存储器栅极电极MG1。也就是说，首先，在包括开口D2的内部的层间绝缘膜IL1上以此顺序形成金属膜WF2和金属膜M2，从而用金属膜WF2和金属膜M2完全填充开口D2的内部。金属膜WF2和金属膜M2可以通过诸如例如PVD方法的溅射方法形成。接下来，通过例如CMP方法等去除层间绝缘膜IL1上的过量的金属膜WF2和金属膜M2，以暴露层间绝缘膜IL1的上表面。因此，金属膜WF2和金属膜M2被留在开口D2中。
[0201] 开口D2中的金属膜WF2和M2构成存储器栅极电极MG1。在额外区域ER中，存储器栅极电极MG1和源极/漏极区域构成存储器晶体管。存储器晶体管是具有鳍FA的表面作为沟道的FinFET。本文中提到的鳍FA的表面包括鳍FA的上表面和侧表面。控制晶体管和存储器晶体管构成额外区域ER的分栅型MONOS存储器的存储器单元MC1。
[0202] 金属膜WF2是用于调节存储器晶体管的阈值电压而被提供的功函数膜，并且连续地覆盖金属膜M2的底表面和侧表面。也就是说，金属膜WF2具有U形横截面。因此，金属膜WF2覆盖ONO膜C1的侧表面。
[0203] 接下来，如图33所示，形成覆盖半导体衬底SB的在额外区域ER中的主表面的光致抗蚀剂膜PR2。光致抗蚀剂膜PR2是暴露半导体衬底SB的在标记区域FR中的主表面的抗蚀剂图案。也就是说，至少标记区域FR中的绝缘膜IF6和伪栅极电极DG3从光致抗蚀剂膜PR2暴露，并且额外区域ER中的绝缘膜IF6和存储器栅极电极MG1用光致抗蚀剂膜PR2覆盖。
[0204] 接下来，如图34所示，使用标记区域FR中的光致抗蚀剂膜PR2和绝缘膜IF6作为掩模(防蚀刻掩模)，例如，执行湿法蚀刻以去除由多晶硅膜制成的伪栅极电极DG3。结果，开口D3形成在其中伪栅极电极DG3被去除并且在ONO膜C1正上方的区域中。开口D3是凹部，其具有由侧壁间隔物SW形成的一个侧表面、由ONO膜C1形成的另一侧表面、以及由ONO膜C1形成的底表面。这里，由于标记区域FR中的金属膜M1和WF1以及高介电常数膜HK由绝缘膜IF6保护，因此它们不被暴露于蚀刻溶液。在该蚀刻步骤中，光致抗蚀剂膜PR2也被去除，并且额外区域ER中的层间绝缘膜IL1、衬垫绝缘膜LF、侧壁间隔物SW、绝缘膜IF6、ONO膜C1和存储器栅极电极MG1被暴露。
[0205] 接下来，如图35所示，在开口D3中形成存储器栅极电极MG2。也就是说，首先，在包括开口D3的内部的层间绝缘膜IL1上以此顺序形成金属膜WF3和金属膜M3，从而用金属膜WF3和金属膜M3完全填充开口D3的内部。金属膜WF3和金属膜M3可以通过诸如例如PVD方法的溅射方法形成。接下来，通过例如CMP方法等去除层间绝缘膜IL1上的过量的金属膜WF3和金属膜M3，以暴露层间绝缘膜IL1的上表面。因此，金属膜WF3和金属膜M3被留在开口D3中。
[0206] 开口D3中的金属膜WF3和M3构成存储器栅极电极MG2。在标记区域FR中，存储器栅极电极MG2和源极/漏极区域构成存储器晶体管。存储器晶体管是具有鳍FB的表面作为沟道的FinFET。这里，鳍FB的表面包括鳍FB的上表面和侧表面。控制晶体管和存储器晶体管构成标记区域FR的分栅型MONOS存储器的存储器单元MC2。
[0207] 金属膜WF3是用于调节存储器晶体管的阈值电压而被提供的功函数膜，并且连续地覆盖金属膜M3的底表面和侧表面。也就是说，金属膜WF3具有U形横截面形状。因此，金属膜WF3覆盖ONO膜C1的侧表面。
[0208] 在金属栅极电极MG1和MG2被形成在额外区域ER和标记区域FR中之后，以相同的方式在代码区域CR和数据区域DR中形成金属栅极电极。由于该过程与图29至图35的过程相同，因此省略其描述。
[0209] 另外，当形成金属栅极电极时，存在诸如溅射工艺的热负荷可能不利地影响已经形成的另一存储器区域的特性的可能性。更具体地，包含在已经形成的金属膜中的Al(铝)组分可能由于热而扩散，并且可能不利地影响金属膜下面的电荷存储膜等的特性。因此，优选地从其中金属膜较厚并且在形成时的热负荷大的存储器区域开始依次形成金属膜。此外，由于被包括在金属膜中的TiN膜具有抑制Al扩散的效果，因此可以优先形成标记区域FR和额外区域ER的包括金属膜中的TiN膜的金属膜。因此，优选地按照标记区域FR、额外区域ER、代码区域CR和数据区域DR的顺序形成金属栅极电极。
[0210] 接下来，如图36所示，在额外区域ER、标记区域FR、代码区域CR(未示出)和数据区域DR(未示出)中的每一个中，通过例如CVD方法在半导体衬底SB的主表面上形成层间绝缘膜IL2。层间绝缘膜IL2由例如氧化硅膜制成。
[0211] 随后，通过光刻和干法蚀刻形成穿透层间绝缘膜IL1和IL2的多个接触孔。在接触孔的底部，暴露在源极/漏极区正上方的硅化物层S1的上表面的一部分。形成接触孔，以暴露控制栅极电极CG以及存储器栅极电极MG1和MG2的上表面的在区域(未示出)中的部分。
[0212] 随后，在每个接触孔中形成主要由钨(W)等制成的导电插塞PG作为用于连接的导电构件。插塞PG具有阻挡导体膜(例如，钛膜、氮化钛膜或其层压膜)和位于阻挡导体膜上的主导体膜(例如，钨膜)的层压结构。插塞PG经由硅化物层S1而电连接到存储器单元MC1和MC2中的每一个的源极区域和漏极区域。
[0213] 随后，在层间绝缘膜IL2上形成布线MW。布线MW具有阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜)和形成在阻挡导体膜上的主导体膜(例如，铜膜)的层压结构。在图36中，为了简化附图，一体地示出了构成布线MW的阻挡导体膜和主导体膜。这同样适用于插塞PG。通过上述步骤，基本上完成了本实施例的半导体器件。
[0214] 布线MW可以通过例如所谓的单镶嵌(damascene)方法形成。也就是说，在层间绝缘膜IL2上形成具有布线开口的层间绝缘膜，并且在布线开口中填充金属膜，由此可以形成布线MW。这里，未示出布线MW侧的层间绝缘膜。
[0215] 第一实施例的制造半导体器件的方法的效果
[0216] 在下文中，将参考图53所示的比较示例来描述本实施例的半导体器件的效果。图53是作为比较示例的半导体器件的制造过程期间的横截面图。图53示出了在与图29所示的额外区域ER的横截面相对应的位置处的横截面，并且示出了在制造过程中存储器单元沿着鳍的纵向方向的横截面以及在制造过程中存储器单元沿着鳍的横向方向的横截面。
[0217] 如上所述，在具有非易失性存储器件的半导体器件中，通过改变针对每个存储器区域的阈值，可以防止特性劣化、增加重写次数、增加写入速度等，以扩大半导体器件的设计自由度，并且以提高半导体器件的可靠性。为了改变针对每个存储器区域的阈值，例如，可以针对每个存储器区域改变存储器单元的阈值电压。为了改变针对每个存储器单元的阈值电压，可以想到的是，在构成存储器单元的控制晶体管和存储器晶体管中，改变存储器晶体管的阈值电压。通过调节形成存储器栅极电极的功函数膜的材料(组成)、膜厚等，可以适当地改变存储器晶体管的阈值电压。
[0218] 作为用于针对每个存储器区域单独形成构成存储器栅极电极的功函数膜的材料(组成)或膜厚度的制造方法，考虑使用光刻技术的方法，如下面的比较示例中所述。也就是说，在下面的比较示例的半导体器件的制造方法中，通过使用仅暴露伪栅极电极的抗蚀剂图案作为掩模执行蚀刻，针对每个存储器区域，将在要形成存储器栅极电极的位置处提供的伪栅极电极代替为金属栅极电极。
[0219] 在图53所示的比较示例的半导体器件的制造过程中，首先，执行参考图7至图13描述的过程。此时，代替图13所示的伪栅极电极DG1，控制栅极电极CGA形成在鳍FA上。接下来，在执行参考图14至图16描述的步骤之后，执行参考图18至图24描述的步骤。也就是说，不执行参考图17描述的氧化工艺。在参考图24描述的过程中的抛光步骤中，完全去除绝缘膜IF4，从而暴露控制栅极电极CGA和伪栅极电极DG2。
[0220] 接下来，形成覆盖控制栅极电极CGA并且暴露伪栅极电极DG2的光致抗蚀剂膜PR3。因此，获取图53所示的结构。
[0221] 在后续步骤中，考虑通过使用光致抗蚀剂膜PR3作为掩模执行湿法蚀刻，去除伪栅极电极DG2和光致抗蚀剂膜PR3，并且然后在开口中在伪栅极电极DG2被去除的区域中形成由金属膜制成的存储器栅极电极。通过使用这样的工艺，看起来可以在图1所示的数据区域DR、标记区域FR、代码区域CR和额外区域ER中的每一个中形成由不同金属膜构成的存储器栅极电极。
[0222] 然而，随着近年来半导体器件的小型化，分栅型MONOS存储器的存储器栅极电极的宽度和邻接存储器栅极电极的侧表面的ONO膜C1的厚度(横向宽度)正在变小。因此，难以通过使用光刻技术形成仅在期望位置处暴露伪栅极电极DG2的光致抗蚀剂膜PR3。也就是说，当形成光致抗蚀剂膜PR3时，控制栅极电极CGA可以由于暴露位置的偏移等而暴露，并且光致抗蚀剂膜PR3可以被形成以便完全覆盖伪栅极电极DG2。因此，难以通过使用参考图53描述的制造方法针对每个存储器区域单独形成存储器栅极电极，因为这会导致产量下降。
[0223] 与之相比，在本实施例的制造半导体器件的方法中，在参考图17描述的步骤中，多晶硅膜PS的上表面被氧化以形成氧化硅膜OX。因此，在参考图25描述的回蚀工艺中，当选择性地去除氮化硅膜时，可以在用氧化硅膜OX保护由多晶硅膜PS制成的伪栅极电极DG2的同时，暴露伪栅极电极DG1。因此，在图26所示的下一蚀刻步骤中，在保护伪栅极电极DG2的同时去除伪栅极电极DG1，并且可以在存储器栅极电极之前形成控制栅极电极CG(参见图29)作为金属栅极电极。
[0224] 在参考图28和图29描述的过程中，形成绝缘膜IF6以覆盖控制栅极电极CG的已经缩回的上表面。因此，通过用绝缘膜IF6保护控制栅极电极CG，可以分别用存储器栅极电极MG1和MG2代替伪栅极电极DG2和DG3，同时防止控制栅极电极CG在参考图31至图35描述的过程中被去除。也就是说，在参考图31至图35描述的过程中，从半导体衬底SB的主表面侧的绝缘膜暴露的金属膜或硅膜仅是伪栅极电极DG2和DG3。因此，即使没有如图53所示的光致抗蚀剂膜PR3中那样形成暴露精细伪栅极图案的抗蚀剂图案，也可以通过使用保护每个存储器区域的光致抗蚀剂膜PR1和PR2作为掩模，来在单独的步骤中用金属栅极电极代替伪栅极电极DG2和DG3中的每一个。
[0225] 以这种方式，通过使用氧化硅膜OX(参见图25)和绝缘膜IF6(参见图29)的两个硬掩模，在首先形成控制栅极电极CG之后，可以在保护控制栅极电极CG的同时单独形成相应存储器区域的存储器栅极电极MG1和MG2。因此，由于可以针对每个存储器区域单独设置构成存储器栅极电极的功函数膜(金属膜WF2和WF3)的材料(组成)或膜厚度，因此可以针对每个存储器区域将存储器晶体管的阈值电压调节为不同的期望值。结果，可以防止存储器单元的特性的劣化、增加重写次数、并且提高写入速度，使得半导体器件的性能可以被提高。另外，可以增加半导体器件的设计自由度，并且可以改善半导体器件的可靠性。
[0226] 修改的示例
[0227] 在上述实施例中，使用其中氧化硅膜、氮化硅膜和氧化硅膜依次堆叠的ONO膜作为包括用于存储信息的电荷存储膜的堆叠膜，但是可以使用其中氧化铝膜、氧化铪膜和氧化铝膜依次堆叠的AHA膜作为堆叠膜。
[0228] 在下文中，将参考图37至图41描述本实施例的半导体器件的修改。图37是示出作为本实施例的修改的半导体器件的横截面图，并且示出了与图4相对应的部分。图38至图41是在作为本实施例的修改的半导体器件的制造过程期间的横截面图。
[0229] 如图37所示，根据本修改示例的半导体器件与参考图1至图4描述的半导体器件的不同之处在于，作为存储器晶体管的栅极绝缘膜的层压膜由AHA膜(绝缘膜)C2制成，并且AHA膜C2的上表面缩回并且接触绝缘膜IF6的上表面，使得绝缘膜IF6与存储器栅极电极MG1或MG2的每一侧接触。AHA膜C2是包括在半导体衬底SB上依次层压的氧化铝(AlO，氧化铝)膜A1、氧化铪膜HF和氧化铝(AlO，氧化铝)膜A2的层压膜。氧化铝膜A1和A2中的每一个是由例如Al2O3膜制成的绝缘膜。氧化铪膜HF是由例如铪硅氧化物(HfSiO)膜制成的绝缘膜，并且用作电荷存储膜(电荷存储部分)。在使用AHA膜C2的情况下半导体器件的操作条件与参考例如图5和图6描述的那些相同。
[0230] 额外区域ER中的绝缘膜IF6从与高介电常数膜HK的侧表面接触的侧壁间隔物SW的侧表面形成到存储器栅极电极MG1的侧表面，并且控制栅极电极CG和AHA膜C2形成在绝缘膜IF6的正下方。类似地，标记区域FR的绝缘膜IF6从与高介电常数膜HK的侧表面接触的侧壁间隔物SW的侧表面形成到存储器栅极电极MG2的侧表面，并且控制栅极电极CG和AHA膜C2形成在绝缘膜IF6的正下方。也就是说，AHA膜C2的上表面位于低于存储器栅极电极MG1和MG2中的每一个的上表面。因此，AHA膜C2暴露包括存储器栅极电极MG1和MG2的每个侧表面的上端的部分。
[0231] 接下来，将描述本修改示例的制造半导体器件的方法。这里，首先，执行与参考图7至图27描述的那些步骤相同的步骤。接下来，如图38所示，执行与参考图28描述的那些步骤相同的步骤。这里，执行蚀刻以使由金属膜WF1和M1形成的控制栅极电极CG的上表面退回。此时，作为金属氧化物膜的AHA膜C2的上表面也与控制栅极电极CG的上表面类似地退回。因此，伪栅极电极DG2的侧表面部分地暴露。
[0232] 接下来，如图39所示，执行与参考图29描述的那些步骤相同的步骤。结果，绝缘膜IF6被填充在形成在控制栅极电极CG和AHA膜中的每一个的正上方的开口中。也就是说，控制栅极电极CG和AHA膜中的每一个的上表面与绝缘膜IF6的下表面接触，并且控制栅极电极CG和AHA膜中的每一个用绝缘膜IF6覆盖。
[0233] 接下来，如图40所示，执行与参考图30至图35描述那些步骤相同的步骤。结果，在额外区域ER和标记区域FR中，伪栅极电极DG2和DG3分别被代替为存储器栅极电极MG1和MG2。
[0234] 接下来，如图41所示，执行与参考图36描述的那些步骤相同的步骤。因此，形成插塞PG等，并且基本上完成了本修改示例的半导体器件。
[0235] 在本修改示例中，可以获取与参考图1至图36描述的实施例的效果相同的效果。
[0236] 第二实施例
[0237] 在第一实施例中，已经描述了形成在鳍上的分栅型MONOS存储器。然而，本发明也可以应用于没有鳍的平面存储器。换言之，本实施例应用于仅在半导体衬底的主表面上具有沟道的分栅型MONOS存储器。
[0238] 在下文中，将参考图42至图52描述本实施例的半导体器件。图42是示出根据本实施例的半导体器件的横截面图，并且示出了与图4相对应的部分。图43至图52是根据本实施例的半导体器件的制造期间的横截面图。
[0239] 如图42所示，本实施例的半导体器件不具有鳍结构，并且分栅MONOS存储器形成在半导体衬底SB的平坦主表面上。也就是说，本实施例与第一实施例之间的区别仅在于鳍的存在或缺少。图42从左侧起依次分别示出了额外区域ER和标记区域FR的存储器单元MC3和MC4的横截面图。图42所示的存储器单元MC 3的结构与图4所示的四个横截面中的从左侧起的第一横截面的结构相同。图42所示的存储器单元MC4的结构与图4所示的四个横截面中的从左侧起的第三横截面的结构相同。
[0240] 构成存储器单元MC3和MC4中的每一个的控制晶体管和存储器晶体管中的每一个是仅具有作为半导体衬底SB的主表面的平面作为沟道区域的场效应晶体管。
[0241] 下面将描述制造根据本实施例的半导体器件的方法。
[0242] 在本实施例的半导体器件的制造过程中，首先，如图43所示，在准备半导体衬底SB之后，在半导体衬底SB的主表面上形成由绝缘膜制成的元件隔离区域(未示出)。元件隔离区(元件隔离膜)例如可以通过以下方式来形成：通过使用硬掩模通过CVD方法等用氧化硅膜来填充半导体衬底SB的主表面，然后去除半导体衬底SB的主表面上的绝缘膜，从而仅留下开口中的氧化硅膜。
[0243] 随后，执行与参考图12和图13描述的相同的步骤。因此，形成伪栅极电极DG1，并且获取图43所示的结构。
[0244] 接下来，如图44所示，执行与参考图14至图16描述的步骤相同的步骤。结果，多晶硅膜PS形成在伪栅极电极DG1侧，其中ONO膜C1插入在其之间。这里，多晶硅膜PS的上表面位于低于作为伪栅极电极DG1上的帽绝缘膜的绝缘膜IF4的上表面并且高于绝缘膜IF4的下表面。
[0245] 接下来，如图45所示，通过执行与参考图17描述的过程相同的过程，形成覆盖多晶硅膜PS的上表面的氧化硅膜OX。这里，氧化硅膜OX的下表面位于低于伪栅极电极DG1的上表面。
[0246] 接下来，如图46所示，执行与参考图18至图23描述的那些步骤相同的步骤。因此，形成包括伪栅极电极DG1和DG2、绝缘膜IF3至IF5和ONO膜C1的图案、以及覆盖该图案的侧表面的侧壁间隔物SW。此外，延伸区域EX和扩散区域DF从半导体衬底SB的主表面形成到半导体衬底SB的中间深度。在扩散区域DF的上表面上形成硅化物层S1。
[0247] 接下来，如图47所示，执行与参考图24和图25描述的那些步骤相同的步骤。也就是说，在形成衬垫绝缘膜LF和层间绝缘膜IL1之后，回蚀诸如绝缘膜IF4的氮化硅膜，从而暴露伪栅极电极DG1的上表面。此时，伪栅极电极DG1的上表面的位置高于伪栅极电极DG2的上表面的位置，并且伪栅极电极DG2的上表面用氧化硅膜OX覆盖。
[0248] 接下来，如图48所示，执行与参考图26至图28描述的那些步骤相同的步骤。结果，伪栅极电极DG1被代替为控制栅极电极CG，并且使控制栅极电极CG的上表面凹陷以形成开口。
[0249] 接下来，如图49所示，执行与参考图29和图30描述的那些步骤相同的步骤。由此，在开口中形成绝缘膜IF6，并且然后形成覆盖半导体衬底SB在标记区域FR中的整个主表面的光致抗蚀剂膜PR1。
[0250] 接下来，如图50所示，执行与参考图31至图33描述的那些步骤相同的步骤。结果，额外区域ER的伪栅极电极DG2被代替为存储器栅极电极MG1，以形成包括控制栅极电极CG和存储器栅极电极MG1的存储器单元MC3。存储器栅极电极MG1具有其中金属膜WF2和金属膜M2以此顺序堆叠的结构。接下来，形成光致抗蚀剂膜PR2，以覆盖半导体衬底SB在额外区域ER中的整个主表面。
[0251] 接下来，如图51所示，执行与参考图34和图35描述的那些步骤相同的步骤。因此，通过用存储器栅极电极MG2代替标记区域FR的伪栅极电极DG3，形成包括控制栅极电极CG和存储器栅极电极MG2的存储器单元MC4。存储器栅极电极MG2具有其中金属膜WF3和金属膜M3以此顺序堆叠的结构。
[0252] 金属膜WF2和WF3中的每一个包括TiAl(钛铝)膜或TiN(氮化钛)膜。然而，金属膜WF2和WF3中的每一个由不同材料制成或者具有不同的膜厚度，使得配置存储器单元MC3的存储器晶体管和配置存储器单元MC4的存储器晶体管具有彼此不同的阈值电压。
[0253] 接下来，如图52所示，执行与参考图36描述的过程类似的过程，从而基本上完成本实施例的半导体器件。
[0254] 在本实施例中，可以在没有鳍结构的平面MONOS存储器中获取与第一实施例相同的效果。
[0255] 尽管已经基于实施例具体描述了由本发明人做出的发明，但是本发明不限于本实施例，并且不用说，在不脱离其主旨的情况下可以进行各种修改。
[0256] 例如，第一实施例的修改示例可以应用于第二实施例。
[0257] (补充说明1)
[0258] 一种制造半导体器件的方法，包括以下步骤：
[0259] (a)准备具有第一区域和第二区域的半导体衬底；
[0260] (b)经由第一绝缘膜，在半导体衬底的、在第一区域中的上表面上形成第一栅极图案，并且在第一栅极图案上形成第二绝缘膜，以及
[0261] 经由第三绝缘膜，在半导体衬底的、在第二区域中的上表面上形成第二栅极图案，并且在第二栅极图案上形成第四绝缘膜；
[0262] (c)在半导体衬底的第一区域上形成第五绝缘膜、第三栅极图案和第六绝缘膜，第五绝缘膜包括第一电荷存储部分，并且第三栅极图案经由第五绝缘膜在第一方向上位于与第一栅极图案的侧表面相邻，并且经由第五绝缘膜而位于半导体衬底上，并且第六绝缘膜覆盖第三栅极图案的上表面，以及
[0263] 在半导体衬底的第二区域上形成第七绝缘膜、第四栅极图案和第八绝缘膜，第七绝缘膜包括第二电荷存储部分，并且第四栅极图案经由第六绝缘膜在第二方向上位于与第二栅极图案的侧表面相邻，并且经由第六绝缘膜而位于半导体衬底上，并且第八绝缘膜覆盖第四栅极图案的上表面；
[0264] (d)在半导体衬底中，形成与包括第一栅极图案和第二栅极图案的第一图案相邻的第一源极区域和第一漏极区域，以及
[0265] 在半导体衬底中，形成与包括第三栅极图案和第四栅极图案的第二图案相邻的第二源极区域和第二漏极区域；
[0266] (e)通过使用第六绝缘膜和第八绝缘膜作为掩模来去除第二绝缘膜和第四绝缘膜，暴露第一栅极图案和第二栅极图案；
[0267] (f)在步骤(e)之后，用包括第一金属层的第一栅极电极代替第一栅极图案，[0268] 用包括第二金属层的第二栅极电极代替第二栅极图案，以及
[0269] 去除第六绝缘膜和第八绝缘膜；
[0270] (g)形成覆盖第一栅极电极的上表面的第九绝缘膜，并且暴露第三栅极图案，以及[0271] 形成覆盖第二栅极电极的上表面的第十绝缘膜，并且暴露第四栅极图案；
[0272] (h)在步骤(g)之后，通过用包括第三金属膜的第三栅极电极来代替第三栅极图案，形成包括第一栅极电极、第三栅极电极、第一源极区域和第一漏极区域的第一非易失性存储器单元；以及
[0273] (i)在步骤(g)之后，通过用包括第四金属膜的第四栅极电极来代替第四栅极图案，形成包括第二栅极电极、第四栅极电极、第二源极区域和第二漏极区域的第二非易失性存储器单元，
[0274] 其中由第三栅极电极、第一源极区域和第一漏极区域配置的第一晶体管的阈值电压大于由第四栅极电极、第二源极区域和第二漏极区域配置的第二晶体管的阈值电压。
[0275] (补充说明2)
[0276] 根据补充说明1的半导体器件，
[0277] 其中步骤(h)还包括以下步骤：
[0278] (h1)通过去除第三栅极图案，形成第一开口，以及
[0279] (h2)通过依次用第五金属膜和第六金属膜来填充第一开口，形成包括第五金属膜和第六金属膜的第三金属膜，第六金属膜具有比第五金属膜低的电阻，以及[0280] 其中步骤(i)还包括以下步骤：
[0281] (i1)通过去除第四栅极图案，形成第二开口，以及
[0282] (i2)通过依次用第七金属膜和第八金属膜来填充第二开口，形成包括第七金属膜和第八金属膜的第四金属膜，第八金属膜具有比第七金属膜低的电阻。
[0283] (补充说明3)
[0284] 根据补充说明2的半导体器件，其中第五金属膜的材料和第七金属膜的材料彼此不同。
[0285] (补充说明4)
[0286] 根据补充说明2的半导体器件，其中第五金属膜的厚度大于第七金属膜的厚度。
[0287] (补充说明5)
[0288] 根据补充说明1的半导体器件，
[0289] 其中步骤(g)还包括以下步骤：
[0290] (g1)分别通过使第一栅极电极和第二栅极电极的上表面中的每一个回退，在第一栅极电极中形成第三开口并且在第二栅极电极中形成第四开口，
[0291] (g2)用第九绝缘膜来填充第三开口，并且用第十绝缘膜来填充第四开口。
[0292] (补充说明6)
[0293] 根据补充说明1的半导体器件，
[0294] 其中步骤(g)还包括以下步骤：
[0295] (g1)分别通过使第一栅极电极和第二栅极电极的上表面中每一个回退，在第一栅极电极中形成第三开口并且在第二栅极电极中形成第四开口，以及
[0296] (g2)用第九绝缘膜来填充第三开口，并且用第十绝缘膜来填充第四开口。
[0297] (补充说明7)
[0298] 根据补充说明4的半导体器件，
[0299] 其中第五绝缘膜包括第一氧化铪膜，并且第七绝缘膜包括第二氧化铪膜，并且[0300] 其中在步骤(g1)中，第三开口被形成在第一栅极电极和第五绝缘膜上，并且分别通过使第一栅极电极的上表面、第二栅极电极的上表面、第五绝缘膜的上表面和第七绝缘膜回退，第四开口被形成在第二栅极电极和第七绝缘膜上。
[0301] (补充说明8)
[0302] 根据补充说明1的半导体器件，还包括以下步骤：
[0303] (a1)在步骤(a)之后并且在步骤(b)之前，通过使半导体衬底的、在第一区域中的上表面的一部分回退，形成第一突出，第一突出是半导体衬底的一部分，从半导体衬底的上表面突出并且在第一方向上延伸，以及
[0304] 通过使半导体衬底的在第二区域中的上表面的一部分回退，形成第二突出，第二突出是半导体衬底的一部分，从半导体衬底的上表面突出并且在第二方向上延伸，[0305] 其中在步骤(b)中，形成经由第二绝缘膜覆盖第一突出的上表面和侧表面的第一栅极图案和第二绝缘膜，并且形成经由第四绝缘膜覆盖第二突出的上表面和侧表面的第二栅极图案和第四绝缘膜，
[0306] 其中在步骤(c)中，形成经由第五绝缘膜、第六绝缘膜覆盖第一突出的上表面和侧表面的第三栅极图案，形成经由第七绝缘膜和第八绝缘膜覆盖第二突出的上表面和侧表面的第四栅极图案，并且
[0307] 其中在步骤(d)中，在第一突出中形成第一源极区域和第一漏极区域，并且在第二突出中形成第二源极区域和第二漏极区域。
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