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器件层互连

阅读：578发布：2023-12-31

专利汇可以提供器件层互连专利检索，专利查询，专利分析的服务。并且本文描述的是与器件层互连相关联的集成电路 (IC)结构、器件和方法。例如，IC管芯可以包括包含沿着半导体鳍状物的晶体管阵列的器件层、以及晶体管阵列中的器件层互连，其中器件层互连与晶体管阵列的多个不同的源极/漏极区电接触。，下面是器件层互连专利的具体信息内容。

权利要求

1.一种集成电路(IC)管芯，包括：
包括晶体管阵列的器件层；
所述器件层的背面上的背面互连；
所述器件层中的器件层互连，电耦合到所述背面互连，其中，所述器件层互连与所述器件层互连的第一表面处的第一源极/漏极区和所述器件层互连的相对的第二表面处的第二源极/漏极区导电接触。
2.根据权利要求1所述的IC管芯，其中，所述第一源极/漏极区位于半导体鳍状物的第一部分中，并且所述第二源极/漏极区位于所述半导体鳍状物的第二部分中。
3.根据权利要求2所述的IC管芯，其中，所述器件层互连延伸穿过所述半导体鳍状物。
4.根据权利要求1所述的IC管芯，其中，所述器件层互连具有锥形轮廓。
5.根据权利要求1所述的IC管芯，其中，所述器件层互连的所述第一表面与源极/漏极电极接触。
6.根据权利要求1所述的IC管芯，其中，所述器件层互连的顶表面与源极/漏极电极接触。
7.根据权利要求1所述的IC管芯，其中，所述器件层互连位于晶体管阵列的虚设栅极区中。
8.根据权利要求1所述的IC管芯，其中，所述器件层互连位于第一隔离沟槽与第二隔离沟槽之间。
9.根据权利要求1所述的IC管芯，其中，所述器件层互连是穿过第一半导体鳍状物的第一器件层互连，所述IC管芯还包括穿过第二半导体鳍状物的第二器件层互连，并且所述第一半导体鳍状物与所述第二半导体鳍状物相邻。
10.根据权利要求9所述的IC管芯，其中，所述第一器件层互连耦合到正电压平面，并且所述第二器件层互连耦合到负电压平面。
11.根据权利要求1所述的IC管芯，其中，所述器件层互连延伸穿过多个相邻的半导体鳍状物。
12.一种制造集成电路(IC)结构的方法，包括：
沿半导体鳍状物形成晶体管阵列；以及
在所述晶体管阵列中形成器件层互连，其中，所述器件层互连与所述晶体管阵列的多个不同的源极/漏极区电接触。
13.根据权利要求12所述的方法，其中，形成所述器件层互连包括形成穿过所述半导体鳍状物的沟槽并用金属填充所述沟槽。
14.根据权利要求13所述的方法，还包括：
在形成所述沟槽之前，形成与所述多个不同的源极/漏极区接触的多个不同的源极/漏极电极。
15.根据权利要求13所述的方法，还包括：
在用金属填充所述沟槽之后，形成与所述多个不同的源极/漏极区和所述金属接触的源极/漏极电极。
16.根据权利要求13所述的方法，其中，所述沟槽的深度在100纳米与200纳米之间。
17.根据权利要求12-16中任一项所述的方法，还包括：
在形成所述器件层互连之前，穿过所述半导体鳍状物的一部分形成隔离沟槽。
18.根据权利要求12-16中任一项所述的方法，还包括：
在形成所述器件层互连之后，在所述器件层互连上方形成一组互连。
19.一种计算设备，包括：
电路板；以及
耦合到所述电路板的集成电路(IC)管芯，其中，所述IC管芯包括：
包括沿半导体鳍状物的晶体管阵列的器件层，以及
所述晶体管阵列中的器件层互连，其中，所述器件层互连与所述晶体管阵列的多个不同的源极/漏极区电接触。
20.根据权利要求19所述的计算设备，还包括：
耦合到所述IC管芯的天线、显示器或存储器件中的一个或多个。
21.根据权利要求19-20中任一项所述的计算设备，还包括：
所述器件层的背面上的背面互连；
其中，所述器件层互连与所述背面互连导电接触。
22.根据权利要求21所述的计算设备，还包括：
所述器件层的正面上的正面互连；
其中，所述器件层互连用于将所述正面互连与所述背面互连电耦合。
23.一种集成电路(IC)封装，包括：
封装衬底；以及
耦合到所述封装衬底的IC管芯，其中，所述IC管芯包括器件层、所述器件层的背面上的背面互连、以及所述器件层中的器件层互连，所述器件层互连电耦合到所述背面互连，其中，所述器件层互连与两个不同的源极/漏极区导电接触。
24.根据权利要求23所述的IC封装，其中，所述IC管芯通过焊料耦合到所述封装衬底。
25.根据权利要求23-24中任一项所述的IC封装，还包括：
所述IC管芯周围的模制材料。

说明书全文

器件层互连

背景技术

[0001] 在传统集成电路(IC)管芯中，器件层一侧上的金属化叠置体在器件层与外部器件之间提供导电通路。半导体衬底通常设置在器件层的另一侧。附图说明

[0002] 图1A-1C是根据各种实施例的包括IC结构的器件层中的器件层互连的集成电路(IC)结构的各种视图。

[0003] 图2A-2C是根据各种实施例的包括IC结构的器件层中的器件层互连的另一IC结构的各种视图。

[0004] 图3A-3C是根据各种实施例的包括IC结构的器件层中的器件层互连的另一IC结构的各种视图。

[0005] 图4A-4C是根据各种实施例的包括IC结构的器件层中的器件层互连的另一IC结构的各种视图。

[0006] 图5A-5C是根据各种实施例的包括IC结构的器件层中的器件层互连的另一IC结构的各种视图。

[0007] 图6是根据各种实施例的包括IC结构的器件层中的器件层互连的另一IC结构的俯视图。

[0008] 图7示出了根据各种实施例的三维(3D)IC的截面侧视图，其包括3D IC的器件层中的器件层互连，用以将正面互连与3D IC的背面互连电耦合。

[0009] 图8是根据本文公开的任何实施例的可以包括器件层互连的晶圆和管芯的俯视图。

[0010] 图9是根据各种实施例的可以包括器件层互连的IC封装的截面侧视图。

[0011] 图10是根据本文公开的任何实施例的可以包括器件层互连的IC器件组件的截面侧视图。

[0012] 图11是根据本文公开的任何实施例的可以包括器件层互连的示例性电气设备的方框图。

具体实施方式

[0013] 本文描述的是与器件层互连相关联的集成电路(IC)结构、器件和方法。例如，IC管芯可以包括器件层，所述器件层包括沿着半导体鳍状物的晶体管阵列、以及晶体管阵列中的器件层互连，其中器件层互连与晶体管阵列的多个不同的源极/漏极区电接触。

[0014] 在以下具体实施方式中，参考构成其一部分的附图，其中相似的附图标记通篇表示相似的部分，并且其中通过例示的方式示出了可以实施的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑上的改变。因此，以下具体实施方式不应被视为具有限制意义。

[0015] 可以以最有助于理解所要求保护的主题的方式依次将各种操作描述为多个分立动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别是，这些操作可以不按所呈现的顺序执行。所描述的操作可以以与所描述的实施例不同的顺序执行。在另外的实施例中可以执行各种附加操作，和/或可以省略所描述的操作。

[0016] 出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。附图不一定按比例绘制。尽管许多附图示出了具有平坦壁和直角拐角的直线结构，但这仅仅是为了便于说明，并且使用这些技术制造的实际器件将呈现圆角、表面粗糙度和其他特征。

[0017] 本说明书使用短语“在一个实施例中”或“在实施例中”，其可以各自指代相同或不同实施例中的一个或多个。此外，关于本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。如在本文中所使用的，“封装”和“IC封装”是同义的。当用于描述一系列尺寸时，短语“在X与Y之间”表示包括X和Y的范围。为方便起见，短语“图1”可以用于指代图1A-1C的附图集合，短语“图2”可以用于指代图2A-2C的附图的集合，等等。

[0018] 在三维(3D)IC中，导电互连(例如，金属层)存在于器件层的正面和背面二者上。将器件层电耦合到背面互连或将正面互连电耦合到背面互连的常规方法已经引起显著的面积损失和/或不期望的电性能(例如，限制可以执行信令的速度的过大电容耦合)。本文公开的各种实施例可以提供密集且易于制造的器件层互连，其为现代计算应用实现良好的电性能。

[0019] 本文公开的结构可以形成在衬底上。衬底可以是由半导体材料系统构成的半导体衬底，所述半导体材料系统例如包括n型或p型材料系统(或二者的组合)。例如，衬底可以包括使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些实施例中，衬底可以使用替代材料形成，其可以或可以不与硅结合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV族的其他材料也可用于形成衬底。尽管此处描述了可以形成衬底的材料的一些示例，但是可以使用可以用作IC器件的基础的任何材料。衬底可以是切割后的管芯(例如，图8的管芯1502)或晶圆(例如，图8的晶圆1500)的一部分。

[0020] 可以在衬底上的器件层中形成多个晶体管。这些晶体管可以包括一个或多个金属氧化物半导体场效应晶体管(MOSFET)。为了提供这些晶体管，器件层可以例如包括一个或多个源极和/或漏极(S/D)区、用于控制S/D区之间的晶体管中的电流的一个或多个栅极、以及用于往来于S/D区传送电信号的一个或多个S/D接触部。晶体管可以包括平面晶体管、非平面晶体管或二者的组合。平面晶体管可以包括双极结型晶体管(BJT)、异质结双极晶体管(HBT)或高电子迁移率晶体管(HEMT)。非平面晶体管可以包括FinFET晶体管(例如，双栅极晶体管或三栅极晶体管)、以及环绕或全环栅晶体管(例如，纳米带和纳米线晶体管)。尽管附图可以仅示出非平面晶体管，但是应当注意，本文公开的技术和结构也可以适当地应用于平面晶体管。

[0021] 每个晶体管可以包括由至少两层(栅极电介质和栅电极)形成的栅极。栅极电介质可以包括一层或层的叠置体。一层或多层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以在栅极电介质上执行退火工艺以在使用高k材料时改善其质量。

[0022] 栅电极可以形成在栅极电介质上并且根据晶体管1640是p型金属氧化物半导体(PMOS)还是n型金属氧化物半导体(NMOS)晶体管，可以包括至少一种p型功函数金属或n型功函数金属。在一些实施方式中，栅电极可以由两个或多个金属层的叠置体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以包括其他金属层用于其他目的，例如势垒层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)，以及下面参考NMOS晶体管讨论的任何金属(例如，用于功函数调整)。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)，以及上面参考PMOS晶体管讨论的任何金属(例如，用于功函数调整)。

[0023] 在一些实施例中，当沿着源极-沟道-漏极方向观察晶体管的截面时，栅电极可以由U形结构组成，所述U形结构包括基本平行于衬底表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在其他实施例中，形成栅电极的金属层中的至少一个可以仅是基本平行于衬底的顶表面的平面层，并且不包括基本垂直于衬底的顶表面的侧壁部分。在其他实施例中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面非U形层的顶上的一个或多个U形金属层组成。

[0024] 在一些实施例中，一对侧壁间隔物可以形成在栅极叠置体的相对侧上以夹置栅极叠置体。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔物的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多对间隔物；例如，两对、三对或四对侧壁间隔物可以形成在栅极叠置体的相对侧上。

[0025] S/D区可以形成在与每个晶体管的栅极相邻的衬底内。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺来形成S/D区。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底中以形成S/D区。激活掺杂剂并使其进一步扩散到衬底中的退火工艺可以在离子注入工艺之后。在后一工艺中，可以首先蚀刻衬底以在S/D区的位置处形成凹槽。然后可以执行外延沉积工艺以用用于制造S/D区的材料填充凹槽。在一些实施方式中，可以使用硅合金(例如，硅锗或碳化硅)制造S/D区。在一些实施例中，外延沉积的硅合金可以原位掺杂有掺杂剂，例如硼、砷或磷。在一些实施例中，可以使用一种或多种替代半导体材料(例如，锗或III-V族材料或合金)形成S/D区。在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区。

[0026] 在晶体管上方沉积一个或多个层间电介质(ILD)。可以使用已知适用于集成电路结构的电介质材料(例如，低k电介质材料)形成ILD层。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、碳掺杂氧化物(CDO)、氮化硅、有机聚合物(例如，全氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)和有机硅酸盐(例如，硅倍半氧烷、硅氧烷或有机硅酸盐玻璃)。ILD层可以包括孔隙或气隙以进一步降低其介电常数。

[0027] 本文描述的实施例可以涉及前段制程(FEOL)半导体处理和结构。FEOL是IC制造的第一部分，其中在半导体衬底或层中图案化各个器件(例如，晶体管、电容器、电阻器等)。FEOL通常涵盖直到(但不包括)金属互连层沉积的一切。在最后的FEOL操作之后，结果通常是具有隔离的晶体管的晶圆(例如，没有任何导线)。

[0028] 本文描述的实施例可以涉及后段制程(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中利用晶圆上的布线(例如，一个或多个金属化层)将各个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括接触部、绝缘层(电介质)、金属层和用于芯片至封装连接的键合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，在BEOL中可以添加十个以上的金属层。

[0029] 本文描述的各种实施例涉及用于3D IC中的器件层互连的技术。在各种实施例中，3D IC可以包括器件层，所述器件层包括逻辑晶体管(例如，在晶体管阵列中)。在一些实施例中，逻辑晶体管可以是非平面晶体管(例如，FinFET)。例如，可以在器件层中形成多个鳍状物，并且可以在鳍状物上形成栅极叠置体和S/D电极(例如，源极或漏极电极)以形成晶体管。

[0030] 3D IC还可以包括3D IC的正面上的一个或多个金属层中的正面互连(例如，在其上形成逻辑晶体管的衬底上方)和3D IC的背面上的一个或多个金属层中的背面互连(例如，在其上形成逻辑晶体管的衬底下方)。在一些实施例中，在形成逻辑晶体管之后可以部分地或完全地去除衬底。

[0031] 在各种实施例中，3D IC还可以包括延伸穿过3D IC的器件层的一个或多个器件层互连，以在一个或多个正面互连与一个或多个背面互连之间提供导电连接。各个器件层互连可以形成在晶体管阵列的虚设晶体管(例如，虚设FinFET)的扩散区(例如，源极或漏极区)或栅极区中。例如，FinFET可以至少部分地形成在器件层中，包括半导体鳍状物，以及在相应栅极区和扩散区中的半导体鳍状物上的栅极叠置体和S/D电极。然后，可以在一些扩散区和/或栅极区中形成沟槽并用金属填充沟槽，从而在3D IC的背面与正面之间形成器件层互连。在一些实施例中，也可以从沟槽移除鳍状物。在其他实施例中，鳍状物可以保留在沟槽中，并且器件层互连的金属可以设置在鳍状物之间和/或其周围。

[0032] 如本文所述的器件层互连可以实现用于3D IC的正面与背面之间(例如，在3D IC的正面和背面上的电路器件和/或互连之间)的信号传送的高密度和低电容连接。在一些实施例中，本文公开的器件层互连可以用于以密集方式将电源和/或接地信号从3D IC的背面传送到3D IC的器件层。

[0033] 图1A示出了根据各种实施例的包括器件层互连102的IC结构100的俯视图。图1B示出了沿图1A中的线B-B的截面侧视图，并且图1C示出了沿图1A中的线C-C的截面侧视图。为了便于示出，图1B不是完整的截面图，而是表示IC结构100中的包括三个栅极叠置体106的部分的截面图；附带有“B”的子图中的其他子图使用相同的有限视图。类似地，图1C示出了穿过三个鳍状物104(而不是图1A中的两个鳍状物104)的截面图，以提供所附结构的更全面的图像；附带有“C”的子图中的其他子图使用相同的扩展视图。可以将图1的IC结构100并入到3D IC中。

[0034] IC结构100可以包括器件层103，器件层103包括半导体材料(例如，硅和/或其他适当的材料)的多个鳍状物104。IC结构100还可以包括在相应栅极区中的鳍状物104的顶表面和侧壁上的栅极叠置体106、以及在相应扩散区中的鳍状物104的顶表面和侧壁上的S/D电极108。在鳍状物104之间，可以存在电介质材料105。图1的多个元件与其他附图共享；为了便于讨论，不再重复对这些元件的描述，并且除非另有说明，否则这些元件可以采用本文公开的任何实施例的形式。

[0035] 图1的IC结构100(以及图2-5的IC结构100)可以包括器件层103，器件层103包括半导体材料(例如，硅和/或其他适当的材料)的多个鳍状物104。图1的IC结构100(以及图2-5的IC结构100)还可以包括在相应栅极区中的鳍状物104的顶表面和侧壁上的栅极叠置体106、以及在相应扩散区域中的鳍状物104的顶表面和侧壁上的S/D电极108。在一些实施例中，图1的IC结构100(以及图2-5的IC结构100)还可以包括S/D电极108与栅极叠置体106之间的间隔物(例如，侧壁间隔物)124。另外或替代地，电介质126可以位于鳍状物104之间，器件层103上方和/或器件层103下方。

[0036] 栅极叠置体106可以包括栅电极，其包括一层或多层，例如栅电极层112、栅电极层114和/或栅电极层116。栅电极层112、114和/或116可以包括任何适当的一种或多种材料，如本文所述。栅极叠置体106还可以包括栅电极与鳍状物104之间的栅极电介质118。栅极电介质118可以包括任何适当的一种或多种材料，如本文所述。S/D电极108可以包括一层或多层，例如S/D电极层120和/或S/D电极层122。S/D电极层120和/或122可以包括如本文所述的用于源极/漏极接触部的任何适当的材料。

[0037] 在各种实施例中，器件层互连102可以延伸穿过器件层103。如图1A、1B和1C所示，器件层互连102可以位于通常包括S/D电极108(例如，用于晶体管阵列中的逻辑晶体管)的器件层103的(例如，器件层103中的虚设晶体管的)扩散区中。器件层互连102可以在正面互连128与背面互连130之间提供导电连接。在一些实施例中，一个或多个过孔(例如，过孔132)可以将器件层互连102耦合到正面互连128和/或背面互连130。尽管本文示为具有基本上平行的侧壁，但是本文公开的任何器件层互连102可以具有锥形侧壁(例如，朝向背面互连130变窄而朝向正面互连128变宽)。

[0038] 间隔物124可以位于器件层互连102与相邻的栅极叠置体106之间。另外，电介质126可以位于器件层互连102与相邻的形成晶体管阵列的晶体管的鳍状物104之间。

[0039] 器件层互连102可以包括任何适当的导体，例如一种或多种金属，包括但不限于铜、钨、钽、钌、钛、钽和氮(例如TaN)、钛和氮(例如，TiN)等。器件层互连102可以由与正面互连128、背面互连130和/或过孔132相同的材料或不同的材料形成。另外或替代地，器件层互连102可以由与S/D电极108(例如，S/D电极层120和/或122)的材料相同的材料或不同的材料形成。

[0040] 在一些实施例中，器件层互连102可以包括第一部分134和第二部分136，其中第一部分134具有比第二部分136更大的宽度(例如，在横穿鳍状物104的取向的方向上)，如图1C所示。第一部分134可以与器件层103中的相邻晶体管的S/D电极108共面。第二部分136可以在第一部分134下方，并且可以将第一部分134耦合到背面互连130。在一些实施例中，第一部分134和第二部分136可以在器件层互连102的形成期间通过单独的沉积工艺形成。第一部分134和第二部分136可以是相同或不同的材料。

[0041] 在各种实施例中，器件层互连102可以跨多个鳍状物104延伸。例如，在一些实施例中，由鳍状物104形成的晶体管可以是三栅极晶体管，并且器件层互连102可以跨三个鳍状物104延伸。在一些实施例中，部分或全部鳍状物可以保留在器件层互连102内，如图1C所示。器件层互连102的导电材料可以位于鳍状物104之间。典型结中的鳍状物104的选择性外延生长被图案化的抗蚀剂层阻挡，从而允许填充在鳍状物104之间的导电材料电耦合正面互连128和背面互连130。

[0042] 可以使用任何适当的技术来形成本文公开的IC结构100。例如，在一些实施例中，可以形成晶体管和器件层互连102，然后可以形成正面互连128。在已经制造正面结构之后，可以减薄背面的剩余衬底(例如，半导体晶圆)，暴露器件层互连102的底面。然后可以形成背面互连130以及任何其他背面结构(并且可以例如耦合到器件层互连102的暴露出的底面)。

[0043] 在其他实施例中，可以从形成器件层互连的沟槽中去除鳍状物，使得更多的导电材料能够填充在沟槽中，从而为器件层互连提供更低的电阻。例如，图2A、2B和2C示出了IC结构100，其中已经从器件层互连102占据的区域中去除了鳍状物104。图2A示出了IC结构100的俯视图，图2B示出了沿图2A中的线B-B的截面侧视图，并且图2C示出了沿图2A中的线C-C的截面侧视图。图2的IC结构100可以包括在3D IC中。IC结构100的器件层互连102可以提供比IC结构100的器件层互连102更低的电阻，但是以增加制造复杂性为代价的。

[0044] 在一些实施例中，器件层互连102可以形成在3D IC中的器件层的栅极区中。例如，图3A示出了根据各种实施例的包括器件层103的栅极区中的器件层互连102的IC结构100的俯视图。图3B示出了沿图3A中的线B-B的截面侧视图，并且图3C示出了沿图3A中的线C-C的截面侧视图。图3的IC结构100可以包括在3D IC中。

[0045] 在图3的实施例中，器件层互连102可以形成在器件层103中的晶体管阵列的栅极区中，否则器件层103将会具有栅极叠置体106。间隔物124可以位于器件层互连102与相邻的S/D电极108之间。另外，电介质126可以位于器件层互连102与相邻的形成晶体管阵列的晶体管的鳍状物104之间。

[0046] 器件层互连102可以将正面互连128与背面互连130电耦合(例如，经由过孔132)。在一些实施例中，器件层互连102可以在整个器件层103上具有相同的宽度。

[0047] 在一些IC管芯中，单个鳍状物104上的不同组晶体管可以通过填充有电介质(或“隔离”)材料的沟槽而彼此电隔离。这些隔离沟槽可以垂直于鳍状物104取向，并且可以“切穿”多个鳍状物104。在一些实施例中，隔离沟槽可以代替栅极；由此，这种隔离沟槽可以被称为“虚设栅极”。例如，图4A示出了根据各种实施例的包括器件层103的虚设栅极区中的器件层互连102的IC结构100的俯视图。图4B示出了沿图4A中的线B-B的截面侧视图，并且图4C示出了沿图4A中的线C-C的截面侧视图。图4的IC结构100可以包括在3D IC中，并且对于从管芯的背面向器件层103(通过背面互连130和器件层互连102)输送功率可以特别有用。

[0048] 在图4的实施例中，器件层互连102可以形成在器件层103中的晶体管阵列的虚设栅极区中，否则器件层103将会具有隔离材料133；隔离材料133可以设置在本身本可以是栅极区的区域中的沟槽中。可以以任何适当的方式制造像图4的IC结构100的IC结构100；例如，在形成栅极叠置体106之后，可以形成沟槽并用隔离材料133填充沟槽，然后可以蚀刻掉该隔离材料133的部分(以及下面的鳍状物104和任何下面的电介质105)并用导电材料填充以形成器件层互连102。

[0049] 图4示出了在垂直于鳍状物104的方向上的在器件层互连102的相对面上的隔离材料133。S/D电极108可以与鳍状物104中的S/D区135(例如，扩散区)接触；如图4所示，器件层互连102可以与沿着鳍状物104的在器件层互连102的相对面上的S/D区135接触。此外，器件层互连102可以与沿着鳍状物104的在器件层互连102的相对面上的S/D电极108接触。由此，图2的器件层互连102可以电耦合到相邻的S/D区135和S/D电极108。当器件层互连102代替本来会分离不同逻辑单元的隔离材料133(例如，如下面参考图6所讨论的)时，器件层互连102可以电耦合不同的逻辑单元。在图4(和图5)的实施例中，S/D电极108可以是跨越多个鳍状物104的局部互连沟槽(LIT)。

[0050] 在一些实施例中，图4的器件层互连102可以将正面互连128与背面互连130电耦合(例如，经由过孔132)。在其他实施例中，器件层互连102可以将相邻的S/D区135和S/D电极108耦合到背面互连130，但是可以不将S/D区135和S/D电极108耦合到任何正面互连128。在一些实施例中，像图4中所示的单个器件层互连102可以跨越多个鳍状物104或单个鳍状物
104(例如，如图4A中所示并且如下面参考图6所讨论的)。

[0051] 在器件层互连102位于虚设栅极区中的一些实施例中，器件层互连102的导电材料(例如，金属)可以延伸到鳍状物104的顶部并且超出鳍状物104的顶部(例如，如图4所示)，或者可以在鳍状物104的顶表面处停止。在后面的一些实施例中，S/D电极108可以设置在鳍状物104的顶表面处。例如，图5A示出了根据各种实施例的类似于图4的IC结构100的俯视图，但其中S/D电极108设置在器件层互连102的顶表面处。图5B示出了沿图5A中的线B-B的截面侧视图，并且图5C示出了沿图5A中的线C-C的截面侧视图。图5的IC结构100可以包括在3D IC中，并且对于从管芯的背面向器件层103(通过背面互连130和器件层互连102)输送功率可以特别有用。可以以任何适当的方式制造像图5的IC结构100的IC结构100；例如，在形成栅极叠置体106之后，但在形成S/D电极108之前，可以形成沟槽并用隔离材料133填充沟槽，可以蚀刻掉该隔离材料133的部分(以及鳍状物104和任何下面的电介质材料105)并用导电材料填充以形成器件层互连102，然后可以在鳍状物104和器件层互连102上方形成S/D电极108。在一些实施例中，形成图4和5的器件层互连102可以包括将下面的鳍状物104蚀刻到100纳米与200纳米之间(例如，在125纳米与175纳米之间)的深度，然后用导电材料填充所得到的沟槽。可以易于将图4和5中的器件层互连102集成到现有的工艺流程中(例如，根据上述制造技术)。

[0052] 图6示出了包括多个不同逻辑单元107(由虚线框表示)的IC结构100。单个鳍状物104可以跨越多个逻辑单元107，并且不同逻辑单元107可以由隔离材料133(“虚设栅极”)分开。此外，各种正面互连128可以跨越多个逻辑单元107；在图6中，互连128A可以选择性地耦合到S/D区135(未示出)，并且互连128B可以选择性地耦合到栅极叠置体106(未示出)。例如，互连128A可以是LIT。为了便于示出，省略了大多数逻辑单元107的详细结构，并且在图6中仅示出了单元107-1的示例性详细结构。具体地，单元107-1被示为具有反相器结构，其中一个晶体管101A是PMOS晶体管，其具有通过过孔132和互连128A-1耦合到NMOS晶体管101B的S/D区135(未示出)的S/D区135(未示出)。PMOS晶体管101A和NMOS晶体管101B的栅极叠置体106通过过孔132和互连128B-1耦合，晶体管101A的另一个S/D区135(未示出，但在互连
128A-2下方)通过器件层互连102A耦合到背面的正电源平面(例如，Vcc)，并且NMOS晶体管
101B的另一个S/D区135(未示出，但在互连128A-2下方)通过器件层互连102B耦合到背面的负电源平面(例如，Vss)。例如，图6的器件层互连102可以采用上面参考图4和5讨论的任何形式。在操作期间，可以在互连128A-1上提供至逻辑单元107-1的输入，可以在互连128B-1处读取逻辑单元107-1的输出。在器件层互连102位于虚设栅极区中(否则虚设栅极区将会包括隔离材料133)的一些实施例中，器件层互连102可以电耦合两个相邻的单元；例如，图6示出了逻辑单元107-1和107-2可以通过它们与器件层互连102共享的接触部电耦合。

[0053] 图7示出了根据各种实施例的包括器件层互连102的3D IC 400的截面侧视图。器件层互连可以采用本文公开的任何器件层互连102的形式。

[0054] 器件层互连102可以与逻辑晶体管一起位于3D IC的器件层103中。例如，器件层互连102可以形成在虚设晶体管的扩散区或栅极区中或者虚设栅极区中。

[0055] 3D IC 400还可以包括在器件层103的相对侧上的正面互连128和背面互连130。正面互连128可以位于相应的互连层中，例如，M1、M2、M3、M4、M5，并且背面互连130可以位于相应的背面互连层中，例如M-1、M-2、M-3。显而易见的是，其他实施例可以具有与图7中所示的层数不同的正面互连层和/或背面互连层的数量。器件层互连102可以将正面互连128(例如，在正面金属层M1中)与背面互连130(例如，在背面金属层M-1中)电耦合。在一些实施例中，过孔132可以将器件层互连102电耦合到正面互连128，如图所示。额外的过孔450可以将正面互连128或背面互连130电耦合到不同金属层中的其他正面互连128或背面互连130。尽管图7中示出了单个器件层互连102，但在一些实施例中，3D IC 400可以包括多个器件层互连102。此外，3D IC 400(或任何其他IC)可以包括本文公开的不同类型的器件层互连102的任何组合。例如，3D IC 400(或任何其他IC)可以包括相应栅极区中的器件层互连、相应扩散区中的器件层互连、相应虚设栅极区中的器件层互连中的所选择的一个，或这些不同类型的器件层互连的混合。

[0056] 可以通过设置在器件层103上的正面和背面互连层向来往于晶体管和/或器件层103的器件层互连102传送诸如电源和/或输入/输出(I/O)信号的电信号。例如，器件层103的导电部件(例如，晶体管的栅极和S/D接触部，或器件层互连102)可以与互连层的互连结构电耦合。器件层互连102可以在正面互连和/或电路器件与背面互连和/或电路器件之间提供导电路径。导电路径可以具有面积效率，同时仍然提供低电阻和电容。器件层互连102可以使得能够跨3D IC 400的器件层103传输有效的高速输入/输出(I/O)信号。互连结构可以布置在互连层内以根据各种设计传送电信号(特别地，所述布置不限于图7中所示的互连结构的特定配置)。在一些实施例中，互连结构可以包括填充有诸如金属的导电材料的线和/或过孔。这些线可以被布置成在基本上与其上形成器件层103的衬底的表面平行的平面的方向上传送电信号。例如，线可以从图7的视角在进出页面的方向上传送电信号。过孔可以布置成在基本上与其上形成器件层103的衬底的表面垂直的平面的方向上传送电信号。
在一些实施例中，过孔可以将不同互连层的线电耦合在一起。互连层可以包括设置在互连结构之间的一种或多种电介质材料。在一些实施例中，设置在互连层中的不同互连层中的互连结构之间的电介质材料可以具有不同的组分。尽管为了清楚起见在每个互连层内用线条在结构上描绘了线和过孔，但是在一些实施例中，线和过孔可以在结构上和/或材料上连续(例如，在双镶嵌工艺期间同时填充)。

[0057] 3D IC 400可以包括形成在互连层上的阻焊材料(例如，聚酰亚胺或类似材料)和一个或多个导电接触部。在图7中，芯片级接触部452被示为采用焊料凸块的形式。芯片级接触部452可以与互连结构电耦合，并且被配置为将晶体管和器件层互连102的电信号传送到其他外部器件(例如，电路板或另一IC)。

[0058] 本文公开的结构(例如，IC结构100或3D IC 400)可以包括在任何适当的电子部件中。图8-11示出了可以包括本文公开的任何结构的装置的各种示例。

[0059] 图8是晶圆1500和管芯1502的俯视图，其可以包括一个或多个IC结构100或本文公开的其他结构。晶圆1500可以由半导体材料构成，并且可以包括具有形成在晶圆1500的表面上的IC结构的一个或多个管芯1502。管芯1502中的每一个可以是包括任何适当的IC的半导体产品的重复单元。在完成半导体产品的制造之后，可以对晶圆1500进行切割工艺，其中将管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以包括一个或多个器件层互连102(例如，根据本文公开的任何实施例)、一个或多个晶体管(例如，根据本文公开的任何实施例)，用于向晶体管和器件层互连102传送电信号的支持电路以及任何其他IC部件。在一些实施例中，晶圆1500或管芯1502可以包括存储器件(例如，随机存取存储(RAM)器件，诸如静态RAM(SRAM)器件，磁RAM(MRAM)器件，电阻RAM(RRAM)器件，导电桥接RAM(CBRAM)器件等)、逻辑器件(例如，AND，OR，NAND或NOR门)或任何其他适当的电路元件。这些器件中的多个器件可以组合在单个管芯1502上。例如，由多个存储器件形成的存储器阵列可以形成在与处理设备(例如，图11的处理设备1802)或者被配置为将信息存储在存储器件中或执行存储在存储器阵列中的指令的其他逻辑相同的管芯1502上。

[0060] 图9是根据本文公开的任何实施例的可以包括管芯的示例性IC封装1650的截面侧视图，所述管芯包括一个或多个器件层互连102。IC封装1650可以包括经由管芯1656的导电接触部1654、第一级互连1658和封装衬底1652的导电接触部1660耦合到封装衬底1652的管芯1656。导电接触部1660可以通过封装衬底1652耦合到导电通路1662，允许管芯1656内的电路电耦合到各个导电接触部1664(或者包括在封装衬底1652中的其他器件，未示出)。图9中所示的第一级互连1658是焊料凸块，但是可以使用任何适当的第一级互连1658。如在本文中所使用的，“导电接触部”可以指用作不同部件之间的接口的导电材料(例如，金属)的一部分；导电接触部可以凹入部件表面，与部件表面齐平或远离部件表面延伸，并且可以采用任何适当的形式(例如，导电焊盘或插口)。封装衬底1652可以由电介质材料形成，并且可以具有导电通路(例如，包括过孔和线)，其延伸穿过表面1672与表面1674之间、或者表面1672上的不同位置之间、和/或表面1674上的不同位置之间的电介质材料。

[0061] 在一些实施例中，底部填充材料1666可以围绕第一级互连1658设置在管芯1656与封装衬底1652之间，并且模制化合物1668可以围绕管芯1656设置并与封装衬底1652接触。在一些实施例中，底部填充材料1666可以与模制化合物1668相同。可以用于底部填充材料
1666和模制化合物1668的示例性材料是环氧树脂模制材料，如果合适的话。第二级互连
1670可以耦合到导电接触部1664。图9中所示的第二级互连1670是焊球(例如，用于球栅阵列布置)，但是可以使用任何适当的第二级互连1670(例如，针栅阵列布置中的引脚或盘栅阵列布置中的连接盘)。第二级互连1670可以用于将IC封装1650耦合到另一部件，例如电路板(例如，主板)、内插件或另一IC封装，如本领域中已知的并且如下文参考图10所讨论的。

[0062] 管芯1656可以采用本文所讨论的管芯1502的任何实施例的形式(例如，可以包括本文公开的器件层互连102、IC结构100或3D IC 400中的任何一个)。

[0063] 尽管图9中所示的IC封装1650是倒装芯片封装，但可以使用其他封装架构。例如，IC封装1650可以是球栅阵列(BGA)封装，例如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装1650可以是晶圆级芯片尺寸封装(WLCSP)或面板扇出(FO)封装。尽管在图9的IC封装1650中示出了单个管芯1656，但IC封装1650可以包括多个管芯1656。IC封装1650可以包括附加的无源部件，例如设置在封装衬底1652的第一表面1672或第二表面1674上的表面安装电阻器、电容器和电感器。更一般地，IC封装1650可以包括本领域中已知的任何其他有源或无源部件。

[0064] 图10是根据本文公开的任何实施例的可以包括一个或多个管芯的IC器件组件1700的截面侧视图，所述管芯包括一个或多个器件层互连102、IC结构100或3D IC 400。IC器件组件1700包括设置在电路板1702(其例如可以是主板)上的多个部件。IC器件组件1700包括设置在电路板1702的第一表面1740和电路板1702的相对的第二表面1742上的部件；通常，部件可以设置在一个或两个面1740和1742上。下面参考IC器件组件1700讨论的任何IC封装可以采用上面参考图9所讨论的IC封装1650的任何实施例的形式。

[0065] 在一些实施例中，电路板1702可以是印刷电路板(PCB)，其包括通过电介质材料层彼此分开并通过导电过孔互连的多个金属层。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板1702的部件之间传送电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB衬底。

[0066] 图10中所示的IC器件组件1700包括通过耦合部件1716耦合到电路板1702的第一表面1740的内插件上封装结构1736。耦合部件1716可以将内插件上封装结构1736电气地且机械地耦合到电路板1702，并且可以包括焊球(如图10所示)、插口的凸形和凹形部分、粘合剂、底部填充材料和/或任何其他适当的电气和/或机械耦合结构。

[0067] 内插件上封装结构1736可以包括通过耦合部件1718耦合到内插件1704的IC封装1720。耦合部件1718可以采用针对应用的任何适当的形式，例如上面参考耦合部件1716所讨论的形式。尽管在图10中示出了单个IC封装1720，但多个IC封装可以耦合到内插件1704；
实际上，附加的内插件可以耦合到内插件1704。内插件1704可以提供用于桥接电路板1702和IC封装1720的居间衬底。例如，IC封装1720可以是或包括管芯(图8的管芯1502)、IC器件(例如，图10的IC器件1600)、或任何其他适当的部件。通常，内插件1704可以将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，内插件1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的一组BGA导电接触部，以耦合到电路板1702。在图10所示的实施例中，IC封装1720和电路板1702附接到内插件1704的相对侧；在其他实施例中，IC封装
1720和电路板1702可以附接到内插件1704的同一侧。在一些实施例中，三个或更多个部件可以通过内插件1704互连。

[0068] 在一些实施例中，内插件1704可以形成为PCB，包括通过电介质材料层彼此分开并通过导电过孔互连的多个金属层。在一些实施例中，内插件1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填充物的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，内插件1704可以由交替的刚性或柔性材料形成，其可以包括与上述用于半导体衬底的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。内插件1704可以包括金属互连1708和过孔1710，包括但不限于穿硅过孔(TSV)1706。内插件1704还可以包括嵌入式器件1714，包括无源和有源器件二者。这些器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器件。也可以在内插件1704上形成更复杂的器件，例如射频器件、功率放大器、电源管理器件、天线、阵列、传感器和微机电系统(MEMS)器件。内插件上封装结构1736可以采用本领域已知的任何内插件上封装结构的形式。

[0069] IC器件组件1700可以包括通过耦合部件1722耦合到电路板1702的第一表面1740的IC封装1724。耦合部件1722可以采用上面参考耦合部件1716所讨论的任何实施例的形式，并且IC封装1724可以采用上面参考IC封装1720所讨论的任何实施例的形式。

[0070] 图10中所示的IC器件组件1700包括通过耦合部件1728耦合到电路板1702的第二表面1742的堆叠式封装结构1734。堆叠式封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，从而使IC封装1726设置在电路板1702与IC封装1732之间。耦合部件1728和1730可以采用上面讨论的耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采用上面讨论的IC封装1720的任何实施例的形式。可以根据本领域中已知的任何堆叠式封装结构来配置堆叠式封装结构1734。

[0071] 图11是根据本文公开的任何实施例的示例性电气设备1800的方框图，电气设备1800可以包括一个或多个器件层互连102、IC结构100或3D IC400。例如，电气设备1800的任何适当的部件可以包括本文公开的IC封装1650、IC器件1600或管芯1502中的一个或多个。
在图11中将多个部件示为包括在电气设备1800中，但是可以省略或复制这些部件中的任何一个或多个，如果针对应用合适的话。在一些实施例中，电气设备1800中包括的一些或所有部件可以附接到一个或多个主板。在一些实施例中，将这些部件中的一些或全部制造到单个片上系统(SoC)管芯上。

[0072] 另外，在各种实施例中，电气设备1800可以不包括图11中所示的一个或多个部件，但电气设备1800可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。

[0073] 电气设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如在本文中所使用的，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。处理设备1802可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他适当的处理设备。电气设备1800可以包括存储器1804，其本身可以包括一个或多个存储器件，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理设备1802共享管芯的存储器。该存储器可以用作高速缓冲存储器，并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。

[0074] 在一些实施例中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置用于管理用于来往于电气设备1800的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可能不包含。

[0075] 通信芯片1812可以实现多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正版)，长期演进(LTE)项目以及任何修正、更新和/或修订(例如，高级LTE项目，超移动宽带(UMB)项目(也被称为“3GPP2”)等)。IEEE 802.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，代表全球微波接入互操作性的缩写词，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进HSPA(E-HSPA)或LTE网络来操作。通信芯片1812可以根据GSM演进的增强数据(EDGE)，GSM EDGE无线电接入网络(GERAN)，通用地面无线电接入网络(UTRAN)或演进UTRAN(E-UTRAN)来操作。通信芯片1812可以根据码分多址(CDMA)，时分多址(TDMA)，数字增强无线电信(DECT)，演进数据优化(EV-DO)及其衍生物以及任何其他被指定为3G，4G，5G及更高版本的无线协议来操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气设备1800可以包括天线1822以便于无线通信和/或接收其他无线通信(例如，AM或FM无线电传输)。

[0076] 在一些实施例中，通信芯片1812可以管理有线通信，例如电、光或任何其他适当的通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于近距离无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1812可以专用于远距离无线通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些实施例中，第一通信芯片1812可以专用于无线通信，而第二通信芯片1812可以专用于有线通信。

[0077] 电气设备1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备1800的部件耦合到与电气设备1800分离的能量源(例如，AC线路电源)的电路。

[0078] 电气设备1800可以包括显示设备1806(或相应的接口电路，如上所述)。显示设备1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。

[0079] 电气设备1800可以包括音频输出设备1808(或相应的接口电路，如上所述)。音频输出设备1808可以包括产生可听到的指示的任何设备，例如扬声器、耳机或耳塞。

[0080] 电气设备1800可以包括音频输入设备1824(或相应的接口电路，如上所述)。音频输入设备1824可以包括产生表示声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。

[0081] 电气设备1800可以包括GPS设备1818(或相应的接口电路，如上所述)。GPS设备1818可以与基于卫星的系统通信，并且可以接收电气设备1800的位置，如本领域中已知的。

[0082] 电气设备1800可以包括其他输出设备1810(或相应的接口电路，如上所述)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机，或附加存储设备。

[0083] 电气设备1800可以包括其他输入设备1820(或相应的接口电路，如上所述)。其他输入设备1820的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、诸如鼠标的光标控制设备、触控笔、触摸板、条形码读取器、快速响应(QR)码读取器、任何传感器或射频识别(RFID)读取器。

[0084] 电气设备1800可以具有任何期望的形状因子，例如手持或移动电气设备(例如，手机、智能电话、移动互联网设备、音乐播放器、平板电脑、笔记本电脑、上网本电脑、超极本电脑、个人数字助理(PDA)、超移动个人计算机等)、桌面电气设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数码录像机或可穿戴电气设备。在一些实施例中，电气设备1800可以是处理数据的任何其他电气设备。

[0085] 以下段落提供了本文公开的各种实施例的示例。

[0086] 示例1是一种集成电路(IC)管芯，包括：包括晶体管阵列的器件层；器件层的背面上的背面互连；以及器件层中的器件层互连，电耦合到背面互连，其中器件层互连与器件层互连的第一表面处的第一源极/漏极区和器件层互连的相对的第二表面处的第二源极/漏极区导电接触。

[0087] 示例2包括示例1的主题，并且进一步指定第一源极/漏极区位于半导体鳍状物的第一部分中，并且第二源极/漏极区位于半导体鳍状物的第二部分中。

[0088] 示例3包括示例2的主题，并且进一步指定器件层互连延伸穿过半导体鳍状物。

[0089] 示例4包括示例1-3中任一个的主题，并且进一步指定器件层互连具有锥形轮廓。

[0090] 示例5包括示例1-4中任一个的主题，并且进一步指定器件层互连的第一表面与源极/漏极电极接触。

[0091] 示例6包括示例1-5中任一个的主题，并且进一步指定器件层互连的顶表面与源极/漏极电极接触。

[0092] 示例7包括示例1-6中任一个的主题，并且进一步指定器件层互连位于晶体管阵列的虚设栅极区中。

[0093] 示例8包括示例1-7中任一个的主题，并且进一步指定器件层互连位于第一虚设栅极与第二虚设栅极之间。

[0094] 示例9包括示例1-8中任一个的主题，并且进一步指定器件层互连位于第一隔离沟槽与第二隔离沟槽之间。

[0095] 示例10包括示例1-9中任一个的主题，并且进一步指定器件层互连是穿过第一半导体鳍状物的第一器件层互连，IC管芯还包括穿过第二半导体鳍状物的第二器件层互连，并且第一半导体鳍状物与第二半导体鳍状物相邻。

[0096] 示例11包括示例10的主题，并且进一步指定第一器件层互连耦合到正电压平面，并且第二器件层互连耦合到负电压平面。

[0097] 示例12包括示例1-11中任一个的主题，并且进一步指定器件层互连延伸穿过多个相邻的半导体鳍状物。

[0098] 示例13包括示例1-12中任一个的主题，并且还包括：器件层的正面上的正面互连；其中器件层互连用于将正面互连与背面互连电耦合。

[0099] 示例14包括示例13的主题，并且还包括用于将器件层互连电耦合到正面互连的过孔。

[0100] 示例15是一种制造集成电路(IC)结构的方法，包括：沿半导体鳍状物形成晶体管阵列；并且在晶体管阵列中形成器件层互连，其中器件层互连与晶体管阵列的多个不同的源极/漏极区电接触。

[0101] 示例16包括示例15的主题，并且进一步指定形成器件层互连包括形成穿过半导体鳍状物的沟槽并用金属填充沟槽。

[0102] 示例17包括示例16的主题，并且还包括：在形成沟槽之前，形成与多个不同的源极/漏极区接触的多个不同的源极/漏极电极。

[0103] 示例18包括示例16的主题，并且还包括：在用金属填充沟槽之后，形成与多个不同的源极/漏极区和所述金属接触的源极/漏极电极。

[0104] 示例19包括示例16-18中任一个的主题，并进一步指定沟槽的深度在100纳米与200纳米之间。

[0105] 示例20包括示例15-19中任一个的主题，并且还包括：在形成器件层互连之前，穿过半导体鳍状物的一部分形成隔离沟槽。

[0106] 示例21包括示例15-20中任一个的主题，并且还包括：在形成器件层互连之后，在器件层互连上方形成一组互连。

[0107] 示例22包括示例21的主题，并且进一步指定该组互连是第一组互连，并且该方法还包括：在形成第一组互连之后，去除半导体鳍状物下方的半导体材料；并且在去除半导体材料之后，在器件层互连下方形成第二组互连，其中器件层互连将第一组互连的至少一个互连与第二组互连的至少一个互连电耦合。

[0108] 示例23是一种计算设备，包括：电路板；以及耦合到电路板的集成电路(IC)管芯，其中IC管芯包括包含沿半导体鳍状物的晶体管阵列的器件层、以及晶体管阵列中的器件层互连，其中器件层互连与晶体管阵列的多个不同的源极/漏极区电接触。

[0109] 示例24包括示例23的主题，并且还包括耦合到IC管芯的天线、显示器或存储器件中的一个或多个。

[0110] 示例25包括示例23-24中任一个的主题，并且还包括：器件层的背面上的背面互连；其中器件层互连与背面互连导电接触。

[0111] 示例26包括示例25的主题，并且还包括：器件层的正面上的正面互连；其中器件层互连用于将正面互连与背面互连电耦合。

[0112] 示例27包括示例23-26中任一个的主题，并且进一步指定器件层互连延伸穿过半导体鳍状物。

[0113] 示例28包括示例23-27中任一个的主题，并且进一步指定器件层互连具有锥形轮廓。

[0114] 示例29包括示例23-28中任一个的主题，并且进一步指定器件层互连的顶表面与源极/漏极电极接触。

[0115] 示例30包括示例23-29中任一个的主题，并且进一步指定器件层互连位于晶体管阵列的虚设栅极区中。

[0116] 示例31包括示例23-30中任一个的主题，并且进一步指定器件层互连位于第一虚设栅极与第二虚设栅极之间。

[0117] 示例32包括示例23-31中任一个的主题，并且进一步指定器件层互连位于第一隔离沟槽与第二隔离沟槽之间。

[0118] 示例33包括示例23-32中任一个的主题，并且进一步指定器件层互连是穿过第一半导体鳍状物的第一器件层互连，IC管芯还包括穿过第二半导体鳍状物的第二器件层互连，并且第一半导体鳍状物与第二半导体鳍状物相邻。

[0119] 示例34包括示例33的主题，并且进一步指定第一器件层互连耦合到正电压平面，并且第二器件层互连耦合到负电压平面。

[0120] 示例35包括示例23-34中任一个的主题，并且进一步指定器件层互连延伸穿过多个相邻的半导体鳍状物。

[0121] 示例36是集成电路(IC)封装，包括：封装衬底；以及耦合到封装衬底的IC管芯，其中IC管芯包括器件层、器件层的背面上的背面互连、以及器件层中的器件层互连，所述器件层互连电耦合到背面互连，其中器件层互连与两个不同的源极/漏极区导电接触。

[0122] 示例37包括示例36的主题，并且进一步指定IC管芯通过焊料耦合到封装衬底。

[0123] 示例38包括示例36-37中任一个的主题，并且还包括IC管芯周围的模制材料。

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