技术领域
[0001] 本
发明涉及
半导体集成
电路制造领域，特别是涉及一种屏蔽栅沟槽MOSFET器件；本发明还涉及一种屏蔽栅沟槽MOSFET器件的制造方法。
背景技术
[0002] 如图1所示，是现有屏蔽栅沟槽MOSFET器件的结构示意图；现有屏蔽栅沟槽MOSFET器件的
电流流动区由多个原胞周期性排列组成，各所述原胞包括：
[0003] 形成于半导体衬底如
硅衬底101表面的N型
外延层102，在N型外延层102形成有沟槽511，屏蔽
电极411由填充于所述沟槽511底部的
多晶硅组成，沟槽栅421由填充于沟槽511的顶部的多晶硅组成；屏蔽电极411和沟槽511的底部表面和侧面之间隔离有屏蔽介质膜311；屏蔽电极411和沟槽栅421之间隔离有栅极间隔离介质膜321；沟槽栅421和沟槽511侧面之间隔离有栅介质膜331；其中，屏蔽介质膜311、栅极间隔离介质膜321和栅介质膜331都能为
氧化膜。
[0004] P阱201形成于N型外延层102顶部并作为
沟道区。由N+区组成的源区203形成于沟道区201的表面；层间膜106
覆盖形成有沟槽栅421和源区203的N型外延层102表面。
接触孔71穿过层间膜106和源区203接触，在接触孔71底部形成有由P+区组成的沟道引出区202；接触孔71和
正面金属层图形化后形成的源极81连接。
[0005] 在电流流动区的外侧形成有栅电极连接区和屏蔽电极连接区，屏蔽电极连接区用于将屏蔽电极411的电极引出，栅电极连接区用于实现将沟槽栅421的电极即栅极引出。
[0006] 屏蔽电极连接区中形成有沟槽512，一般沟槽512和沟槽511同时形成且相互连通；在沟槽511中填充有多晶硅412，通常多晶硅412和屏蔽电极411同时形成，但是对多晶硅412不进行回刻，从而使多晶硅412填充于沟槽512的整个深度范围内；多晶硅412和沟槽512的底部表面和侧面之间隔离有介质膜312，通常介质膜312和屏蔽介质膜311同时形成。多晶硅
412和屏蔽电极411接触连接。在多晶硅412的顶部形成有接触孔72，接触孔72也连接到源极
81所对应的正面金属层，即源极81也同时作为屏蔽栅金属电极。由于沟槽512的顶部要形成接触孔72，故沟槽512的宽度一般设置的比沟槽511的大。
[0007] 栅电极连接区中形成有沟槽513，一般沟槽513和沟槽511同时形成且相互连通；通常在沟槽513中的填充结构也设置的和沟槽511中的一样，其中填充于沟槽513底部的多晶硅413和屏蔽电极411同时形成；填充于沟槽513顶部的多晶硅423和沟槽栅421同时形成；多晶硅413和沟槽513的底部的内部表面隔离的介质膜313和屏蔽介质膜311同时形成；多晶硅413和423之间的介质膜323和栅极间隔离介质膜321同时形成；多晶硅423和沟槽513顶部的侧面之间的介质膜333和栅介质膜331同时形成。在多晶硅423的顶部形成有接触孔73，接触孔73连接到正面金属层图形化后形成的栅极83。
[0008] 现有屏蔽栅沟槽MOSFET器件的漏极形成于半导体衬底101的底部，由P阱201底部的N型外延层102组成漂移区，屏蔽电极411与屏蔽电极411之间的漂移区102形成交替排列的结构，现有屏蔽栅沟槽MOSFET器件在
反向偏置状态下，屏蔽电极411和相邻的漂移区102会形成横向
电场从而使得多晶硅屏蔽上411会对漂移区102进行横向耗尽，使得能被屏蔽电极411横向耗尽的区域的载流子浓度能够处于很高的浓度还能得到高的器件反向击穿
电压，从而同时降低了器件的导通
电阻和高的
击穿电压。
[0009] 图1中尺寸H0表示所述漂移区的纵向厚度，尺寸H1表示所述沟槽311的深度；尺寸L1表示一个原胞的宽度即步进，该宽度包括了所述沟槽311的宽度和相邻所述沟槽311之间的间距。
[0010] 图1所示的现有结构的屏蔽栅结构中，屏蔽介质膜需要达到一定的厚度来承受源漏电压，一般100V的器件，其在
侧壁上的厚度需要5000埃～6000埃，从而使得器件单元不能有效地缩小，不能采用更高的漂移区杂质浓度降低导通电阻。同时，这样的器件结构，在完成底部屏蔽介质膜，屏蔽电极之后再进行器件栅氧化膜的成长，
制造过程复杂，器件栅长会受到整个沟槽的深度、屏蔽栅的深度，侧壁屏蔽介质膜的
刻蚀等多个因素的影响，导致器件一致性变差。
发明内容
[0011] 本发明所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET器件，能减小器件单元的步进，减低器件的比导通电阻，同时减少制造难度、改善器件性能的一致性。为此，本发明还提供一种屏蔽栅沟槽MOSFET器件的制造方法。
[0012] 为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET器件的电流流动区由多个原胞周期性排列组成，各所述原胞的栅极结构包括：
[0013] 第一沟槽，形成于第一导电类型外延层中，所述第一导电类型外延层形成于第一导电类型半导体衬底表面。
[0014] 屏蔽电极，由填充于所述第一沟槽中的第二导电类型外延层回刻后形成，所述屏蔽电极位于所述第一沟槽的底部。
[0015] 在所述屏蔽电极顶部形成有所述屏蔽电极的第二导电类型外延层回刻后形成的第二沟槽。
[0016] 沟槽栅，由形成于所述第二沟槽的电极材料层组成；所述沟槽栅底部通过栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅和所述第二沟槽的侧面之间隔离有栅介质膜。
[0017] 沟道区由形成于所述第一导电类型外延层中的第二导电类型阱组成，被所述沟槽栅侧面覆盖的所述沟道区的表面用于形成沟道；所述沟道区底部的所述第一导电类型外延层组成漂移区。
[0018] 所述屏蔽电极和相邻的所述漂移区直接接触且载流子平衡，在横向上，各所述原胞的所述屏蔽电极和所述漂移区组成交替排列的结构，在所述屏蔽栅沟槽MOSFET器件为反向偏置状态下，所述屏蔽电极对相邻的所述漂移区进行横向耗尽。
[0019] 进一步的改进是，源区由形成于所述第二导电类型阱表面的第一导电类型的重掺杂区组成，所述源区通过接触孔连接到由正面金属层组成的源极。
[0020] 所述屏蔽栅沟槽MOSFET器件还包括有屏蔽电极连接区，所述屏蔽电极连接区形成有由填充于所述第一沟槽中的第二导电类型外延层组成的屏蔽电极，所述原胞的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔连接到所述源极。
[0021] 所述屏蔽电极连接区位于所述电流流动区之中；或者，所述屏蔽电极连接区位于终端区之中，所述终端区环绕在所述电流流动区周侧。
[0022] 进一步的改进是，在同一横向上，相邻的所述屏蔽电极之间的间距小于等于20微米；或者，在同一横向上，相邻的所述屏蔽电极之间的间距大于20微米。
[0023] 进一步的改进是，所述接触孔采用金属塞结构。
[0024] 进一步的改进是，在所述接触孔的顶部形成有金属硅化物。
[0025] 进一步的改进是，所述第二沟槽的宽度大于所述第一沟槽的宽度且在横向上所述第二沟槽的区域将所述第一沟槽的区域全部覆盖。
[0026] 进一步的改进是，所述沟槽栅的电极材料层为多晶硅；或者，所述沟槽栅的电极材料层为金属钨硅。
[0027] 为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET器件的制造方法包括如下步骤：
[0028] 步骤一、提供一表面形成有第一导电类型外延层的第一导电类型半导体衬底，采用
光刻刻蚀工艺在所述第一导电类型外延层中刻蚀形成第一沟槽。
[0029] 步骤二、采用
外延生长工艺形成第二导电类型外延层，所述第二导电类型外延层将所述第一沟槽完全填充并延伸到所述第一沟槽外部表面。
[0030] 步骤三、对所述第二导电类型外延层进行采用化学机械
研磨或回刻使所述第一沟槽外部表面的所述第二导电类型外延层去除。
[0031] 步骤四、采用光刻工艺将屏蔽栅沟槽MOSFET器件的电流流动区的各原胞的第二沟槽的形成区域打开，所述第二沟槽的宽度大于所述第一沟槽的宽度且在横向上所述第二沟槽的区域将所述第一沟槽的区域全部覆盖。
[0032] 对打开的所述第二沟槽的形成区域的外延层进行刻蚀，刻蚀后的所述第二导电类型外延层位于所述第一沟槽的底部并组成屏蔽电极并在所述屏蔽电极的顶部形成第二沟槽。
[0033] 步骤五、在所述屏蔽电极顶部表面形成栅极间隔离介质膜；在所述屏蔽电极顶部的所述第二沟槽侧面形成栅介质膜；在所述第二沟槽中填充电极材料层形成沟槽栅，所述沟槽栅底部通过栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅和所述第二沟槽的侧面之间隔离有栅介质膜。
[0034] 步骤六、通过
离子注入和
退火工艺在所述第一导电类型外延层中形成第二导电类型阱并由所述第二导电类型阱组成沟道区，被所述沟槽栅侧面覆盖的所述沟道区的表面用于形成沟道；所述沟道区底部的所述第一导电类型外延层组成漂移区。
[0035] 所述屏蔽电极和相邻的所述漂移区直接接触且载流子平衡，在横向上，各所述原胞的所述屏蔽电极和所述漂移区组成交替排列的结构，在所述屏蔽栅沟槽MOSFET器件为反向偏置状态下，所述屏蔽电极对相邻的所述漂移区进行横向耗尽。
[0036] 进一步的改进是，还包括如下步骤：
[0037] 步骤七、采用离子注入和激活工艺在所述第二导电类型阱表面形成由第一导电类型的重掺杂区组成的源区。
[0038] 步骤八、沉积层间膜，采用光刻刻蚀工艺形成穿过所述层间膜的接触孔。
[0039] 步骤九、通过离子注入工艺在所述接触孔的底部形成第二导电类型接触区；之后在所述接触孔中填充金属。
[0040] 步骤十、形成正面金属层并对所述正面金属层进行光刻刻蚀形成源极金属层和
栅极金属层；所述源极金属层通过接触孔和所述源区连接。
[0041] 所述屏蔽栅沟槽MOSFET器件还包括有屏蔽电极连接区，所述屏蔽电极连接区形成有由填充于所述第一沟槽中的第二导电类型外延层组成的屏蔽电极，步骤四中所述屏蔽电极连接区的所述第一沟槽中的第二导电类型外延层被保护而不被刻蚀；步骤八中在所述屏蔽电极连接区的屏蔽电极顶部形成有所述接触孔，所述原胞的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔连接到所述源极。
[0042] 所述屏蔽电极连接区位于所述电流流动区之中；或者，所述屏蔽电极连接区位于终端区之中，所述终端区环绕在所述电流流动区周侧。
[0043] 进一步的改进是，步骤一中的所述第一沟槽的光刻刻蚀工艺之前还包括在所述第一导电类型外延层表面形成硬质掩模层的步骤，光刻刻蚀时依次对所述硬质掩模层和所述第一导电类型外延层进行刻蚀形成所述第一沟槽。
[0044] 所述硬质掩模层由第一氧化膜组成；或者，所述硬质掩模层由第一氧化膜、第二氮化膜和第三氧化膜从底部到顶部
叠加形成。
[0045] 步骤一的所述第一沟槽形成后、步骤二的所述外延生长工艺之前对所述硬质掩模层进行刻蚀并使刻蚀后的所述硬质掩模层仅保留所述第一氧化膜。
[0046] 进一步的改进是，步骤四包括如下分步骤：去除所述硬质掩模层；淀积第四氧化膜；采用光刻刻蚀工艺将所述屏蔽栅沟槽MOSFET器件的电流流动区的各原胞的所述第二沟槽的形成区域的所述第四氧化膜去除；以光刻刻蚀后的所述第四氧化膜为掩模对外延层进行刻蚀并形成所述屏蔽电极为位于所述屏蔽电极顶部的第二沟槽。
[0047] 或者，步骤四包括如下分步骤：采用光刻工艺将所述屏蔽栅沟槽MOSFET器件的电流流动区的各原胞区域都打开；在所述屏蔽栅沟槽MOSFET器件的电流流动区的各原胞区域以所述硬质掩模层的所述第一氧化膜为自对准掩模对外延层进行刻蚀并形成所述屏蔽电极为位于所述屏蔽电极顶部的第二沟槽。
[0048] 进一步的改进是，步骤九中在所述接触孔中填充的金属层包括淀积在所述接触孔的侧面和底部表面的金属阻挡层以及将所述接触孔完成填充的金属填充层。
[0049] 在步骤九的所述接触孔填充金属之前还包括在所述接触孔的底部形成金属硅化物的步骤，所述接触孔填充金属之后所述接触孔中的金属和底部的所述金属硅化物相接触；或者，在所述第二导电类型接触区形成之后直接在所述接触孔中填充金属，所述接触孔填充金属之后所述接触孔中的金属和底部的所述第二导电类型接触区相接触。
[0050] 进一步的改进是，步骤五中采用热氧化工艺同时形成由热氧化膜组成的所述栅极间隔离介质膜和所述栅介质膜。
[0051] 或者，步骤五中，先采用化学气相淀积加回刻工艺形成由氧化膜组成的所述栅极间隔离介质膜，之后再采用热氧化工艺形成由热氧化膜组成的所述栅介质膜。
[0052] 本发明的屏蔽电极直接采用填充于沟槽中外延层组成，在横向上，各原胞的屏蔽电极和漂移区组成交替排列的结构，在屏蔽栅沟槽MOSFET器件为反向偏置状态下，屏蔽电极能够对相邻的漂移区进行横向耗尽，且本发明通过使屏蔽电极和漂移区的掺杂类型相反且载流子相平衡，屏蔽电极和漂移区之间能够在反向偏置时互相耗尽并形成耗尽区来承受器件的反向电压；屏蔽电极和漂移区的电荷很好的平衡，器件能够承受的反向电压就与器件漂移区的浓度无关，从而能增加漂移区的掺杂浓度并能获得很低的器件导通电阻。
[0053] 另外，相对于现有结构中需要采用较厚的屏蔽介质膜来实现较高的反向耐压能
力，本发明的屏蔽栅结构不设置屏蔽介质膜就能实现，所以本发明减少了屏蔽介质膜所占的区域，能够进一步的降低器件单元的步进。
[0054] 由于本发明不需要设置屏蔽介质膜，相对于现有工艺，本发明不需要进行屏蔽介质膜的生长，所以能够减少制造难度；另外，本发明的栅极结构中，由于没有了屏蔽介质膜，虽然沟槽栅和屏蔽栅在同一沟槽中，但屏蔽栅的深度就是由整个第一沟槽的深度和沟槽栅所对应的第二沟槽即栅沟槽的深度所决定，影响因素少，易于控制；栅长是由栅沟槽的深度决定，易于控制，其中栅长为沟槽栅的长度，也对应于沟道区的沟道长度，上述因素使得本发明能提高器件性能的一致性。
附图说明
[0055] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0056] 图1是现有屏蔽栅沟槽MOSFET器件的结构示意图；
[0057] 图2是本发明第一
实施例屏蔽栅沟槽MOSFET器件的版图；
[0058] 图3A是本发明第一实施例屏蔽栅沟槽MOSFET器件沿图2中的BB’
位置的剖面图；
[0059] 图3B是本发明第一实施例屏蔽栅沟槽MOSFET器件沿图2中的AA’位置的剖面图；
[0060] 图4A是本发明第二实施例屏蔽栅沟槽MOSFET器件沿图2中的BB’位置的剖面图；
[0061] 图4B是本发明第二实施例屏蔽栅沟槽MOSFET器件沿图2中的AA’位置的剖面图；
[0062] 图5是本发明第三实施例屏蔽栅沟槽MOSFET器件的版图；
[0063] 图6-图15B是本发明第一实施例屏蔽栅沟槽MOSFET器件的制造方法各步骤中的器件剖面图。
具体实施方式
[0064] 如图2所示，是本发明第一实施例屏蔽栅沟槽MOSFET器件的版图；如图3A所示，是本发明第一实施例屏蔽栅沟槽MOSFET器件沿图2中的BB’位置的剖面图；如图3B所示，是本发明第一实施例屏蔽栅沟槽MOSFET器件沿图2中的AA’位置的剖面图；本发明第一实施例屏蔽栅沟槽MOSFET器件以N型器件为例进行说明，也即本发明第一实施例中，第一导电类型为N型，第二导电类型为P型；将器件的掺杂的导电类型进行N型和P型的互换即可得到P型器件的结构，本发明
说明书中不对P型器件进行详细说明。本发明第一实施例屏蔽栅沟槽MOSFET器件的电流流动区由多个原胞周期性排列组成，各所述原胞的栅极结构包括：
[0065] 第一沟槽6，形成于N型外延层102中，所述N型外延层102形成于N型半导体衬底如硅衬底101表面。较佳为，所述半导体衬底101为N+掺杂，掺杂是磷或砷，所述半导体衬底101的
电阻率为0.001欧姆·厘米～0.003欧姆·厘米。N型外延层102的掺杂是磷或是砷，N型外延层102的电阻率根据器件的结构，器件的击穿电压来选取，一般击穿电压为100V～200V的器件所对应的所述N型外延层102电阻率选择0.12欧姆·厘米～0.2欧姆.厘米，厚度按照器件的击穿电压选取，电压越高，需要的外延的厚度越深。以击穿电压100V电压为例，N型外延层102的厚度选择7微米厚，N型外延层102的电阻率选择0.15欧姆·厘米，0.15欧姆·厘米的电阻率对应的N型载流子浓度为4.45e16cm-3。
[0066] 屏蔽电极7，由填充于所述第一沟槽6中的P型外延层回刻后形成，所述屏蔽电极7位于所述第一沟槽6的底部。
[0067] 在所述屏蔽电极7顶部形成有所述屏蔽电极7的P型外延层回刻后形成的第二沟槽19。较佳为，所述第二沟槽19的宽度大于所述第一沟槽6的宽度且在横向上所述第二沟槽19的区域将所述第一沟槽6的区域全部覆盖，这样保证后续沟道区10对应的N型漂移区的杂质浓度不受屏蔽电极7的外延淀积的影响，提高器件性能的一致性。所述第二沟槽19的深度为
1微米～2微米。
[0068] 沟槽栅22，由形成于所述第二沟槽19的电极材料层组成；所述沟槽栅22底部通过栅极间隔离介质膜21和所述屏蔽电极7隔离；所述沟槽栅22和所述第二沟槽19的侧面之间隔离有栅介质膜20。本发明第一实施例器件结构中，所述沟槽栅22的电极材料层为多晶硅；在其他实施例中所述沟槽栅22的电极材料层也能为金属钨硅。较佳为，所述栅极间隔离介质膜21为氧化膜，所述栅介质膜20为采用热氧化工艺形成的热氧化膜。所述栅极间隔离介质膜21能和所述栅介质膜20采用相同的热氧化工艺形成，两者厚度相等；也能为，所述栅极间隔离介质膜21的厚度大于所述栅介质膜20的厚度。更佳选择为，所述栅介质膜20为厚度为200埃～500埃的热氧化膜，所述栅介质膜20的厚度主要是要满足器件栅极-源极之间所加电压的要求，和如输入电容等的需求。
[0069] 沟道区10由形成于所述N型外延层102中的P型阱10组成，被所述沟槽栅22侧面覆盖的所述沟道区10的表面用于形成沟道；所述沟道区10底部的所述N型外延层102组成漂移区。和现有常规MOSFET中的P型阱一样，本发明第一实施例器件中的P型阱10的杂质浓度在e17cm-3
水平，主要是满足器件的
阈值电压的需求，并保证器件不会发生源漏穿通。P型阱10的深度一般为1微米～2微米，能稍小于沟槽栅22的深度，也能等于或稍大于沟槽栅22深度。
[0070] 所述屏蔽电极7和相邻的所述漂移区直接接触且载流子平衡，在横向上，各所述原胞的所述屏蔽电极7和所述漂移区组成交替排列的结构，在所述屏蔽栅沟槽MOSFET器件为反向偏置状态下，所述屏蔽电极7对相邻的所述漂移区进行横向耗尽。
[0071] 源区11由形成于所述P型阱10表面的N型的重掺杂区组成，所述源区11通过接触孔16连接到由正面金属层组成的源极17。较佳为，所述源区11的载流子浓度高于e19cm-3。
[0072] 所述屏蔽栅沟槽MOSFET器件还包括有屏蔽电极连接区，所述屏蔽电极连接区形成有由填充于所述第一沟槽6中的P型外延层组成的屏蔽电极7a，所述原胞的屏蔽电极7和所述屏蔽电极连接区的屏蔽电极7a相连接并通过形成于所述屏蔽电极连接区的屏蔽电极7a顶部的接触孔16a连接到所述源极17。本发明第一实施例结构中，屏蔽电极7和7a都是采用相同的P型外延层组成，为了以示二者的区别，采用标记7a表示所述屏蔽电极连接区的屏蔽电极，各所述原胞的屏蔽电极还是采用标记7表示。
[0073] 在减薄后的所述半导体衬底101的背面形成有漏区，该漏区能采用所述半导体衬底101的N+掺杂区直接组成或采用N+离子注入形成；在所述半导体衬底101的背面形成有背面金属层18组成的漏极。
[0074] 本发明第一实施例器件中，所述屏蔽电极连接区位于所述电流流动区之中。如图2所示，N型区601对应于图3A中的所述N型外延层102，P型区602对应于图3A中的所述屏蔽电极7，沟槽栅603对应于图3A中的沟槽栅22，源区604对应于图3A中的所述源区11，接触孔605a对应于图3A中的接触孔16，接触孔605b对应于图3A中的接触孔16a。由图2所示可知，在沿着线AA’的横向上，N型区601和P型区602交替排列，所述屏蔽电极连接区位于电流流动区中且所述屏蔽电极连接区中不形成沟槽栅603，而是直接通过接触孔605b将所述屏蔽电极
602引出到源极。
[0075] 本发明第一实施例器件结构中，在同一横向上，相邻的所述屏蔽电极7之间的间距小于等于20微米；或者，在同一横向上，相邻的所述屏蔽电极7之间的间距大于20微米。
[0076] 较佳为，所述第一沟槽6的深度6微米，宽度0.6微米～0.8微米，本发明第一实施例中以0.6微米进行说明，两个相邻所述第一沟槽6之间的间距0.8微米，也即所述第一沟槽6之间的所述N型外延层102组成漂移区的宽度为0.8微米；屏蔽电极7中P型载流子浓度选为-36e16cm ，基本与N型漂移区的N型载流子平衡，载流子理想平衡时所述屏蔽电极7的宽度和P型载流子浓度的积等于N型漂移区的宽度和N型载流子浓度的积，理想平衡屏蔽电极7中的P型载流子浓度5.93e16cm-3。
[0077] 所述接触孔16和16a都采用金属塞结构，以缩小器件面积。
[0078] 在所述接触孔16和16a的底部形成有P型接触区13，该P型接触区13用于实现所述沟道区10的引出。较佳为，所述杂质浓度高于1e18cm-3以保证
欧姆接触。
[0079] 在所述接触孔16和16a的底部形成有金属硅化物14，用以降低接触电阻。
[0080] 较佳为，在所述接触孔16和16a的金属填充层的材料为钨金属，在填充金属和所述第二沟槽19的侧面之间还形成有金属阻挡层15，金属阻挡层15的材料为
钛和氮化钛(TI/TIN)。
[0081] 本发明第一实施例中，各所述原胞的沟槽栅22和栅极连接区中的沟槽栅相连，并通过栅极连接区顶部的接触孔和由正面金属层组成的栅极金属相连，未图示。
[0082] 相比现在普通100V屏蔽栅沟槽MOSFET器件的大小一般为45mohm.mm2～50mohm.mm2的比导通电阻,本发明第一实施例器件的比导通电阻的减小幅度超过一半。本发明第一实施例器件利用P型杂质区作为屏蔽电极7，在器件反向偏置时，P型杂质区7载流子与相邻的N型漂移区102载流子互相耗尽，只要它们的电荷很好的平衡，器件能够承受的反向电压就与器件漂移区102的浓度无关，从而可以获得很低的器件导通电阻。由于屏蔽电极7和漂移区10之间没有介质膜，也减小了该介质膜所占的区域，可以进一步降低器件单元的步进。
[0083] 如图4A所示，是本发明第二实施例屏蔽栅沟槽MOSFET器件沿图2中的BB’位置的剖面图；如图4B所示，是本发明第二实施例屏蔽栅沟槽MOSFET器件沿图2中的AA’位置的剖面图；本发明第二实施例屏蔽栅沟槽MOSFET器件和本发明第一实施例屏蔽栅沟槽MOSFET器件的区别之处为，本发明第二实施例屏蔽栅沟槽MOSFET器件不具有金属硅化物14，这样能够降低制造成本。
[0084] 如图5所示，是本发明第三实施例屏蔽栅沟槽MOSFET器件的版图；本发明第三实施例屏蔽栅沟槽MOSFET器件和本发明第一实施例屏蔽栅沟槽MOSFET器件的区别之处为，本发明第三实施例屏蔽栅沟槽MOSFET器件的屏蔽电极连接区域放置在终端区或者离电流流动区的距离大于20微米的区域中，其中终端区环绕在所述电流流动区的周侧，这样能增加电流流动区的沟道面积，降低器件的比导通电阻。
[0085] 如图6至图15B所示，是本发明第一实施例屏蔽栅沟槽MOSFET器件的制造方法各步骤中的器件剖面图；本发明第一实施例方法以制造N型屏蔽栅沟槽MOSFET器件为例进行说明，也即本发明第一实施例方法中，第一导电类型为N型，第二导电类型为P型；将器件的掺杂的导电类型进行N型和P型的互换即可得到P型器件的结构，本发明说明书中不对P型器件进行详细说明。本发明第一实施例屏蔽栅沟槽MOSFET器件的制造方法包括如下步骤：
[0086] 步骤一、如图6所示，提供一表面形成有N型外延层102的N型半导体衬底101，采用光刻刻蚀工艺在所述N型外延层102中刻蚀形成第一沟槽6。
[0087] 光刻刻蚀工艺形成所述第一沟槽6包括如下分步骤：
[0088] 首先、在所述N型外延层102依次生长第一氧化膜3、第二氮化膜4和第三氧化膜5，由所述第一氧化膜3、所述第二氮化膜4和所述第三氧化膜5从底部到顶部叠加形成所述硬质掩模层。
[0089] 其次、采用光刻工艺形成的
光刻胶图形定义出第一沟槽6的形成区域。
[0090] 再次、采用刻蚀工艺对所述第一沟槽6的形成区域的所述硬质掩模层进行刻蚀，形成所述硬质掩模层的图形。
[0091] 再次、以所述硬质掩模层的图形为掩模对所述N型外延层102进行刻蚀形成所述第一沟槽6。其中光刻胶图形可以在刻蚀形成所述第一沟槽6之前去除，也能在刻蚀形成所述第一沟槽6之后去除。
[0092] 在其它实施例中，也能只淀积一层第一氧化膜3作为硬质掩模层，这时可以节省形成所述第二氮化膜4和所述第三氧化膜5的工艺，能够减低制造成本。但是采用一层第一氧化膜3作为硬质掩模层时，需要保证第一氧化膜3具有足够的厚度。
[0093] 步骤二、如图7所示，首先对所述硬质掩模层进行刻蚀并使刻蚀后的所述硬质掩模层仅保留所述第一氧化膜3。
[0094] 采用外延生长工艺形成P型外延层7，所述P型外延层7将所述第一沟槽6完全填充并延伸到所述第一沟槽6外部表面。
[0095] 步骤三、如图8所示，对所述P型外延层7进行采用化学机械研磨或回刻使所述第一沟槽6外部表面的所述P型外延层7去除。
[0096] 步骤四、图9A为沿图2的AA’线的剖面图，图9B为沿图2中的BB’线的剖面图；如图9A所示，采用光刻工艺将屏蔽栅沟槽MOSFET器件的电流流动区的各原胞的第二沟槽19的形成区域打开，所述第二沟槽19的宽度大于所述第一沟槽6的宽度且在横向上所述第二沟槽19的区域将所述第一沟槽6的区域全部覆盖。
[0097] 对打开的所述第二沟槽19的形成区域的外延层7进行刻蚀，刻蚀后的所述P型外延层7位于所述第一沟槽6的底部并组成屏蔽电极7并在所述屏蔽电极7的顶部形成第二沟槽19。
[0098] 如图9B所示，屏蔽电极连接区的所述第一沟槽6中的所述P型外延层7a不被刻蚀，这样屏蔽电极连接区的所述第一沟槽6中的所述P型外延层7a可以直接通过接触孔连接到源极。本发明第一实施例方法中，标记7和7a所对应的都表示步骤二中采用外延生长工艺形成P型外延层7，为了以示二者的区别，采用标记7a表示所述屏蔽电极连接区的屏蔽电极即P型外延层，各所述原胞的屏蔽电极还是采用标记7表示。
[0099] 较佳为，本发明第一实施例的步骤四包括如下分步骤：
[0100] 首先、去除所述硬质掩模层即去除剩余的所述第一氧化膜3。
[0101] 其次、淀积第四氧化膜8。
[0102] 再次、采用光刻刻蚀工艺将所述屏蔽栅沟槽MOSFET器件的电流流动区的各原胞的所述第二沟槽19的形成区域的所述第四氧化膜8去除；而其它区域的所述第四氧化膜8保留，即所述屏蔽电极连接区的所述第一沟槽6的顶部的所述第四氧化膜8保留。
[0103] 最后、以光刻刻蚀后的所述第四氧化膜8为掩模对外延层7进行刻蚀并形成所述屏蔽电极7为位于所述屏蔽电极7顶部的第二沟槽19；同时所述屏蔽电极连接区的所述第一沟槽6中的外延层7a不被刻蚀。
[0104] 之后在后续步骤五之前需要去除所述第四氧化膜8。
[0105] 在其它实施例中，作为替换，步骤四可以采用如下分步骤：
[0106] 首先、采用光刻工艺将所述屏蔽栅沟槽MOSFET器件的电流流动区的各原胞区域都打开；也即电流流动区的各原胞区域外的各区域依然被光刻胶保护。由于所述硬质掩模层的所述第一氧化膜3没有被去除，故电流流动区的各原胞区域的所述第一氧化膜3打开的区域即为所述第一沟槽6的形成区域。
[0107] 其次、利用电流流动区的各原胞区域的所述第一氧化膜3打开的区域即为所述第一沟槽6的形成区域的特点，在所述屏蔽栅沟槽MOSFET器件的电流流动区的各原胞区域以所述硬质掩模层的所述第一氧化膜3为自对准掩模对外延层进行刻蚀并形成所述屏蔽电极7为位于所述屏蔽电极7顶部的第二沟槽19；而其它区域如所述屏蔽电极连接区的所述第一沟槽6中的外延层7由于被光刻胶保护而不被刻蚀。
[0108] 之后在后续步骤五之前需要去除所述第一氧化膜3。
[0109] 步骤五、图10A为沿图2的AA’线的剖面图，图10B为沿图2中的BB’线的剖面图；如图10A所示，在所述屏蔽电极7顶部表面形成栅极间隔离介质膜21；在所述屏蔽电极7顶部的所述第二沟槽19侧面形成栅介质膜20；在所述第二沟槽19中填充电极材料层形成沟槽栅22，所述沟槽栅22底部通过栅极间隔离介质膜21和所述屏蔽电极7隔离；所述沟槽栅22和所述第二沟槽19的侧面之间隔离有栅介质膜20。
[0110] 如图10B所示，所述屏蔽电极连接区的所述第一沟槽6依然保持为填充所述外延层7的结构。
[0111] 较佳为，本发明第一实施例步骤五中采用热氧化工艺同时形成由热氧化膜组成的所述栅极间隔离介质膜21和所述栅介质膜20；或者，先采用化学气相淀积加回刻工艺形成由氧化膜组成的所述栅极间隔离介质膜21，之后再采用热氧化工艺形成由热氧化膜组成的所述栅介质膜20，这样能够形成较厚的所述栅极间隔离介质膜21，从而能提高器件的可靠性。
[0112] 较佳为，本发明在进行所述栅介质膜20的形成工艺之前，还包括进行一次沟槽的形成氧化的工艺，即采用热氧化工艺形成一层250埃～500埃的热氧化膜，之后再去除，这样能够减少第二沟槽19侧面的
缺陷。
[0113] 本发明第一实施例器件方法中，所述沟槽栅22的电极材料层为多晶硅，多晶硅中的载流子浓度高于1e19cm-3；在其他实施例中所述沟槽栅22的电极材料层也能为金属钨硅。
[0114] 步骤六、如图11A和图11B所示，图11A为沿图2的AA’线的剖面图，图11B为沿图2中的BB’线的剖面图；通过离子注入和退火工艺在所述N型外延层102中形成P型阱10并由所述P型阱10组成沟道区10，被所述沟槽栅22侧面覆盖的所述沟道区10的表面用于形成沟道；所述沟道区10底部的所述N型外延层102组成漂移区。
[0115] 所述屏蔽电极7和相邻的所述漂移区直接接触且载流子平衡，在横向上，各所述原胞的所述屏蔽电极7和所述漂移区组成交替排列的结构，在所述屏蔽栅沟槽MOSFET器件为反向偏置状态下，所述屏蔽电极7对相邻的所述漂移区进行横向耗尽。
[0116] 步骤七、如图11A和图11B所示，采用离子注入和激活工艺在所述P型阱10表面形成由N型的重掺杂区组成的源区11。
[0117] 步骤八、如图12A和图12B所示，图12A为沿图2的AA’线的剖面图，图12B为沿图2中的BB’线的剖面图；沉积层间膜23，采用光刻刻蚀工艺形成穿过所述层间膜23的接触孔12a和12b；标记12a和12b表示接触孔填充金属之前的孔结构，其中标记12a表示和源区11相接触的接触孔，标记12b表示和所述屏蔽电极连接区的所述第一沟槽6中的P型外延层7a即屏蔽电极7a相接触的接触孔。
[0118] 步骤九、如图13A和图13B所示，图13A为沿图2的AA’线的剖面图，图13B为沿图2中的BB’线的剖面图；通过离子注入工艺在所述接触孔12a和12b的底部形成P型接触区13。
[0119] 之后，在所述接触孔12a和12b的底部形成金属硅化物14，形成金属硅化物14的步骤如：淀积金属钛(Ti)，之后进行第一次快速热退火处理(RTP)和湿法刻蚀，之后在进行第二次快速热退火处理和湿法刻蚀。在其它实施例中，也能省略形成金属硅化物14的步骤，这样可以降低成本。
[0120] 如图14A和图14B所示，图14A为沿图2的AA’线的剖面图，图14B为沿图2中的BB’线的剖面图；之后在所述接触孔12a和12b中填充金属。本发明第一实施例中，在所述接触孔中填充的金属层的步骤包括：采用淀积工艺在所述接触孔12a和12b的侧面和底部表面形成金属阻挡层15，金属阻挡层15能为钛和氮化钛层；之后采用金属填充层16将所述接触孔12a和12b完成填充，金属填充层16能为金属物，将标记16表示完成填充金属后的所述接触孔。
[0121] 步骤十、如图15A和图15B所示，图15A为沿图2的AA’线的剖面图，图15B为沿图2中的BB’线的剖面图；形成正面金属层并对所述正面金属层进行光刻刻蚀形成源极17金属层和栅极金属层；所述源极17金属层通过接触孔16和所述源区11连接。如图图15B所示，所述原胞的屏蔽电极7和所述屏蔽电极连接区的屏蔽电极7a相连接并通过形成于所述屏蔽电极连接区的屏蔽电极7a顶部的接触孔16连接到所述源极17。
[0122] 本发明第一实施例方法中，各所述原胞的沟槽栅22和栅极连接区中的沟槽栅相连，并通过栅极连接区顶部的接触孔和由正面金属层组成的栅极金属相连，未图示。
[0123] 如图2所示，所述屏蔽电极连接区位于所述电流流动区之中。在其它实施例中，如图5所述，所述屏蔽电极连接区位于终端区之中，所述终端区环绕在所述电流流动区周侧。
[0124] 本发明第一实施例方法中，正面金属层能为
铝硅
铜(AlSiCu)，也能为铝铜(AlCu)，Ti和TiN加AlCu。
[0125] 步骤十一、对所述半导体衬底101进行背面减薄，在减薄后的所述半导体衬底101的背面形成漏区，该漏区能采用所述半导体衬底101的N+掺杂区直接组成或采用N+离子注入形成；在所述半导体衬底101的背面形成背面金属层18并由背面金属层18组成漏极。
[0126] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
