金属氧化物半导体装置与其形成方法
专利汇可以提供金属氧化物半导体装置与其形成方法专利检索，专利查询，专利分析的服务。并且本 发明 公开一种金属 氧 化物 半导体 装置与其形成方法，该半导体装置包含一栅极结构以及一 外延 结构。栅极结构设在一基底上。外延结构设在栅极结构一侧的基底中，外延结构的部分作为该金属氧化物半导体的一源极/漏极区，其中外延结构包含：一第一 缓冲层 具有一第二导电型掺质、一第二缓冲层，以及一外延层具有一第一导电型掺质，其中第一导电型掺质与第二导电型掺质电性上互补。本发明还提供了一种形成前述金属氧化物半导体装置的方法。，下面是金属氧化物半导体装置与其形成方法专利的具体信息内容。
1.一种金属氧化物半导体(metal oxide semiconductor,MOS)装置，包含：
栅极结构，设在一基底上；以及
外延结构，设置在该栅极结构至少一侧的该基底中，该外延结构的部分作为该金属氧化物半导体装置的一源极/漏极区，其中该外延结构包含：
外延层，具有第一导电型掺质；
第二缓冲层；以及
第一缓冲层，具有第二导电型掺质，其中该第二导电型掺质与该第一导电型掺质电性互补。
2.如权利要求1所述的金属氧化物半导体装置，其中该基底具有至少一凹槽设置在该栅极结构其中一侧的该基底中，且该外延结构设置在该凹槽中。
3.如权利要求2所述的金属氧化物半导体装置，其中该第一缓冲层设置在该凹槽的底面。
4.如权利要求2所述的金属氧化物半导体装置，其中该第一缓冲层没有设置在该凹槽的侧壁。
5.如权利要求2所述的金属氧化物半导体装置，还包含扩散区，包围该第一缓冲层，该扩散区具有该第二导电型掺质。
6.如权利要求1所述的金属氧化物半导体装置，其中该第二缓冲层设置在该第一缓冲层与该外延层之间。
7.如权利要求1所述的金属氧化物半导体装置，其中该第二缓冲层不具有导电型掺质。
8.如权利要求1所述的金属氧化物半导体装置，其中该外延层被该第二缓冲层包围。
9.如权利要求1所述的金属氧化物半导体装置，其中该金属氧化物半导体装置为N型晶体管，该外延结构包含磷化硅(SiP)或碳化硅(SiC)，且该第一导电型掺质包含砷(As)、磷(P)或锑(Sb)，第二导电型包含硼(B)或氟化硼(BF)。
10.如权利要求1所述的金属氧化物半导体装置，其中该金属氧化物半导体装置为P型晶体管，且该外延结构包含锗化硅(SiGe)，且该第一导电型掺质包含硼(B)或氟化硼(BF)，第二导电型包含砷(As)、磷(P)或锑(Sb)。
11.一种形成金属氧化物半导体装置的方法，包含：
在一基底上形成一栅极结构；
在该栅极结构其中一侧的该基底中形成至少一凹槽；以及
形成一外延结构于该凹槽，该外延结构包含：
外延层，具有第一导电型掺质；
第二缓冲层；以及
第一缓冲层，具有第二导电型掺质，其中该第二导电型掺质与该第一导电型掺质电性互补。
12.如权利要求11所述的形成金属氧化物半导体装置的方法，其中形成该第一缓冲层的方法包含进行一第一选择性外延制作工艺，以在该凹槽的底面形成该第一缓冲层。
13.如权利要求12所述的形成金属氧化物半导体装置的方法，其中该第一选择性外延制作工艺后，该第一缓冲层仅形成在该凹槽的底部。
14.如权利要求12所述的形成金属氧化物半导体装置的方法，其中该第一选择性外延制作工艺包含至少一外延成长制作工艺以及至少一蚀刻制作工艺。
15.如权利要求12所述的形成金属氧化物半导体装置的方法，其中该第一选择性外延制作工艺，包含通入该第二导电型掺质。
16.如权利要求11所述的形成金属氧化物半导体装置的方法，其中形成该第二缓冲层的方法包含进行一第二选择性外延制作工艺，以形成一U型剖面的该第二缓冲层。
17.如权利要求11所述的形成金属氧化物半导体装置的方法，其中形成该外延层的方法包含进行一第三选择性外延制作工艺，使该外延层填满该凹槽。
18.如权利要求11所述的形成金属氧化物半导体装置的方法，还包含形成一扩散区包围该第一缓冲层，该扩散区具有该第二导电型掺质。
19.如权利要求11所述的形成金属氧化物半导体装置的方法，其中该金属氧化物半导体装置为N型晶体管，该外延结构包含磷化硅(SiP)或碳化硅(SiC)，且该第一导电型掺质包含砷(As)、磷(P)或锑(Sb)，第二导电型包含硼(B)或氟化硼(BF)。
20.如权利要求11所述的形成金属氧化物半导体装置的方法，其中该金属氧化物半导体装置为P型晶体管，且该外延结构包含锗化硅(SiGe)，且该第一导电型掺质包含硼(B)或氟化硼(BF)，第二导电型包含砷(As)、磷(P)或锑(Sb)。
金属氧化物半导体装置与其形成方法
技术领域
背景技术
发明内容
具体实施方式
402延伸，且与浅沟槽隔离302彼此间隔地(alternatively)均匀排列。形成鳍状结构304的步骤，例如是先在基底300上形成图案化硬掩模层(图未示)，然后再进行一蚀刻制作工艺以在基底300中形成多个沟槽(图未示)。接着以绝缘材料例如二氧化硅(SiO2)填满沟槽，再进行一平坦化及/或蚀刻制作工艺，以形成浅沟槽隔离302，使着突出于浅沟槽隔离
302的基底300的部分形成鳍状结构304。
306A例如是二氧化硅，或是高介电材料，例如是介电常数高于4的材料。导电层306B例如金属是或是多晶硅(poly silicon)。盖层306C例如包含氮化硅(SiN)、碳化硅(SiC)或氮氧化硅(SiON)。在一实施例中，盖层306C可以是一层或多层不同介电材料所组成，例如可以包含一第一盖层(图未示)与第二盖层(图未示)，分别包含氧化硅和氮化硅。后续，在栅极结构306的侧壁上形成一间隙壁(spacer)310。间隙壁310可以是单层或复合膜层的结构，其可包含高温氧化硅层(high temperature oxide,HTO)、氮化硅、氧化硅或使用六氯二硅烷(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)。在一实施例中，在形成间隙壁310之前，可以选择性的进行一离子注入制作工艺，以在栅极结构306两侧的鳍状结构
304中形成一轻掺杂漏极(light doped drain，LDD)308(未示于图2，可参考后续图3的剖视图)，轻掺杂漏极308具有一第一导电型的掺质，若后续形成的晶体管为P型晶体管，则第一导电型掺质为P型掺质，例如是硼(B)及/或氟化硼(BF)；反之，若后续形成的晶体管为N型晶体管，则第一导电型掺质为N型掺质例如是砷(As)及/或磷(P)及/或锑(Sb)。
在一实施例中，第二外延层316的锗(P型晶体管)或碳/磷(N型晶体管)的浓度大于第一缓冲层314的锗(P型晶体管)或碳/磷(N型晶体管)的浓度，在另一实施例中两者的浓度也可相同。此外，本发明的第二缓冲层316优选为未掺杂外延层(undoped epitaxial layer)，亦即不具有第一导电型或第二导电型的掺质。在一实施例中，第二缓冲层314是以一第二选择性外延成长制作工艺形成，且会共形(conformally)地成长于凹槽侧壁312S以及第一缓冲层314的表面上，因此所形成的第二缓冲层316具有一U型剖面，且优选具有均一厚度。
320。
316。形成上述结构的优点：第一、外延层318中的第一导电型掺质因第二缓冲层316的屏障而不易向外扩散至基底300，而形成短通道效应。第二、外延层318的第一导电型掺质和第一缓冲层314以及扩散区314D的第二导电型掺质，两者会形成PN接面，可防止晶体管操作时向下产生漏电流问题，可增强晶体管的操控稳定度。第三、第一缓冲层314与扩散区
314D优选不会接触凹槽侧壁312B的第二缓冲层316，故不会增加晶体管通道(channel)的电阻值与电容值，仍可具有较低的驱动电压(threshold voltage,Vt)。
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