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低导通 电阻功率 半导体组件

阅读：975发布：2024-02-24

专利汇可以提供低导通电阻功率半导体组件专利检索，专利查询，专利分析的服务。并且一种低导通电阻功率半导体组件，包括一具有外延层的基板、一栅极结构、一终端结构及一图案化导电层，其中，该外延层具有一第一沟渠及一第二沟渠，该栅极结构设置于该第一沟渠并包括一栅极电极及一设置于该栅极电极之下方的遮蔽电极，该终端结构设置于该第二沟渠并包括一终端电极，该图案化导电层设置于该层间介电层上。本发明的特点在于，该遮蔽电极及该终端电极被设计为施加栅极电压，该图案化导电层设置于该外延层的上方，并借助一第一导电插塞及一第二导电插塞分别电接触该栅极结构的栅极电极及该终端结构的终端电极。，下面是低导通电阻功率半导体组件专利的具体信息内容。

权利要求

1.一种低导通电阻功率半导体组件，其特征在于，包括：
一基板，其上定义有一栅极导通区域；
一外延层，设置于所述基板上，并具有至少一第一沟渠及至少一第二沟渠；
一栅极结构，设置于所述第一沟渠内，其中，所述栅极结构包括一栅极电极、一设置于所述栅极电极的下方的遮蔽电极及一完全覆盖所述栅极电极及所述遮蔽电极的隔离介电质；
一终端结构，设置于所述第二沟渠内，其中，所述终端结构包括一终端电极及一完全覆盖所述终端电极的隔离介电质；
一基体区，形成于所述外延层中且环绕所述第一沟渠及所述第二沟渠；
一层间介电层，设置于所述基体区上；以及
一图案化导电层，设置于所述层间介电层上，其中，所述图案化导电层借助一第一导电插塞及一第二导电插塞分别电接触所述栅极结构的栅极电极及所述终端结构的终端电极；
其中，所述栅极结构的栅极电极及所述终端结构的终端电极电连接一栅极电压。
2.根据权利要求1所述的低导通电阻功率半导体组件，更进一步包括多个源极区及多个重度基体区，所述多个源极区形成于所述基体区中且与所述第一沟槽呈间隔排列，所述多个重度基体区沿一第一方向与所述第一沟槽呈间隔排列，同时沿一垂直于所述第一方向的第二方向与所述多个源极区呈间隔排列。
3.根据权利要求1所述的低导通电阻功率半导体组件，其中，所述栅极结构还包括一电极盖体，所述电极盖体设置于所述栅极电极的上方，所述电极盖体的材料为氮化硅(Si3N4)。
4.根据权利要求1所述的低导通电阻功率半导体组件，其中，所述外延层进一步分成一位于所述基板上的第一外延层及一位于所述第一外延层上的第二外延层，所述基板、所述第一外延层及所述第二外延层具有第一导电型，所述基板的掺杂浓度高于所述第一外延层的掺杂浓度，且所述第一外延层的掺杂浓度高于所述第二外延层的掺杂浓度。
5.根据权利要求1所述的低导通电阻功率半导体组件，其中，所述基板上还定义有一与所述栅极导通区域平行间隔排列的源极导通区域，位于所述栅极导通区域内，所述层间界电层与所述栅极结构的电极盖体与栅极介电层中形成有至少一第一接触孔以暴露出所述栅极电极，且所述第一接触孔内填充有一金属接触结构以形成所述第一接触插塞。
6.根据权利要求5所述的低导通电阻功率半导体组件，其中，所述层间界电层与所述终端结构的电性隔离层中形成有至少一第二接触孔以暴露出所述终端电极，且所述第二接触孔内填充有一金属接触结构以形成所述第二接触插塞。
7.根据权利要求1所述的低导通电阻功率半导体组件，其中，形成所述基体区的掺杂
2 2
剂量为6E12原子/cm，形成所述多个源极区的掺杂剂量为1e15～8e15at/cm，形成所述多
2
个重度基体区的掺杂剂量为1e15～3e15at/cm。
8.根据权利要求1所述的低导通电阻功率半导体组件，其中，所述基板能当作所述低导通电阻功率半导体组件的漏极电极层。
9.根据权利要求1所述的低导通电阻功率半导体组件，其中，所述基板上还定义有一与所述栅极导通区域平行间隔排列的源极导通区域，所述源极导通区域与所述栅极导通区域平行且间隔排列，所述图案化导电层包括一源极金属层及一栅极金属层，所述源极金属层设置于所述源极导通区域内，且所述栅极金属层设置于所述栅极导通区域内。
10.根据权利要求9所述的低导通电阻功率半导体组件，其中，位于所述源极导通区域内，所述层间界电层与所述基体区中形成有多个通孔，所述多个通孔对应于所述多个源极区及所述多个重度基体区，且所述多个通孔内填充有所述源极金属层。

说明书全文

低导通电阻功率 半导体组件

技术领域

[0001] 本发明涉及一种功率半导体组件，且特别涉及一种低导通电阻功率半导体组件。

背景技术

[0002] 半导体封装在半导体领域内已被大家所熟知，这类的半导体封装可包括一个或多个半导体组件，例如一集成电路组件、晶粒或芯片。一般来说，集成电路组件包括以半导体材料并利用如沉积、蚀刻、黄光微影、退火、掺杂及扩散等半导体工艺而形成于基板上的电子电路，其中的基板通常为硅晶圆，以便于纳米集成电路形成于其上。

[0003] 金属氧化物半导体场效晶体管(MOSFET)是一种常见的半导体组件，最长被使用在电源供应器、移动式电子装置或像是手机之类的电池电源装置。举例来说，金氧半场效晶体管组件可用于连接一电源供应器至一电子负载装置并当作开关使用，当具体实施时，金氧半场效晶体管组件可配置于基板中的沟渠或位在基板上的外延层中的沟渠内。

[0004] 进一步而言，金属氧化物半导体场效晶体管组件的操作是通过施加适当的电压到其中的栅极电极，借此形成连接于源极与漏极之间的通道以使电流流通。当金属氧化物半导体场效晶体管组件启动时，电流与电压的关系有如一线性方程式，也就是说此组件的功能类似一电阻器。对于金属氧化物半导体场效晶体管组件而言，较高的漏极-源极导通电阻(Rdson)可能造成较大的功率损耗，基于漏极-源极导通电阻通常可以被模拟和计算，所以对金氧半场效晶体管组件最理想的情况是具有很低的Rdson。

[0005] 综上所述，为了更进一步降低金氧半场效晶体管组件的Rdson，本领域的技术人员都对现有的金氧半场效晶体管组件提出改良的结构设计。

发明内容

[0006] 本发明的主要目的在于提供一种低导通电阻功率半导体组件，其中，相邻的两个沟渠式栅极结构之间可形成一较宽的电流通道，以降低栅极与漏极的重叠堆积的电阻值(Racc)。

[0007] 为达上述的目的及功效，本发明采用的技术手段如下：一种低导通电阻功率半导体组件，包括一基板、一外延层、一栅极结构、一终端结构、一层间介电层、一基体区以及一图案化导电层。其中，该基板上定义有一栅极导通区域，该外延层设置于该基板上，并具有至少一第一沟渠及至少一第二沟渠；该栅极结构设置于该第一沟渠，并包括一栅极电极、一设置于该栅极电极的下方的遮蔽电极及一完全覆盖该栅极电极及该遮蔽电极的隔离介电质；该终端结构设置于该第二沟渠，并包括一终端电极及一完全覆盖该终端电极的隔离介电质，其中，该栅极结构的栅极电极及该终端结构的终端电极电连接一栅极电压；该基体区形成于该外延层中且环绕该第一沟渠及第二沟渠，该层间介电层设置于该基体区上；该图案化导电层设置于该层间介电层上，其中，该图案化导电层借助一第一导电插塞及一第二导电插塞分别电接触该栅极结构的栅极电极及该终端结构的终端电极。

[0008] 通过上述技术手段的具体实施，本发明的低导通电阻功率半导体组件适合被应用在可充电的电池组件，不仅如此，所述导通电阻功率半导体组件通过其新颖独特的组件布局设计，可满足微型化的需求。

[0009] 本发明的其他目的和优点可以从本发明所揭露的技术内容得到进一步的了解。为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例并配合附图作详细说明如下。

附图说明

[0010] 图1为本发明的低导通电阻功率半导体组件的布局图。

[0011] 图2为沿图1的剖线A-A的剖面示意图。

[0012] 图3为沿图1的剖线B-B的剖面示意图。

[0013] 图4为沿图1的剖线C-C的剖面示意图。

[0014] 图5为沿图1的剖线D-D的剖面示意图。

[0015] 图6为沿图1的剖线E-E的剖面示意图。

[0016] 图7为本发明的低导通电阻功率半导体组件的使用状态示意图。

[0017] 图8至图11为本发明形成栅极结构及终端结构的方法的工艺示意图。

[0018] 图12至图14为本发明形成基体区、源极区及重度基体区的方法的工艺示意图。

具体实施方式

[0019] 本发明所公开的内容涉及一种创新的功率半导体组件，为使其达到微型化的目的，其组件布局以一矩形的沟渠式终端结构以及至少两直条状的沟渠式栅极结构所建置而成。

[0020] 再者，所述沟渠式终端结构包括一终端电极及一配置于终端电极与对应的沟渠之间的隔离介电质，每一所述沟渠式栅极结构包括一栅极电极及一配置于栅极电极的下方的遮蔽电极；据此，在不导通状态下，沟渠底部厚的氧化绝缘层可承受更高的电场，因此可提高击穿电压，且可调整高外延层浓度，达到降低导通电阻的效果。

[0021] 最重要的是，所述沟渠式栅极结构的遮蔽电极及所述沟渠式终端结构的终端电极被设计成施加栅极电压，以使得当功率半导体组件启动时，电流的流动可几乎贴近于栅极结构，借此在相邻的两个栅极结构之间形成一较宽的电流通道。

[0022] 请参考图1并配合参考图2至图6，图1所示出的为本发明的较佳实施例的低导通电阻功率半导体组件的布局图，图2至图6分别代表在图1上沿不同的剖面线的剖面示意图。

[0023] 首先如图1所示，一半导体基底10上定义有一栅极导通区域11、一源极导通区域12、多个主动区域13以及多个接触区域14等，这些区域主要是为了在下文中清楚说明本发明的较佳实施例的低导通电阻功率半导体组件中的栅极和源极金属层、源极和重度基体区及接触插塞的特定设置位置。此外，图1中的两直条状的沟渠为元件沟渠15(Cell trench)，一环绕于所述两直条状的沟渠的矩形沟渠为终端沟渠16(Termination trench)；值得说明的是，元件沟渠15用来容纳栅极结构，终端沟渠16用来容纳终端结构。

[0024] 为清楚了解本发明的较佳实施例的低导通电阻功率半导体组件的结构特征，接着请参考图2至图4，图2为沿图1的剖线A-A的剖面示意图，图3为沿图1的剖线B-B的剖面示意图，图4为沿图1的剖线C-C的剖面示意图。如以上附图所示，所述低导通电阻功率半导体组件大致包括一基板20、一外延层21、至少一栅极结构22、至少一终端结构23、一层间介电层24、一图案化导电层25以及一保护层26。

[0025] 具体而言，基板20上定义有一栅极导通区域11及一与栅极导通区域11平行间隔排列的源极导通区域12(如图1所示)，基板20的材质可为半导体材料，而且可当作功率半导体组件中的漏极电极层。外延层21形成于基板20上，所述外延层21与基板20两者都具有第一导电类型(如N型或P型)，其中，基板20的掺杂浓度高于外延层21的掺杂浓度；虽然本发明的较佳实施例是以N型外延层21与N型基板20为例，但本发明并不限制于此。

[0026] 进一步而言，在外延层21中又可分为一位于基板20上的第一外延层211及一位于第一外延层211上的第二外延层212，其中，基板20、第一外延层211及第二外延层212同样为N型半导体；值得注意的是，基板20的掺杂浓度(如N+)须高于第一外延层211的掺杂浓度(如N)，而且第一外延层211的掺杂浓度须高于第二外延层212的掺杂浓度(如N－)。据此，当本发明应用于双向导通的串联组件时，可减少横向导通电阻，并增进侧向电流流通。

[0027] 请参考图5及图6，图2为沿图5的剖线D-D的的剖面示意图，图6为沿图1的剖线E-E的剖面示意图。如以上附图所示，所述外延层21具有至少一第一沟渠213及至少一第二沟渠214，其中，第一沟渠213延伸贯穿第二外延层212和部分的第一外延层211，第一沟渠213的两末端与第二沟渠214相连通，而且第二沟渠214的宽度可大于第一沟渠213的宽度。

[0028] 进一步说明形成第一沟渠213及第二沟渠214的方法，首先在外延层21上旋转涂布一光阻材料，接着对光阻材料进行曝光及图案化显影以形成一图案化光阻层，此后通过图案化光阻层对外延层21进行蚀刻以形成第一及第二沟渠213、214。上述的相关工艺步骤皆为本领域的普通技术人员所熟知的，故在此不予赘述。

[0029] 请再次参考图2至图6，栅极结构22设置于第一沟渠213，并包括一栅极电极221、一设置于栅极电极221的下方的遮蔽电极222及一完全覆盖栅极电极221及遮蔽电极222的隔离介电质。值得注意的是，本较佳实施例的栅极结构22可进一步包括一电极盖体226，所述电极盖体226的材料可为但不限于氮化硅(Si3N4)，其设置位置是在栅极电极221的上方，除了可防止栅极电极221受到过度蚀刻及其他任何伤害，还可当作离子注入工艺的自对准罩幕。

[0030] 进一步而言，栅极电极221及其下方的遮蔽电极222嵌入在第一沟渠213内，栅极电极221及遮蔽电极222之材质可为但不限于掺杂的多晶硅，其中，栅极电极221及遮蔽电极222之间配置有一极间介电层223，用以使所述两者彼此绝缘；再者，栅极电极221与第一沟渠213的侧壁上半部之间配置有一栅极介电层224，而且遮蔽电极222与第一沟渠213的侧壁下半部之间配置有一遮蔽介电层225，用以隔绝栅极及遮蔽电极221、222与周围的N型外延层21。

[0031] 终端结构23设置于第二沟渠214，并包括一终端电极231及一完全覆盖终端电极231的隔离介电质，其中，终端电极231嵌入在第二沟渠214内，其材质可为但不限于掺杂的多晶硅，隔离介电质配置于终端电极231与第二沟渠214之间。进一步而言，终端结构23中的终端电极231与栅极结构22中的遮蔽电极222彼此电连接(如图5所示)，而且所述两者主要被设计成施加栅极电压。据此，如图7所示，当功率半导体组件启动时，相邻的两个栅极结构22之间可形成一较宽的电流通道T，其中，电流的流动几乎是贴近于栅极结构22，进而可避免窄通道现象(又称夹止现象)的发生。

[0032] 进一步说明形成栅极结构22及终端结构23的方法，请参考图8至图11，所示出的为所述方法的工艺示意图。如图8所示，首先在第一及第二沟渠213、214的侧壁上形成一第一介电层22a，所述第一介电层22a的材质可包括二氧化硅或其他合适的介电材料。

[0033] 接着，形成一第一导电层22b以填满第一及第二沟渠213、214，其中第一导电层22b可为一直接沉积于第一及第二沟渠213、214而形成的掺杂多晶硅层，或者，第一导电层
22b也可为先沉积一纯质多晶硅层(Intrinsic polysilicon)于第一及第二沟渠213、214后，再利用一离子注入工艺对所述纯质多晶硅层进行掺杂而形成的掺杂多晶硅层。在实际实施时，第一导电层22b的形成方式不论是何种，都可以在其后选择性地施行一热驱入工艺。

[0034] 如图9所示，之后形成一图案化光阻层以覆盖第二沟渠214，此后对未被图案化光阻层所覆盖的第一介电层22a及第一导电层22b进行蚀刻，以移除第一沟渠213内部分的第一介电层22a及部分的第一导电层22b，所述图案化光阻层在完成蚀刻后即被移除。在上述的工艺步骤完成后，即可在第一沟渠213内形成遮蔽电极222，同时在第一沟渠213的侧壁下半部上形成遮蔽介电层225以包覆遮蔽电极222；同时，也可在第二沟渠214内形成终端电极231，以及在第二沟渠214的侧壁全部上形成电性隔离层232以包覆终端电极231，借此形成终端结构23。

[0035] 如图10所示，之后沿着第一及第二沟渠213、214的轮廓构型沉积一第二介电层23a，以使得遮蔽电极222和终端电极231和第一沟渠213的侧壁上半部都被第二介电层
23a所覆盖，所述第二介电层23a的材质可包括二氧化硅或其他合适的介电材料例如一低温氧化物及一高温氧化物的组合。此后，利用沉积及回蚀等工艺形成一第二导电层23b以填入第一沟渠213，所述第二导电层23b同样可为一掺杂多晶硅层，其形成方式可参考第一导电层22b，故在此不予赘述。在上述的工艺步骤完成后，即可在遮蔽电极222的上方形成栅极电极221，并在栅极电极221与遮蔽电极222之间形成一极间介电层223，同时在第一沟渠213的侧壁上半部上形成栅极介电层224以包覆栅极电极221。

[0036] 如图11所示，之后形成电极盖体226以填满第一沟渠213中由栅极介电层224的上表面所界定出的凹穴，而且所述电极盖体226与第二外延层212呈共平面。进一步说明形成电极盖体226的方法，首先沉积一层半满氧化硅(SiO2)层以覆盖第二外延层212表面，并同时填入上述栅极介电层224之间的凹穴，接着利用干蚀刻(Dry etch)移除外露出第一沟渠213的氧化硅层，此氧化硅层可当作良好的缓冲接合层(Buffer layer)，接着填上一层氮化硅材料(Si3N4)，然后再利用(例如但不限于)回蚀移除外露出第一沟渠213(残留于第二外延层212表面)的氮化硅材料，以形成电极盖体226于栅极电极221的上方。在上述的工艺步骤完成后，即可在第一沟渠213内形成栅极结构22。

[0037] 请再次参考图1至图3并配合参考图6，第二外延层212中形成有至少一基体区31(Body region)，其环绕第一沟渠213及第二沟渠214；所述基体区31具有不同于上述的第一导电类型的第二导电类型，也就是说，上述的第一导电类型的基板20及外延层21为n型半导体，第一导电类型的基体区31则为p型半导体。此外，基体区31中还形成有多个源极区32及多个重度基体区33，其中这些源极区32与第一沟槽213呈间隔排列(如图1及图2所示)，这些重度基体区33沿着第一方向与第一沟槽213呈间隔排列，同时沿着垂直于第一方向的第二方向与这些源极区32呈间隔排列(如图3及图6所示)。

[0038] 进一步而言，这些源极区32从装置布局来看主要是当作源极导通区域12内的主动区域13(如图1所示)，其中每一源极区32具有第一导电类型，在本较佳实施例中被设计为重掺杂的第一导电类型区域，用以在与图案化导体层25之间形成欧姆接触(Ohmic contacts)；另外，每一重度基体区33具有第二导电类型，在本较佳实施例中被设计为重掺杂的第二导电类型区域，用以调整装置的输入/输出端之间的电位差。

[0039] 进一步说明形成基体区31、源极区32及重度基体区33的方法，请参考图12至图14，所示出的为所述方法的工艺示意图。如图12所示，首先在电极盖体226形成后利用一离子注入工艺在第二外延层21中形成基体区31，所述离子注入工艺的操作条件包括但不
2
限于以硼为掺杂物，并使用6e12at/cm的掺杂剂量和介于120至180KeV的注入能量。此后，利用一热驱入工艺使基体区31达到预定的接面深度。

[0040] 在基体区31形成后，利用另一离子注入工艺在第二外延层21中形成源极区32，所2
述离子注入工艺的操作条件包括但不限于以砷为掺杂物，并使用1e15～8e15at/cm的掺杂剂量和介于40至60KeV的注入能量。此后，同样利用一热驱入工艺使源极区32达到预定的接面深度。

[0041] 如图13及图14所示，在源极区32形成后形成一层间介电层24于第二外延层212上，以覆盖栅极及终端结构22、23与源极及重度基体区32、33；所述层间介电层24的材质可包括氧化物、硼磷硅玻璃(BPSG)或其组合，而且可利用高密度电浆化学气相沉积法(HDP-CVD)或一般化学气相沉积法(CVD)形成。

[0042] 在层间介电层24形成后，首先形成一图案化光阻层(未示出)以覆盖终端结构23，而后对未被图案化光阻层所覆盖的层间介电层24进行蚀刻，使源极导通区域12内的层间界电层24与基体区31中形成有多个通孔34。在通孔34形成后，利用再一离子注入工艺在第二外延层21中形成重度掺杂区33，所述离子注入工艺的操作条件包括但不限于以二
2
氟化硼(BF2)为掺杂物，并使用1e15～3e15at/cm的掺杂剂量和介于40至60KeV的注入能量。此后，同样可利用一热驱入工艺使重度掺杂区33达到预定的接面深度。值得注意的是，栅极结构22中的226在上述的离子注入工艺中可当作自对准罩幕，借此将源极区32及重度掺杂区33精确定位，使其与第一沟渠213呈间隔设置。

[0043] 请再次参考图1至图3并配合参考图5至图6，图案化导电层25形成于层间介电层24上，图案化导电层25的材质可为钛(Ti)、氮化钛(TiN)、钨(W)、铝硅合金(Al-Si)或铝硅铜合金(Al-Si-Cu)等，但本发明并不限制于此，本较佳实施例的图案化导电层25包括沉积在源极导通区域11内的源极金属层251及沉积在栅极导通区域12内的栅极金属层252(如图1、图5及图6所示)。再者，位于源极导通区域12内，这些通孔34填满有所述源极金属层251(如图2及图3所示)，据此，源极金属层251可以和源极区32及重度掺杂区
33电性导通。

[0044] 请再次参考图1及图4，值得注意的是，本发明在栅极导通区域11内并未形成有通孔34，栅极金属层252主要是通过至少一第一接触插塞35与栅极结构22中的栅极电极221有良好的电接触，以及通过至少一第二接触插塞36与终端结构23中的终端电极有良好的电接触。

[0045] 进一步说明形成第一及第二接触插塞35、36的方法，首先在形成通孔34的同时一并在栅极导通区域11内形成有至少一第一接触孔351及至少一第二接触孔361；其中，第一接触孔351延伸贯穿层间界电层24与栅极结构22的电极盖体226与栅极介电层224，用以暴露出栅极电极221，第二接触孔361延伸贯穿层间界电层24与终端结构23的电性隔离层232，用以暴露出终端电极231。此后，使用填洞能力较佳且阻值较低的金属材料(如钨)的接触结构分别填满第一接触孔351及第二接触孔361，值得注意的是，本较佳实施例在填充金属接触结构之前，须先对第一及第二接触孔351、361施行离子注入，借此在第一及第二接触插塞35、36与栅极及终端电极221、231之间形成欧姆接触。

[0046] 此后，利用一化学机械研磨工艺(CMP)使第一及第二接触孔351、361内的金属接触结构与层间介电层24呈共平面。以此方式，可以在图1所示的这些接触区域14内分别形成第一及第二接触插塞35、36，用以当作栅极金属层252的埋入式汇流线路(如图4所示)。

[0047] 综上所述，相较于现有的功率半导体组件，本发明的低导通电阻功率半导体组件利用栅极导通区域内的导电插塞当作埋入式汇流线路，不仅可降低栅极输入电阻，而且在打线封装时完全不需要分割源极金属层，也就是说源极金属层具有较大的有效面积以利于后续的打线封装工艺。

[0048] 其次，本发明的组件布局由一矩形的沟渠式终端结构及位于其内侧的至少两直条状的沟渠式栅极结构所建置而成，其中沟渠式终端结构包括一终端电极及一配置于终端电极与对应的沟渠之间的隔离介电质，每一所述沟渠式栅极结构包括一栅极电极及一配置于栅极电极的下方的遮蔽电极；因此，本发明可满足微型化的需求，除此之外，在不导通状态下，沟渠底部较厚的氧化绝缘层可承受更高的电场，故可提高击穿电压，且可调整高外延层浓度，达到降低导通电阻的效果。

[0049] 最重要的是，所述沟渠式栅极结构的遮蔽电极及所述沟渠式终端结构的终端电极被设计成施加栅极电压，以使得当功率半导体组件启动时，电流的流动可几乎贴近于栅极结构，借此在相邻的两个栅极结构之间形成一较宽的电流通道，进而可避免窄通道现象(又称夹止现象)的发生。

[0050] 以上所述仅为本发明的实施例，其并非用以限定本发明的专利保护范围。任何本领域技术人员，在不脱离本发明的精神与范围内，所作的更改及修饰的等效替换，仍落入本发明的专利保护范围内。

[0051] 【符号说明】

[0052] 10半导体基底 11栅极导通区域

[0053] 12源极导通区域

[0054] 13主动区域

[0055] 14接触区域

[0056] 15组件沟渠

[0057] 16终端沟渠

[0058] 20基板

[0059] 21外延层 211第一外延层

[0060] 212第二外延层

[0061] 213第一沟渠

[0062] 214第二沟渠

[0063] 22栅极结构 221栅极电极

[0064] 222遮蔽电极

[0065] 223极间介电层

[0066] 224栅极介电层

[0067] 225遮蔽介电层

[0068] 226电极盖体

[0069] 22a第一介电层

[0070] 22b第一导电层

[0071] 23终端结构 231终端电极

[0072] 232电性隔离层

[0073] 23a第二介电层

[0074] 23b第二导电层

[0075] 24层间介电层

[0076] 25图案化导电层 251源极金属层

[0077] 252栅极金属层

[0078] 26保护层

[0079] 31基体区

[0080] 32源极区

[0081] 33重度基体区

[0082] 34通孔

[0083] 35第一接触插塞 351第一接触孔

[0084] 36第二接触插塞 361第二接触孔

[0085] 352、362金属接触结构

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