具有双功函数栅极结构的半导体器件及其制造方法
阅读：800发布：2024-02-26
专利汇可以提供具有双功函数栅极结构的半导体器件及其制造方法专利检索，专利查询，专利分析的服务。并且一种 半导体 器件，包括：本体，包括第一结区；柱体，设置在本体之上并且包括垂直 沟道 区和垂直沟道区之上的第二结区；栅极沟槽，暴露柱体的侧表面；栅极 电介质 层， 覆盖 栅极沟槽；以及栅 电极 ，嵌入栅极沟槽中，其中 栅极电介质 层插入在栅电极与栅极沟槽之间。栅电极包括：第一 功函数 内衬 ，与垂直沟道区重叠并且包括含 铝 金属氮化物；第二功函数内衬，与第二结区重叠并且包括含 硅 非金属材料；以及空气间隙，设置在第二功函数内衬与第二结区之间。，下面是具有双功函数栅极结构的半导体器件及其制造方法专利的具体信息内容。
1.一种半导体器件，包括：
本体，包括第一结区；
柱体，设置在本体之上并且包括垂直沟道区和垂直沟道区之上的第二结区；
栅极沟槽，暴露柱体的侧表面；
栅极电介质层，提供在栅极沟槽中和柱体的侧表面之上；以及
栅电极，提供在栅极沟槽中，其中栅极电介质层插入在栅电极和栅极沟槽之间，其中栅电极包括：
第一功函数内衬，位于垂直沟道区之上并且包括含铝金属氮化物；
第二功函数内衬，位于第二结区之上并且包括含硅非金属材料；以及
空气间隙，设置在第二功函数内衬与第二结区之间。
2.根据权利要求1所述的半导体器件，还包括：
位线沟槽，形成在本体中；
位线，提供在位线沟槽中并且电耦接至第一结区；
位线遮盖层，覆盖位线的顶表面和侧表面；以及
存储元件，电耦接至第二结区。
3.根据权利要求1所述的半导体器件，其中第一功函数内衬包括具有比第二功函数内衬高的功函数的材料。
4.根据权利要求1所述的半导体器件，其中，第一功函数内衬包括氮化铝钛TiAlN，以及其中，第二功函数内衬包括掺杂N型杂质的多晶硅。
5.根据权利要求1所述的半导体器件，其中栅电极还包括：
第一低电阻率电极，提供在第一功函数内衬之上；以及
第二低电阻率电极，位于第二功函数内衬之上。
6.根据权利要求5所述的半导体器件，其中，第二低电阻率电极包括与第二功函数内衬不反应的材料。
7.根据权利要求5所述的半导体器件，其中，第一低电阻率电极包括与第二功函数内衬不反应的无氟材料。
8.根据权利要求1所述的半导体器件，其中栅电极包括：
主体；以及
来自主体的一对第一分支部和第二分支部，
其中主体沿第一方向延伸，
其中，所述一对第一分支部和第二分支部中的每个沿不同于第一方向的第二方向延伸，以及
其中，主体、第一分支部和第二分支部分别形成在柱体的第一侧表面、第二侧表面和第三侧表面之上。
9.根据权利要求1所述的半导体器件，其中栅电极还包括：
第一低电阻率电极，覆盖第一功函数内衬的侧表面；
第二低电阻率电极，覆盖第二功函数内衬的侧表面；以及
上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。
10.一种半导体器件，包括：
本体，包括第一结区；
位线沟槽，形成在本体中；
位线，提供在位线沟槽中并且电耦接至第一结区；
位线遮盖层，提供在位线的顶表面之上和侧表面之上；
一对第一柱体和第二柱体，设置在本体之上并且包括垂直沟道区和垂直沟道区之上的第二结区；
栅极沟槽，具有：主沟槽，暴露第一柱体与第二柱体之间的间隔；以及分支沟槽，暴露第一柱体和第二柱体的侧表面；
一对第一栅电极和第二栅电极，提供在栅极沟槽中的、第一柱体和第二柱体的一侧表面之上；以及
存储元件，分别与第二结区电耦接，
其中，第一栅电极和第二栅电极中的每个包括：
第一功函数内衬，位于垂直沟道区的侧表面之上并且包括含铝金属氮化物；
第二功函数内衬，位于第二结区的侧表面之上并且包括含硅非金属材料；以及空气间隙，设置在第二功函数内衬与第二结区之间。
具有双功函数栅极结构的半导体器件及其制造方法
[0001] 相关申请的交叉引用
技术领域
背景技术
发明内容
[0006] 同样，各种实施例是针对一种能够改善刷新特性的存储单元。
[0007] 进一步，各种实施例是针对一种具有改善性能的电子设备。
[0008] 在实施例中，一种半导体器件可以包括：本体，包括第一结区；柱体，设置在本体之上并且包括垂直沟道区和垂直沟道区之上的第二结区；栅极沟槽，暴露柱体的侧表面；栅极电介质层，提供在栅极沟槽中和柱体的侧表面之上；以及栅电极，提供在栅极沟槽中，其中栅极电介质层插入在栅电极和栅极沟槽之间，其中栅电极包括：第一功函数内衬，位于垂直沟道区之上并且包括含铝金属氮化物；第二功函数内衬，位于第二结区之上并且包括含硅非金属材料；以及空气间隙，设置在第二功函数内衬与第二结区之间。半导体器件还可以包括：位线沟槽，形成在本体中；位线，提供在位线沟槽中并且电耦接至第一结区；位线遮盖层，覆盖位线的顶表面和侧表面；以及存储元件，电耦接至第二结区。第一功函数内衬可以包括具有比第二功函数内衬高的功函数的材料。第一功函数内衬可以包括氮化铝钛(TiAlN)，以及第二功函数内衬可以包括掺杂N型杂质的多晶硅。栅电极还可以包括：第一低电阻率电极，提供在第一功函数内衬之上；以及第二低电阻率电极，位于第二功函数内衬之上。第二低电阻率电极可以包括与第二功函数内衬不反应的材料。第一低电阻率电极可以包括与第二功函数内衬不反应的无氟材料。栅电极可以包括：主体；以及来自主体的一对第一分支部和第二分支部，主体沿第一方向延伸，其中，所述一对第一分支部和第二分支部中的每个沿不同于第一方向的第二方向延伸，以及主体、第一分支部和第二分支部分别形成在柱体的第一侧表面、第二侧表面和第三侧表面之上。栅电极还可以包括：第一低电阻率电极，覆盖第一功函数内衬的侧表面；第二低电阻率电极，覆盖第二功函数内衬的侧表面；以及上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。第一低电阻率电极可以包括与第二公函数内衬不反应的材料，以及第二低电阻率电极可以包括与第二功函数内衬反应的材料。栅电极还可以包括：第一低电阻率电极，覆盖第一功函数内衬的侧表面；下阻碍物，设置在第一功函数内衬与第一低电阻率电极之间；第二低电阻率电极，覆盖第二功函数内衬的侧表面；以及上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。第一低电阻率电极和第二低电阻率电极包括与第二功函数内衬反应的材料。
[0009] 在实施例中，一种半导体器件可以包括：本体，包括第一结区；位线沟槽，形成在本体中；位线，提供在位线沟槽中并且电耦接至第一结区；位线遮盖层，提供在位线的顶表面之上和侧表面之上；一对第一柱体和第二柱体，设置在本体之上并且包括垂直沟道区和垂直沟道区之上的第二结区；栅极沟槽，具有：主沟槽，其暴露第一柱体与第二柱体之间的间隔；以及分支沟槽，其暴露第一柱体和第二柱体的侧表面；一对第一栅电极和第二栅电极，提供在栅极沟槽中的、第一柱体和第二柱体的一侧表面之上；以及存储元件，分别与第二结区电耦接，其中，第一栅电极和第二栅电极中的每个包括：第一功函数内衬，位于垂直沟道区的侧表面之上并且包括含铝金属氮化物；第二功函数内衬，位于第二结区的侧表面之上并且包括含硅非金属材料；以及空气间隙，设置在第二功函数内衬与第二结区之间。第一栅电极和第二栅电极中的每个可以包括：主体，设置在第一柱体与第二柱体之间；以及从主体延伸的一对第一分支部和第二分支部，主体沿第一方向延伸，其中，所述一对第一分支部和第二分支部中的每个沿不同于第一方向的第二方向延伸，主体、第一分支部和第二分支部形成在第一柱体和第二柱体中的每个的侧表面之上。侧表面可以包括：第一侧表面，位于主体之上；第二侧表面，位于第一分支部之上；以及第三侧表面，位于第二分支部之上。第一柱体和第二柱体中的每个还可以包括：第四侧表面；以及隔离层，接触第四侧表面。第一功函数内衬可以包括氮化铝钛(TiAlN)，以及第二功函数内衬可以包括掺杂N型杂质的多晶硅。第一栅电极和第二栅电极中的每个还可以包括：第一低电阻率电极，位于第一功函数内衬之上；以及第二低电阻率电极，位于第二功函数内衬之上。第一栅电极和第二栅电极中的每个还可以包括：第一低电阻率电极，位于第一功函数内衬之上；第二低电阻率电极，位于第二功函数内衬之上；以及上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。第一栅电极和第二栅电极中的每个还可以包括：第一低电阻率电极，位于第一功函数内衬之上；
下阻碍物，设置在第一功函数内衬与第一低电阻率电极之间；第二低电阻率电极，位于第二功函数内衬之上；以及上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。
下阻碍物，设置在第一功函数内衬与第一低电阻率电极之间；第二低电阻率电极，位于第二功函数内衬之上；以及上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。
[0010] 在实施例中，一种制造半导体器件的方法可以包括：形成柱体；在柱体的下侧表面之上和上侧表面之上形成栅极电介质层；形成栅电极，所述栅电极包括柱体的下侧表面之上的第一功函数内衬；在柱体的上侧表面之上形成第二功函数内衬，在第二功函数内衬与柱体的上侧表面之间形成间隙；遮盖间隙以形成空气间隙；以及在柱体中形成具有与空气间隙和第二功函数内衬重叠的深度的结区。在结区与第二功函数内衬之间提供空气间隙。形成柱体可以包括：准备衬底；刻蚀衬底以形成线型有源区；将线型有源区图案化以形成岛型有源区；刻蚀岛型有源区以形成预备柱体；以及刻蚀预备柱体以形成柱体。形成栅电极可以包括：在柱体的下侧表面和上侧表面之上形成预备第一功函数内衬；在预备第一功函数内衬之上形成第二功函数内衬；以及将预备第一功函数内衬凹进以形成第一功函数内衬。
第一功函数内衬不在第二功函数内衬之上延伸。第一功函数内衬可以包括氮化铝钛。第二功函数内衬可以包括掺杂N型杂质的多晶硅。形成栅电极可以包括：在栅极电介质层之上形成第一功函数内衬层；刻蚀第一功函数内衬层以形成设置在柱体的下侧表面上的预备第一功函数内衬；在预备第一功函数内衬之上并且在比柱体的顶表面低的水平高度处形成第一低电阻率电极；在比第一低电阻率电极和预备第一功函数内衬高的水平高度处形成第二功函数内衬层；在第二功函数内衬层之上形成第二低电阻率层；将第二低电阻率层和第二功函数内衬层凹进以在比柱体的顶表面低的水平高度处形成第二低电阻率电极和第二功函数内衬；以及使预备第一功函数内衬凹进以与第二功函数内衬不重叠，并且形成第一功函数内衬和间隙。第二低电阻率电极由与第二功函数内衬不反应的材料形成，第一低电阻率电极由无氟材料形成，第一低电阻率电极由与第二功函数内衬不反应的材料形成。第一低电阻率电极由与第二功函数内衬不反应的材料形成，以及第二低电阻率电极由与第二功函数内衬反应的材料形成。所述方法还可以包括：形成设置在第二功函数内衬与第二低电阻率电极之间的上阻碍物。所述方法还可以包括：形成设置在第一功函数内衬与第一低电阻率电极之间的下阻碍物；以及形成设置在第二功函数内衬与第二低电阻率电极之间的上阻碍物。形成柱体可以包括：准备衬底；刻蚀衬底以形成线型有源区；将线型有源区图案化以形成岛型有源区；刻蚀岛型有源区以形成位线沟槽和预备柱体；刻蚀预备柱体以形成与位线沟槽和柱体交叉的栅极沟槽，柱体具有第一侧表面、第二侧表面和第三侧表面，以及栅极沟槽暴露第一侧表面；以及形成第一分支沟槽和第二分支沟槽，第一分支沟槽和第二分支沟槽通过延伸栅极沟槽来暴露柱体的第二侧表面和第三侧表面。栅电极可以包括设置在第一分支沟槽中的第一分支部以及设置在第二分支沟槽中的第二分支部。
第一功函数内衬不在第二功函数内衬之上延伸。第一功函数内衬可以包括氮化铝钛。第二功函数内衬可以包括掺杂N型杂质的多晶硅。形成栅电极可以包括：在栅极电介质层之上形成第一功函数内衬层；刻蚀第一功函数内衬层以形成设置在柱体的下侧表面上的预备第一功函数内衬；在预备第一功函数内衬之上并且在比柱体的顶表面低的水平高度处形成第一低电阻率电极；在比第一低电阻率电极和预备第一功函数内衬高的水平高度处形成第二功函数内衬层；在第二功函数内衬层之上形成第二低电阻率层；将第二低电阻率层和第二功函数内衬层凹进以在比柱体的顶表面低的水平高度处形成第二低电阻率电极和第二功函数内衬；以及使预备第一功函数内衬凹进以与第二功函数内衬不重叠，并且形成第一功函数内衬和间隙。第二低电阻率电极由与第二功函数内衬不反应的材料形成，第一低电阻率电极由无氟材料形成，第一低电阻率电极由与第二功函数内衬不反应的材料形成。第一低电阻率电极由与第二功函数内衬不反应的材料形成，以及第二低电阻率电极由与第二功函数内衬反应的材料形成。所述方法还可以包括：形成设置在第二功函数内衬与第二低电阻率电极之间的上阻碍物。所述方法还可以包括：形成设置在第一功函数内衬与第一低电阻率电极之间的下阻碍物；以及形成设置在第二功函数内衬与第二低电阻率电极之间的上阻碍物。形成柱体可以包括：准备衬底；刻蚀衬底以形成线型有源区；将线型有源区图案化以形成岛型有源区；刻蚀岛型有源区以形成位线沟槽和预备柱体；刻蚀预备柱体以形成与位线沟槽和柱体交叉的栅极沟槽，柱体具有第一侧表面、第二侧表面和第三侧表面，以及栅极沟槽暴露第一侧表面；以及形成第一分支沟槽和第二分支沟槽，第一分支沟槽和第二分支沟槽通过延伸栅极沟槽来暴露柱体的第二侧表面和第三侧表面。栅电极可以包括设置在第一分支沟槽中的第一分支部以及设置在第二分支沟槽中的第二分支部。
[0011] 在实施例中，一种制造半导体器件的方法可以包括：准备可以包括第一结区的衬底；刻蚀衬底以形成在栅极沟槽中彼此分离的第一柱体和第二柱体；在栅极沟槽中形成预备栅电极，预备栅电极包括(i)第一柱体和第二柱体的下侧表面和上侧表面之上的预备第一功函数内衬，和(ii)第一柱体和第二柱体的上侧表面之上的第二功函数内衬；将预备栅电极分离；以及形成与第一柱体的上侧表面和下侧表面重叠的第一栅电极和与第二柱体的上侧表面和下侧表面重叠的第二栅电极；将预备第一功函数内衬凹进以与第二功函数内衬不重叠，以及形成间隙；遮盖所述间隙，以及形成空气间隙；以及在第一柱体和第二柱体中形成具有与空气间隙重叠的深度的第二结区，其中第一柱体和第二柱体中的每个具有第一侧表面、第二侧表面和第三侧表面，以及栅极沟槽暴露第一柱体和第二柱体的第一侧表面。
[0012] 在实施例中，一种存储单元可以包括：本体，包括位线沟槽；柱体，包括：形成在位线沟槽的底表面之上的本体中的第一结区、与第一结区电耦接并且嵌入在位线沟槽中的掩埋位线、设置在本体之上的垂直沟道区以及垂直沟道区之上的第二结区；栅极沟槽，暴露柱体的侧表面；栅极电介质层，覆盖栅极沟槽；以及掩埋字线，嵌入在栅极沟槽中，其中栅极电介质层插入在掩埋字线与栅极沟槽之间，掩埋字线包括：高功函数内衬，与垂直沟道区重叠并且包括氮化铝钛；低功函数内衬，与第二结区重叠并且包括N型掺杂多晶硅；以及空气间隙，设置在低功函数内衬与第二结区之间。
[0013] 在实施例中，一种电子设备可以包括多个半导体器件，所述多个半导体器件的至少任意一个包括：本体，包括第一结区；柱体，设置在本体之上并且包括垂直沟道区和垂直沟道区之上的第二结区；栅极沟槽，暴露柱体的侧表面；栅极电介质层，覆盖栅极沟槽；以及栅电极，嵌入在栅极沟槽中，其中栅极电介质层插入在栅电极与栅极沟槽之间，栅电极包括：高功函数内衬，与垂直沟道区重叠并且包括氮化铝钛；低功函数内衬，与第二结区重叠并且包括N型掺杂多晶硅；以及空气间隙，设置在低功函数内衬与高功函数内衬之间。附图说明
[0014] 图1是示出根据第一实施例的半导体器件的剖面图。
[0015] 图2是沿图1的线A-A’截取的平面图。
[0016] 图3是示出根据第二实施例的半导体器件的剖面图。
[0017] 图4是示出根据第三实施例的半导体器件的剖面图。
[0018] 图5A至图5G是描述用于制造根据第一实施例的半导体器件的方法的示例的剖面图。
[0019] 图6A至图6G是分别沿图5A至图5G的线A-A’截取的平面图。
[0020] 图7A至图7K是描述用于形成根据第一实施例的半导体器件的栅电极的方法的示例的剖面图。
[0021] 图8A至8K是分别沿图7A至7K的线A-A’截取的平面图。
[0022] 图9A至图9E是描述用于形成根据第二实施例的半导体器件的栅电极的方法的示例的剖面图。
[0023] 图10A至图10H是描述用于形成根据第三实施例的半导体器件的栅电极的方法的示例的剖面图。
[0024] 图11是示出包括根据实施例的半导体器件的电子设备的示图。
具体实施方式
[0025] 以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同形式实现且不应当解释为局限于本文所阐述的实施例。更确切地说，提供这些实施例使得本公开将是彻底和完整的，并且将本发明的范围完全传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。
[0026] 附图不一定按比例绘制，在某些情况下，可以放大比例以清楚地说明实施例的特征。当第一层被称为在第二层“上”或衬底“上”时，不仅是指其中第一层直接形成在第二层或衬底上的情况，还指其中第三层存在于第一层与第二层或衬底之间的情况。
[0027] 图1是示出根据第一实施例的半导体器件的剖面图。图2是沿图1的线A-A’截取的平面图。根据第一实施例的半导体器件可以包括存储单元。
[0028] 半导体器件100可以包括衬底101。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、掺碳硅、它们的组合或者它们的多层。在另一实施例中，衬底101可以包括半导体材料(诸如锗)。而且，衬底101可以包括III/V族半导体材料，例如，复合物半导体衬底(诸如GaAs)。进一步，衬底101可以包括绝缘硅片(SOI)衬底。
[0029] 隔离层和有源区可以形成在衬底101上。隔离层可以包括第一隔离层102A和第二隔离层102B。有源区可以由第一隔离层102A和第二隔离层102B限定。第一隔离层102A可以沿第一方向①延伸，而第二隔离层102B可以沿与第一方向①交叉的第二方向②延伸。第一隔离层102A可以通过第二隔离层102B而变得不连续。第一隔离层102A和第二隔离层102B可以是通过沟槽刻蚀而形成的浅沟槽隔离(STI)区。第一隔离层102A和第二隔离层102B可以通过将电介质材料填充在隔离沟槽(未编号)中而形成。第一隔离层102A和第二隔离层102B可以由相同材料或不同材料形成。例如，第一隔离层102A和第二隔离层102B中的每个可以包括氧化硅、氮化硅或它们的组合。
[0030] 有源区可以是岛型。多个有源区可以沿第二方向②安置，并且第一隔离层102A插入多个有源区之间。所述多个有源区可以以均匀间距彼此间隔开并且可以具有彼此相同的大小。每个有源区可以具有长轴和短轴。第二隔离层102B可以设置在有源区的长轴之间。第一隔离层102A可以设置在有源区的短轴之间。在下文，将针对一个有源区做出描述。有源区可以包括本体103以及设置在本体103上的第一柱体P1和第二柱体P2。第一柱体P1和第二柱体P2可以形成对并且彼此对称。第一柱体P1和第二柱体P2中的每个的一侧表面可以接触第二隔离层102B。
[0031] 衬底101可以包括沟槽。沟槽可以包括位线沟槽106A和位线沟槽106A之上的栅极沟槽106B。位线沟槽106A可以沿第三方向③延伸。第三方向③可以是与第一方向①和第二方向②交叉的方向。栅极沟槽106B可以沿第二方向②延伸。第二方向②可以是与第一方向①和第三方向③交叉的方向。
[0032] 位线沟槽106A可以嵌入在本体103中。第一柱体P1和第二柱体P2可以通过栅极沟槽106B彼此分离。位线108可以嵌入在位线沟槽106A中。位线遮盖层109可以形成在位线108上。位线108可以包括低电阻率金属。位线108可以包括钨。位线遮盖层109可以包括电介质材料。位线遮盖层109可以包括氧化硅、氮化硅或它们的组合。位线遮盖层109可以覆盖位线108的侧表面和顶表面。在该结构中，位线108可以被称为掩埋位线。
[0033] 栅极沟槽106B可以是第一柱体P1与第二柱体P2之间的分离间隔。一对栅极结构111A和111B可以嵌入在栅极沟槽106B中。在一对栅极结构111A和111B之间，第一栅极结构
111A可以与第一柱体P1的侧表面重叠，而第二栅极结构111B可以与第二柱体P2的侧表面重叠。
111A可以与第一柱体P1的侧表面重叠，而第二栅极结构111B可以与第二柱体P2的侧表面重叠。
[0034] 第一栅极结构111A和第二栅极结构111B可以彼此对称。第一栅极结构111A和第二栅极结构111B中的每个可以包括栅极电介质层110、栅电极105、栅极遮盖层116和空气间隙117。第一栅极结构111A的栅极遮盖层116和第二栅极结构111B的栅极遮盖层116可以彼此集成为形成单个本体。即，栅极遮盖层116可以填充第一栅极结构111A与第二栅极结构111B之间的间隔。栅电极105的顶表面可以设置在比第一柱体P1和第二柱体P2的顶表面低的水平高度处。栅极遮盖层116的顶表面可以位于与第一柱体P1和第二柱体P2的顶表面相同的水平高度处。由于每个栅电极105设置在栅极沟槽106B中且由栅极遮盖层116覆盖，因此栅电极105可以具有掩埋结构。这可以被称为掩埋栅电极。半导体器件100可以应用于存储单元。因此，第一栅极结构111A和第二栅极结构111B可以成为掩埋字线。
[0035] 栅极电介质层110可以形成在栅极沟槽106B的侧壁上。即，栅极电介质层110可以覆盖栅极沟槽106B。而且，栅极电介质层110可以覆盖第一柱体P1和第二柱体P2的下侧表面和上侧表面。栅极电介质层110可以包括氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)材料或它们的组合。高介电常数材料可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高介电常数材料可以包括具有高于3.9的介电常数的材料。再例如，高介电常数材料可以包括具有高于10的介电常数的材料。再例如，高介电常数材料可以包括具有10至30的介电常数的材料。高介电常数材料可以包括至少一种金属元素。高介电常数材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或它们的组合。在另一实施例中，高介电常数材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或它们的组合。在另一实施例中，可以使用本领域已知的其他高介电常数材料。
[0036] 栅电极105的底表面可以接触位线遮盖层109。即，位线遮盖层109可以设置在栅电极105与位线108之间。第一栅极结构111A的栅电极105可以与第一柱体P1的侧表面重叠。第二栅极结构111B的栅电极105可以与第二柱体P2的侧表面重叠。
[0037] 栅电极105可以包括第一功函数内衬113和第二功函数内衬115。第一功函数内衬113可以形成在第一柱体P1和第二柱体P2中的每个的下侧表面与栅极电介质层110之间。第二功函数衬底115可以形成在第一柱体P1和第二柱体P2中的每个的上侧表面与栅极电介质层110之间。第一柱体P1和第二柱体P2中的每个的下侧表面可以对应于垂直沟道区104。第一柱体P1和第二柱体P2中的每个的上侧表面可以对应于第二结区118。
[0038] 分别与第二功函数内衬115重叠的结区118可以分别形成在第一柱体P1和第二柱体P2中。第一结区107可以形成在本体103中。第一结区107可以电耦接至位线108。第一结区107可以设置在比第二结区118低的水平高度处。垂直设置的垂直沟道区104可以形成在第一结区107与第二结区118之间。垂直沟道区104可以布置在比第一结区107高的水平高度处，以及第二结区118可以布置在比垂直沟道区104高的水平高度处。每个第二结区118可以与存储元件130电耦接。第一柱体P1和第二柱体P2中的每个可以具有包括垂直沟道区104和垂直设置在垂直沟道区104上的第二结区118的结构。第一结区107和第二结区118可以掺杂有导电型杂质。例如，导电型杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一结区107和第二结区118可以掺杂有相同的导电型杂质。第一结区107和第二结区118可以分别对应于源极区和漏极区。第二结区118可以不与第一功函数内衬113重叠。第一功函数内衬113可以与垂直沟道区104重叠。第一功函数内衬113可以不与第一结区107重叠。
[0039] 空气间隙117可以设置在第二功函数内衬115与第二结区118之间。即，空气间隙117可以与第二结区118重叠。第一功函数内衬113可以设置在空气间隙117之下。第一功函数内衬113和第二功函数内衬115可以彼此不重叠。
[0040] 存储元件130可以实现为各种类型。存储元件130可以是电容器。因此，存储元件130可以包括与第二结区118电耦接的储存节点。储存节点可以是圆筒型或柱型。电容器电介质层可以形成在储存节点的表面上。电容器电介质层可以包括氧化锆、氧化铝、氧化铪等。例如，电容器电介质层可以具有其中层叠第一氧化锆、氧化铝和第二氧化锆的ZAZ结构。
板极节点(plate node)形成在电容器电介质层上。储存节点和板极节点可以包括含金属材料。
板极节点(plate node)形成在电容器电介质层上。储存节点和板极节点可以包括含金属材料。
[0041] 在另一实施例中，存储元件130可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括硫属化合物材料(诸如，碲(Te)和硒(Se))。在另一实施例中，可变电阻器可以包括过渡金属氧化物。在另一实施例中，可变电阻器可以是磁性隧道结(MTJ)。
[0042] 参照图2，第一栅极结构111A和第二栅极结构111B中的每个可以包括主体M、第一分支部E1和第二分支部E2。主体M可以平行于栅极沟槽106B，而第一分支部E1和第二分支部E2可以从主体M分支。主体M、第一分支部E1和第二分支部E2可以是覆盖第一柱体P1和第二柱体P2中的每个的至少三个侧表面的类型。在第一栅极结构111A中，主体M可以沿与位线108交叉的方向延伸，以及第一分支部E1和第二分支部E2中的每个可以设置在相邻第一柱体P1之间。以与第一栅极结构111A相同的方式，在第二栅极结构111B中，主体M可以沿与位线108交叉的方向延伸，以及第一分支部E1和第二分支部E2中的每个可以设置在相邻第二柱体P2之间。
[0043] 栅极沟槽106B可以是沿任意一个方向延伸的线型。栅极沟槽106B可以包括主沟槽T、第一分支沟槽T1和第二分支沟槽T2。栅极沟槽106B可以具有与第一栅极结构111A和第二栅极结构111B相同的结构。例如，第一栅极结构111A和第二栅极结构111B的主体M可以设置在主沟槽T中，第一栅极结构111A和第二栅极结构111B的第一分支部E1可以设置在第一分支沟槽T1中，以及第一栅极结构111A和第二栅极结构111B的第二分支部E2可以设置在第二分支沟槽T2中。主沟槽T可以沿与位线沟槽106A交叉的方向延伸，以及第一分支沟槽T1和第二分支沟槽T2可以设置在相邻第一柱体P1之间和相邻第二柱体P2之间。
[0044] 在下文中，将详细描述栅电极105。
[0045] 栅电极105可以包括低电阻率部分、功函数部分和空气间隙117。功函数部分可以包括第一功函数内衬113和第二功函数内衬115。低电阻率部分可以包括第一低电阻率电极112和第二低电阻率电极114。第一低电阻率电极112可以覆盖第一功函数内衬113的侧表面。第二低电阻率电极114可以覆盖第二功函数内衬115的侧表面。空气间隙117可以设置在第二功函数内衬115与第二结区118之间。
[0046] 在下文中，第一功函数内衬113和第一低电阻率电极112将被共同地称为下掩埋部分。第二功函数内衬115和第二低电阻率电极114将被共同地称为上掩埋部分。
[0047] 下掩埋部分可以包括第一功函数内衬113和第一低电阻率电极112。第一低电阻率电极112可以与第一柱体P1和第二柱体P2中的每个的下侧表面重叠。第一功函数内衬113可以设置在第一低电阻率电极112与栅极电介质层110之间。第一功函数内衬113与第一低电阻率电极112的顶表面的高度可以是相同的。第一功函数内衬113可以覆盖第一柱体P1和第二柱体P2中的每个的下侧表面，并且可以不与第一结区107和第二结区118重叠。例如，第一功函数内衬113可以与垂直沟道区104重叠。
[0048] 上掩埋部分可以包括第二功函数内衬115和第二低电阻率电极114。第二低电阻率电极114可以与第一柱体P1和第二柱体P2中的每个的上侧表面重叠。第二功函数内衬115可以设置在第二低电阻率电极114与栅极电介质层110之间。第二功函数内衬115可以不在第一低电阻率电极112与第二低电阻率电极114之间延伸。第二功函数内衬115与第二低电阻率电极114的顶表面的高度可以是相同的。第二功函数内衬115覆盖第一柱体P1和第二柱体P2中的每个的上侧表面，并且可以至少与第二结区118重叠。
[0049] 栅极遮盖层116可以形成在上掩埋部分上。栅极遮盖层116保护栅电极105。栅极遮盖层116可以包括电介质材料。栅极遮盖层116可以包括氮化硅、氮氧化硅或它们的组合。在另一实施例中，栅极遮盖层116可以包括氮化硅和氧化硅的组合。
[0050] 第一功函数内衬113和第二功函数内衬115可以是导电材料。第一功函数内衬113和第二功函数内衬115由不同的功函数材料形成。第一功函数内衬113可以具有比第二功函数内衬115高的功函数。第一功函数内衬113可以包括高功函数材料。第二功函数内衬115可以包括低功函数材料。高功函数材料是具有比具有中间禁带功函数值的硅高的功函数的材料。低功函数材料是具有比具有中间禁带功函数值的硅低的功函数的材料。即，高功函数材料可以具有高于4.5eV的功函数，而低功函数材料可以具有低于4.5eV的功函数。第一功函数内衬113可以包括含金属材料。第二功函数内衬115可以包括非金属材料。
[0051] 第一功函数内衬113可以包括金属氮化物，而第二功函数内衬115可以包括含硅材料。第一功函数内衬113可以包含具有高功函数的第一功函数调节物质。第一功函数调节物质可以包括铝(Al)。因此，第一功函数内衬113可以包括包含铝的金属氮化物。包含铝的金属氮化物的功函数高于不包含铝的金属氮化物的功函数。在实施例中，第一功函数内衬113可以包括含铝氮化钛。含铝氮化钛还可以被称为氮化铝钛(TiAlN)或掺铝氮化钛(掺Al TiN)。第一功函数内衬113可以保护栅极电介质层110免受第一低电阻率电极112之害。例如，第一功函数内衬113可以防止包含在第一低电阻率电极112中的杂质扩散至栅极电介质层110。
[0052] 第二功函数内衬115具有低功函数。第二功函数内衬115可以包含具有低功函数的第二功函数调节物质。第二功函数调节物质可以包括N型掺杂物。因此，第二功函数内衬115可以包括包含N型掺杂物的含硅材料。在实施例中，第二功函数内衬115可以包括多晶硅或掺杂N型掺杂物的多晶硅(在下文中，被称为N型掺杂多晶硅)。N型掺杂多晶硅具有低功函数。N型掺杂物可以包括磷(P)或砷(As)。第二功函数内衬115可以与第二结区118重叠。例如，第二功函数内衬115可以与第二结区118重叠。
[0053] 第一低电阻率电极112包括具有比第一功函数内衬113低的特定电阻率的材料。第二低电阻率电极114包括具有比第二功函数内衬115低的特定电阻率的材料。第一低电阻率电极112和第二低电阻率电极114可以由相同的材料或不同的材料形成。第一低电阻率电极112和第二低电阻率电极114可以由低电阻率材料形成。在该结构中，栅电极105的电阻率通过第一低电阻率电极112和第二低电阻率电极114而减小。第一低电阻率电极112和第二低电阻率电极114包括低电阻率含金属材料。为了减小栅电极105的电阻率，第二功函数内衬
115可以形成为薄厚度。在该结构中，栅电极105的电阻率可以通过增大金属材料的体积而显著减小。
115可以形成为薄厚度。在该结构中，栅电极105的电阻率可以通过增大金属材料的体积而显著减小。
[0054] 在第一实施例中，第二低电阻率电极114可以由关于第二功函数内衬115的非反应材料形成。即，第二低电阻率电极114可以由与第二功函数内衬115不反应的材料形成。例如，当氮化钛用作第二低电阻率电极114时，第二功函数内衬115的硅和第二低电阻率电极114彼此不反应。因此，可以省略第二低电阻率电极114与第二功函数内衬115之间的阻碍物。
[0055] 因此，第二低电阻率电极114可以由低电阻率含金属材料形成，所述低电阻率含金属材料具有比第二功函数内衬115低的特定电阻率并且与第二功函数内衬115不反应。
[0056] 第一低电阻率电极112可以由低电阻率含金属材料形成，所述低电阻率含金属材料具有比第一功函数内衬113和第二功函数内衬115低的特定电阻率并且与第二功函数内衬115不反应。此外，第一低电阻率电极112可以由不腐蚀栅极电介质层110的材料形成。例如，第一低电阻率电极112可以由不包括杂质(诸如氟)的材料形成。
[0057] 第一低电阻率电极112和第二低电阻率电极114可以包括氮化钛。由于第二低电阻率电极114是关于第二功函数内衬115的非反应材料并且第一低电阻率电极112是不含氟的材料，因此栅电极105可以不需要阻碍物，因此被称为无阻碍物栅电极。
[0058] 第一结区107、第二结区118和第一栅极结构111A可以形成第一晶体管。第一结区107、第二结区118和第二栅极结果111B可以形成第二晶体管。第一晶体管和第二晶体管中的每个可以被称为掩埋栅极型晶体管。垂直沟道区104可以沿栅极沟槽106B的表面限定并且被限定在第一结区107与第二结区118之间。在实施例中，垂直沟道区104可以被掺杂。
[0059] 根据第一实施例，通过第一功函数内衬113来调节或偏移阈值电压(Vt)。例如，第一功函数内衬113的铝在第一功函数内衬113和栅极电介质层110的界面处形成偶极子层。偶极子层可以改变下掩埋部分的功函数并且相应地可以偏移阈值电压。结果，通过第一功函数内衬113可以减小沟道剂量(dose)。这样，第一功函数内衬113可以是包含偶极子形成物质的材料。
[0060] 进一步，在第一实施例中，由于第二功函数内衬115具有低功函数，因此可以抑制在第二结区118处的栅致漏极泄漏(GIDL)。当高功函数的第一功函数内衬113与第二结区118重叠时，可能增加栅致漏极泄漏。因此，可以在高度上调节第一功函数内衬113以不与第二结区118重叠。N型功函数金属具有比N型掺杂多晶硅高的功函数。当N型功函数金属用作第二功函数内衬115时，获取与N型掺杂多晶硅对应的低功函数是困难的。因此，作为第二功函数内衬115，N型掺杂多晶硅优于N型功函数金属。
[0061] 虽然第二功函数内衬115的特定电阻率可以相对地高于其他金属材料，但是对栅电极105的电阻率产生的影响可以通过减小第二功函数内衬115在栅电极105中的比率(即，厚度)而最小化。
[0062] 通过空气间隙117可以进一步抑制栅致漏极泄漏(GIDL)。例如，即使栅极电介质层110的厚度薄，形成在第二结区118与栅电极105之间的空气间隙117和第二功函数内衬115也可以进一步抑制栅致漏极泄漏(GIDL)。
[0063] 栅电极105可以是双功函数垂直栅电极。例如，双功函数垂直栅电极包括具有高功函数的第一功函数内衬113以及具有低功函数的第二功函数内衬115。
[0064] 当半导体器件100被应用至DRAM时，存储单元可以包括栅极结构111A和111B(即，掩埋字线)，栅极结构111A和111B包括高功函数的第一功函数内衬113和低功函数的第二功函数内衬115。因此，DRAM的刷新特性可以得到改善。而且，由于掩埋字线和掩埋位线嵌入在衬底101中，因此集成度可以得到改善。
[0065] 图3是示出根据第二实施例的半导体器件的剖面图。根据第二实施例的半导体器件200的某些组件可以与根据第一实施例的半导体器件100的组件相同。
[0066] 参照图3，根据第二实施例的半导体器件200的第一栅极结构211A和第二栅极结构211B中的每个可以包括栅极电介质层110、栅电极105和栅极遮盖层116。
[0067] 在第二实施例中，栅电极105还可以包括上阻碍物119。第二低电阻率电极114可以由具有低电阻率且与第二功函数内衬115反应的材料形成。即，第二低电阻率电极114可以由容易与第二功函数内衬115反应的材料形成。例如，钨可以用作第二低电阻率电极114。随着第二功函数内衬115的硅和第二低电阻率电极114彼此反应，可以形成硅化钨。可以通过硅化钨来增大电阻率。因此，为了防止这样的硅反应，可以在第二低电阻率电极114与第二功函数内衬115之间设置上阻碍物119。上阻碍物119可以由具有比第二功函数内衬115低的特定电阻率的材料形成。
[0068] 这样，第二低电阻率电极114可以由低电阻率含金属材料形成，所述低电阻率含金属材料具有比第二功函数内衬115低的特定电阻率并且与第二功函数内衬115反应。
[0069] 第一低电阻率电极112可以由低电阻率含金属材料形成，所述低电阻率含金属材料具有比第一功函数内衬113和第二功函数内衬115低的特定电阻率并且与第二功函数内衬115不反应。另外，第一低电阻率电极112可以由不腐蚀栅极电介质层110的材料形成。
[0070] 根据第二实施例，第一功函数内衬113可以包括氮化铝钛，而第二功函数内衬115可以包括N型掺杂多晶硅。第一低电阻率电极112可以包括氮化钛。第二低电阻率电极114可以包括钨。上阻碍物119可以包括氮化钛。
[0071] 图4是示出根据第三实施例的半导体器件的剖面图。根据第三实施例的半导体器件300的某些组件可以与根据第一实施例的半导体器件100的组件相同。
[0072] 参照图4，根据第三实施例的半导体器件300的第一栅极结构311A和第二栅极结构311B中的每个可以包括栅极电介质层110、栅电极105和栅极遮盖层116。
[0073] 在第三实施例中，栅电极105还可以包括上阻碍物119和下阻碍物120。上阻碍物119可以形成在第二功函数内衬115与第二低电阻率电极114之间。一部分上阻碍物119可以设置在第一低电阻率电极112与第二低电阻率电极114之间。下阻碍物120可以设置在第一功函数内衬113与第一低电阻率电极112之间。
[0074] 第二低电阻率电极114可以由具有低电阻率并且与第二功函数内衬115反应的材料形成。即，第二低电阻率电极114可以由容易与第二功函数内衬115反应的材料形成。例如，钨可以用作第二低电阻率电极114。随着第二功函数内衬115的硅与第二低电阻率电极114彼此反应，可以形成硅化钨。通过硅化钨可以增大电阻率。因此，为了防止这样的硅反应，在第二低电阻率电极114与第二功函数内衬115之间设置上阻碍物119。上阻碍物119可以由具有比第二功函数内衬115低的特定电阻率的材料形成。
[0075] 第二低电阻率电极114可以由低电阻率含金属材料形成，所述低电阻率含金属材料具有比第二功函数内衬115低的特定电阻率并且与第二功函数内衬115反应。
[0076] 第一低电阻率电极112可以由低电阻率含金属材料形成，所述低电阻率含金属材料具有比第一功函数内衬113和第二功函数内衬115低的特定电阻率并且与第二功函数内衬115反应。
[0077] 根据第三实施例，第一功函数内衬113可以包括氮化铝钛，而第二功函数内衬115可以包括N型掺杂多晶硅。第一低电阻率电极112和第二低电阻率电极114可以包括钨。下阻碍物120和上阻碍物119可以包括氮化钛。
[0078] 在下文中，将描述用于制造根据第一实施例的半导体器件的方法。
[0079] 图5A至图5G是描述用于制造根据第一实施例的半导体器件的方法的示例的剖面图。图6A至图6G是沿图5A至图5G的线A-A’截取的平面图。
[0080] 如图5A和图6A所示，在衬底11上形成硬掩模图案12。可以通过利用隔离掩模(未示出)来刻蚀硬掩模层(未示出)来形成硬掩模图案12。硬掩模图案12可以是线且间隔(line-and-space)型图案。可以通过间隔件图案化技术(spacer pattern technology,SPT)工艺来形成硬掩模图案12。硬掩模图案12可以由对衬底11具有刻蚀选择性的材料形成。例如，硬掩模图案12可以包括氮化硅。
[0081] 可以形成第一隔离沟槽13。通过利用硬掩模图案12作为刻蚀掩模来刻蚀衬底11。可以形成线型的第一隔离沟槽13。可以由第一隔离沟槽13来限定线型有源区14A。线型有源区14A之间的间隔可以是第一隔离沟槽13。线型有源区14A可以沿第一方向①延伸。为了方便起见，在说明书中第一方向①被称为斜方向。
[0082] 可以在第一隔离沟槽13中形成第一隔离层15。第一隔离层15可以包括氧化硅、氮化硅或它们的组合。化学气相沉积(CVD)或另一沉积工艺可以形成为用电介质材料填充第一隔离沟槽13。可以额外使用平坦化工艺(诸如，化学-机械抛光(CMP))。在第一实施例中，第一隔离层15可以包括氧化硅(诸如，旋涂电介质(spin-on-dielectric,SOD))。
[0083] 如图5B和6B所示，线型有源区14A可以划分为多个部分。为了划分线型有源区14A，可以应用第一切割掩模16。第一切割掩模16可以是线型。第一切割掩模16可以沿第二方向②延伸。第一切割掩模16可以沿与线型有源区14A交叉的方向延伸。第一切割掩模16可以包括光刻胶图案。通过利用第一切割掩模16作为刻蚀掩模来刻蚀硬掩模图案12、线型有源区14A和第一隔离层15。可以切割线型有源区14A，以及可以形成独立的岛型有源区14。当沿第一方向①观察时，相邻的岛型有源区14在长度和间隔上可以是均匀的，并且可以通过第二隔离沟槽17彼此分离。岛型有源区14中的每个可以具有长轴X1和短轴X2。每个第二隔离沟槽17可以形成在相邻的岛型有源区14的长轴X1之间，以及第一隔离层15可以设置在相邻的岛型有源区14的短轴X2之间。第二隔离沟槽17可以沿第二方向②延伸。
[0084] 如图5C和图6C所示，第二隔离层18可以填充在第二隔离沟槽17中。第二隔离层18可以包括氧化硅、氮化硅或它们的组合。化学气相沉积(CVD)或另一沉积工艺可以形成为用电介质材料填充第二隔离沟槽17。可以额外地使用平坦化工艺(诸如，化学-机械抛光(CMP))。在第一实施例中，第二隔离层18可以由对第一隔离层15具有刻蚀选择性的材料形成。例如，第二隔离层18可以包括氮化硅。
[0085] 如图5D和图6D所示，可以形成位线掩模19。位线掩模19可以包括硬掩模层或光刻胶图案。
[0086] 可以形成位线沟槽20。通过利用位线掩模19作为刻蚀掩模来刻蚀岛型有源区14。结果，可以形成线型位线沟槽20。位线沟槽20可以沿第三方向③延伸。位线沟槽20可以沿垂直于第二隔离沟槽17的方向延伸。位线沟槽20可以形成为浅于第一隔离沟槽13和第二隔离沟槽17。为了形成位线沟槽20，不仅可以刻蚀岛型有源区14，还可以刻蚀第一隔离层15和第二隔离层18。见图6D。
[0087] 每个岛型有源区14可以通过位线沟槽20划分为一对预备柱体21A和22A。预备柱体21A和22A可以设置在本体上。结果，每个岛型有源区14可以变成包括本体和一对预备柱体
21A和22A的结构。
21A和22A的结构。
[0088] 如图5E和6E所示，可以形成第一结区23。为了形成第一结区23，通过注入或另一掺杂技术来执行杂质掺杂工艺。例如，通过将杂质注入位线沟槽20的底表面中来形成第一结区23。在掺杂工艺中，杂质可以包括N型杂质或P型杂质。例如，磷(P)或砷(As)可以用作杂质。
[0089] 如图5F和图6F所示，可以形成牺牲间隔件24和位线25。例如，在包括位线沟槽20的整个表面上共形地形成牺牲间隔件层之后，通过回刻蚀牺牲间隔件层，可以形成牺牲间隔件24。接下来，在形成金属层(未示出)以填充位线沟槽20之后，刻蚀金属层以形成填充位线沟槽20的底部的位线25。位线25可以包括钨W。位线25可以与第一结区23电耦接。
[0090] 如图5G和图6G所示，去除牺牲间隔件24。
[0091] 为了覆盖位线25，形成位线遮盖层26以填充位线沟槽20。位线遮盖层26可以包括氮化硅。
[0092] 可以通过平坦化工艺和回刻蚀工艺来将位线遮盖层26凹进。在位线遮盖层26的平坦化工艺中，可以去除硬掩模图案12。
[0093] 在位线遮盖层26上形成间隙填充层27。间隙填充层27可以由氧化硅(诸如，旋涂电介质(SOD))形成。可以通过化学-机械抛光(CMP)来将间隙填充层27平坦化。
[0094] 图7A至图7K是描述用于形成根据第一实施例的半导体器件的栅电极的方法的示例的剖面图。图8A至8K是沿图7A至7K的线A-A’截取的平面图。
[0095] 如图7A和8A所示，可以形成栅极沟槽29A。例如，形成栅极掩模28以限定其中形成栅电极的区域。通过利用栅极掩模28来刻蚀间隙填充层27、第一隔离层15和预备柱体21A和22A，形成栅极沟槽29A。在位线遮盖层26处停止用于形成栅极沟槽29A的刻蚀工艺。可以通过栅极沟槽29A来形成第一柱体21和第二柱体22对。可以通过刻蚀预备柱体21A和22A来形成第一柱体21和第二柱体22。
[0096] 如图7B和8B所示，可以执行用于栅极沟槽29A的扩宽工艺(widening process)。例如，通过执行湿法刻蚀工艺来选择性地刻蚀间隙填充层27和第一隔离层15。这被称为扩宽工艺。由于利用湿法刻蚀来刻蚀第一隔离层15和间隙填充层27，因此可以形成栅极沟槽29。栅极沟槽29可以包括主沟槽30A、第一分支沟槽30B和第二分支沟槽30C。主沟槽30A可以沿第二方向②延伸。主沟槽30A可以设置在第一柱体21与第二柱体22之间。第一分支沟槽30B和第二分支沟槽30C可以沿第二方向②设置在相邻的第一柱体21之间。而且，第一分支沟槽
30B和第二分支沟槽30C可以沿第二方向②设置在相邻的第二柱体22之间。第一柱体21和第二柱体22的侧表面可以通过主沟槽30A、第一分支沟槽30B和第二分支沟槽30C暴露。例如，可以暴露第一侧表面S1、第二侧表面S2和第三侧表面S3。第一侧表面S1可以通过主沟槽30A暴露，而第二侧表面S2和第三侧表面S3可以分别通过第一分支沟槽30B和第二分支沟槽30C暴露。第一分支沟槽30B和第二分支沟槽30C可以在大小和形状方面彼此相同。第一柱体21和第二柱体22还包括第四侧表面S4，并且第四侧表面S4可以接触第二隔离层18。当第二隔离层18被暴露时，可以停止第一分支沟槽30B和第二分支沟槽30C的扩宽。
30B和第二分支沟槽30C可以沿第二方向②设置在相邻的第二柱体22之间。第一柱体21和第二柱体22的侧表面可以通过主沟槽30A、第一分支沟槽30B和第二分支沟槽30C暴露。例如，可以暴露第一侧表面S1、第二侧表面S2和第三侧表面S3。第一侧表面S1可以通过主沟槽30A暴露，而第二侧表面S2和第三侧表面S3可以分别通过第一分支沟槽30B和第二分支沟槽30C暴露。第一分支沟槽30B和第二分支沟槽30C可以在大小和形状方面彼此相同。第一柱体21和第二柱体22还包括第四侧表面S4，并且第四侧表面S4可以接触第二隔离层18。当第二隔离层18被暴露时，可以停止第一分支沟槽30B和第二分支沟槽30C的扩宽。
[0097] 如图7C和图8C所示，可以在栅极沟槽29的侧壁上形成栅极电介质层31。
[0098] 可以通过热氧化工艺来形成栅极电介质层31。在另一实施例中，可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成栅极电介质层31。栅极电介质层31可以包括高介电常数材料、氧化物、氮化物、氮氧化物或它们的组合。高介电常数材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或它们的组合。在另一实施例中，高介电常数材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或它们的组合。作为高介电常数材料，可以选择性地使用本领域已知的其他高介电常数材料。
[0099] 可以在栅极电介质层31上形成第一功函数内衬层32A。可以在栅极电介质层31的表面上共形地形成第一功函数内衬层32A。第一功函数内衬层32A具有比具有中间禁带功函数(4.5eV)的硅高的功函数。第一功函数内衬层32A可以被称为高功函数层。第一功函数内衬层32A可以由含金属材料形成。第一功函数内衬层32A可以包括含铝氮化钛。含铝氮化钛还可以被称为氮化铝钛(TiAlN)或掺铝氮化钛(掺Al TiN)。作为用于在沉积氮化钛(TiN)之后形成掺铝氮化钛(掺Al TiN)的方法，可以执行掺杂(诸如，铝注入)。作为用于形成氮化铝钛的方法，可以在沉积工艺期间添加含铝材料，在沉积工艺中执行氮化钛(TiN)的沉积以在原处掺杂铝。例如，当通过化学气相沉积(CVD)掺杂氮化钛(TiN)时，钛源材料、含氮材料和铝源材料同时流动。氮化铝钛(TiAlN)具有比氮化钛(TiN)高的功函数。
[0100] 如图7D和图8D所示，可以形成预备第一功函数内衬32B。可以通过第一功函数内衬层32A的回刻蚀来形成预备第一功函数内衬32B。可以在第一柱体21和第二柱体22的侧表面之上形成预备第一功函数内衬32B，以及栅极电介质层31插入第一柱体21和第二柱体22的侧表面与预备第一功函数内衬32B之间。
[0101] 可以在预备第一功函数内衬32B上形成第一低电阻率层33A。第一低电阻率层33A可以填充栅极沟槽29。第一低电阻率层33A包括低电阻率金属材料。第一低电阻率层33A可以由不含杂质(诸如，氟)的材料形成，从而防止氟对栅极电介质层31造成损害。进一步，第一低电阻率层33A可以由关于将要随后形成的第二功函数内衬层的非反应材料形成。第一低电阻率层33A可以由氮化钛形成。第一低电阻率层33A可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成。
[0102] 如图7E和8E所示，以第一低电阻率电极33保持在栅极沟槽29中的方式执行第一凹进工艺。可以通过干法刻蚀(例如，回刻蚀工艺)来执行第一凹进工艺。通过用于低电阻率层33A的回刻蚀工艺来形成第一低电阻率电极33。在另一实施例中，可以以顺序地执行平坦化工艺和回刻蚀工艺的方式来执行第一凹进工艺。
[0103] 第一低电阻率电极33可以被凹进为低于第一柱体21和第二柱体22的顶表面。
[0104] 可以形成第二功函数内衬层34A。第二功函数内衬层34A可以在第一低电阻率电极33和预备第一功函数内衬32B的表面之上延伸。第二功函数内衬层34A可以是不同于预备第一功函数内衬32B的功函数材料。第二功函数内衬层34A包括低功函数材料。第二功函数内衬层34A可以由非金属材料形成。第二功函数内衬层34A可以包括掺杂N型杂质的多晶硅。
[0105] 如图7F和8F所示，可以对第二功函数内衬层34A执行第二凹进工艺。即，可以刻蚀第二功函数内衬层34A。例如，可以回刻蚀第二功函数内衬层34A。结果，可以形成预备第二功函数内衬34B。第二功函数内衬34B可以覆盖第一柱体21和第二柱体22的侧表面，以及预备第一功函数内衬32B和栅极电介质层31插入在预备第二功函数内衬34B与第一柱体21和第二柱体22的侧表面之间。通过预备第二功函数内衬34B可以暴露第一低电阻率电极33的顶表面。预备第二功函数内衬34B和预备第一功函数内衬32B可以彼此接触。预备第二功函数内衬34B和预备第一功函数内衬32B可以形成为相同厚度。
[0106] 如图7G和8G所示，可以在预备第二功函数内衬34B上形成第二低电阻率层35A。第二低电阻率层35A可以填充栅极沟槽29的剩余部分。第二低电阻率层35A可以由与第一低电阻率电极33相同的材料形成。第二低电阻率层35A包括低电阻率金属材料。第二低电阻率层35A可以由关于预备第二功函数内衬34B的非反应材料形成。第二低电阻率层35A可以由氮化钛形成。第二低电阻率层35A可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成。
[0107] 如图7H和8H所示，可以以第二低电阻率电极35和第二功函数内衬34保持在栅极沟槽29中的方式来执行第三凹进工艺。可以通过干法刻蚀(例如，回刻蚀工艺)来执行第三凹进工艺。结果，可以形成第二低电阻率电极35和第二功函数内衬34。通过用于第二低电阻率层35A的回刻蚀工艺来形成第二低电阻率电极35。通过用于预备第二功函数内衬34B的回刻蚀工艺来形成第二功函数内衬34。在另一实施例中，可以以顺序地执行平坦化工艺和回刻蚀工艺的方式来执行第三凹进工艺。
[0108] 这样，当第三凹进工艺完成时，可以在栅极沟槽29中形成预备栅电极10G。
[0109] 预备栅电极10G的顶表面被设置为低于第一柱体21和第二柱体22的顶表面。在该结构中，可以充分地确保每个第二低电阻率电极35与周围导体(例如，接触插塞)之间的物理距离。
[0110] 如图7I和8I所示，通过利用第二切割掩模36来刻蚀预备栅电极10G的中心部分，可以形成第一栅电极G1和第二栅电极G2对以及栅极分离沟槽37。第二切割掩模36可以覆盖预备栅电极10G上的栅极沟槽29的侧表面。例如，在包括预备栅电极10G的整个表面上形成掩模材料之后，可以通过回刻蚀掩模材料来形成第二切割掩模36。第二切割掩模36可以由对预备栅电极10G具有刻蚀选择性的材料形成。
[0111] 这样，通过切割预备栅电极10G，可以形成第一栅电极G1和第二栅电极G2。第一栅电极G1和第二栅电极G2可以嵌入在栅极沟槽29中。
[0112] 如图7J和图8J所示，将预备第一功函数内衬32B凹进。结果，可以形成间隙38。第一功函数内衬32被凹进并且保持在间隙38之下。第一功函数内衬32和第二功函数内衬34可以彼此不接触。即，第一功函数内衬32和第二功函数内衬34可以彼此不重叠。间隙38可以设置在第二功函数内衬34与栅极电介质层31之间。可以去除第二切割掩模36。
[0113] 根据以上描述，第一栅电极G1和第二栅电极G2可以变得关于栅极分离沟槽37彼此对称。位线遮盖层26可以暴露在栅极分离沟槽37之下。第一栅电极G1和第二栅电极G2可以包括：主体M，设置在第一柱体21与第二柱体22之间；以及第一分支部E1和第二分支部E2，设置在第一柱体21和第二柱体22的侧表面上。通过主体M、第一分支部E1和第二分支部E2，第一柱体21和第二柱体22的至少三个侧表面可以与第一栅电极G1和第二栅电极G2重叠。第一柱体21和第二柱体22的第四侧表面S4可以不与第一栅电极G1和第二栅电极G2重叠。
[0114] 如图7K和8K所示，形成栅极遮盖层39以填充栅极分离沟槽37。这时，由于间隙38狭窄，因此间隙38未由栅极遮盖层39填满并且保持为空间隔以形成空气间隙40。因此，空气间隙40可以设置在第二功函数内衬34与栅极电介质层31之间。
[0115] 栅极遮盖层39包括电介质材料。栅极分离沟槽37由栅极遮盖层39填充。栅极遮盖层39可以包括氮化硅。随后，可以执行栅极遮盖层39的平坦化，使得暴露第一柱体21和第二柱体22的顶表面。
[0116] 在形成栅极遮盖层39之后，通过注入或另一掺杂技术来执行杂质掺杂工艺。结果，在第一柱体21和第二柱体22中形成第二结区41A和41B。当执行杂质掺杂工艺时，栅极遮盖层39用作阻碍物。第二结区41A和41B可以成为源极区和漏极区。垂直沟道区可以限定在第一结区23与第二结区41A和41B之间。
[0117] 在以上描述中，第一栅电极G1、第一结区23和第二结区41A可以形成第一晶体管Tr1。第二栅电极G2、第一结区23和第二结区41B可以形成第二晶体管Tr2。第一结区23可以成为共享结区。例如，第一结区23用作第一晶体管Tr1和第二晶体管Tr2的源极/漏极区。
[0118] 第二结区41A和41B可以具有与第二功函数内衬34重叠的深度。因此，空气间隙40和栅极电介质层31可以设置在第二功函数内衬34与第二结区41A和41B之间。这样，空气间隙40和第二功函数内衬34可以与第二结区41A和41B重叠。
[0119] 存储元件可以与第二结区41A和41B电耦接。见图1。
[0120] 图9A至图9E是描述用于形成根据第二实施例的半导体器件的栅电极的方法的示例的剖面图。
[0121] 如图9A所示，可以在栅极电介质层31的侧壁上形成预备第一功函数内衬32B。例如，在包括栅极电介质层31的整个表面上共形地形成第一功函数内衬层(未示出)之后，可以通过回刻蚀工艺来刻蚀第一功函数内衬层。根据该事实，可以形成覆盖栅极电介质层31的侧壁的预备第一功函数内衬32B。预备第一功函数内衬32B可以包括氮化铝钛。
[0122] 可以在预备第一功函数内衬32B上形成部分填充栅极沟槽29的第一低电阻率电极33。第一低电阻率电极33可以被凹进为低于第一柱体21和第二柱体22的顶表面。
[0123] 可以形成预备第二功函数内衬34B。例如，在包括第一低电阻率电极33的整个表面上形成第二功函数内衬层(未示出)之后，可以通过回刻蚀工艺来刻蚀第二功函数内衬层。可以在预备第一功函数内衬32B的侧壁上和第一低电阻率电极33上形成预备第二功函数内衬34B。
[0124] 预备第二功函数内衬34B可以是不同于预备第一功函数内衬32B的功函数材料。预备第二功函数内衬34B包括低功函数材料。预备第二功函数内衬34B可以由非金属材料形成。预备第二功函数内衬34B可以包括掺杂N型杂质的多晶硅。
[0125] 预备第二功函数内衬34B和预备第一功函数内衬32B可以彼此接触。预备第二功函数内衬34B和预备第一功函数内衬32B可以形成为相同厚度。
[0126] 可以在预备第二功函数内衬34B上形成上阻碍层42A。可以在上阻碍层42A上形成第二低电阻率层35A。第二低电阻率层35A可以填充栅极沟槽29的剩余部分。第二低电阻率层35A可以由与第一低电阻率电极33相同的材料形成。第二低电阻率层35A包括低电阻率金属材料。第二低电阻率层35A可以由关于预备第二功函数内衬34B的反应材料形成。第二低电阻率层35A可以由钨形成。第二低电阻率层35A可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。可以共形地形成上阻碍层42A。上阻碍层42A可以由含金属材料形成。上阻碍层42A可以包括金属氮化物。例如，上阻碍层42A可以包括氮化钛。
[0127] 如图9B所示，以上阻碍物42、第二低电阻率电极35和第二功函数内衬34保持在栅极沟槽29中的方式来执行凹进工艺。可以通过干法刻蚀(例如，回刻蚀工艺)来执行凹进工艺。通过用于第二低电阻率层35A的回刻蚀工艺来形成第二低电阻率电极35。通过用于上阻碍层42A的回刻蚀工艺来形成上阻碍物42。通过用于预备第二功函数内衬34B的回刻蚀工艺来形成第二功函数内衬34。在另一实施例中，可以以顺序地执行平坦化工艺和回刻蚀工艺的方式来执行凹进工艺。
[0128] 这样，当凹进工艺完成时，可以形成预备栅电极10G。
[0129] 预备栅电极10G的顶表面被设置为低于第一柱体21和第二柱体22的顶表面。可以充分地确保第二低电阻率电极35与周围导体(例如，接触插塞)之间的物理距离。
[0130] 如图9C所示，通过利用第二切割掩模36来刻蚀预备栅电极10G的中心部分，可以形成一对第一栅电极G1和第二栅电极G2以及栅极分离沟槽37。第二切割掩模36可以覆盖预备栅电极10G上的栅极沟槽29的侧表面。例如，在包括预备栅电极10G的整个表面上形成掩模材料之后，通过回刻蚀掩模材料可以形成第二切割掩模36。第二切割掩模36可以由对预备栅电极10G具有刻蚀选择性的材料形成。
[0131] 如图9D所示，将预备第一功函数内衬32B凹进。结果，可以形成间隙38。第一功函数内衬32被凹进并且可以保持在间隙38之下。第一功函数内衬32和第二功函数内衬34可以彼此不接触。即，第一功函数内衬32和第二功函数内衬34可以彼此不重叠。间隙38可以设置在第二功函数内衬34与栅极电介质层31之间。可以去除第二切割掩模36。
[0132] 根据以上描述，第一栅电极G1和第二栅电极G2可以关于栅极分离沟槽37彼此对称。位线遮盖层26可以暴露在栅极分离沟槽37之下。第一栅电极G1和第二栅电极G2可以包括：主体，设置在第一柱体21与第二柱体22之间；以及第一分支部和第二分支部，设置在第一柱体21和第二柱体22的侧表面上。通过主体、第一分支部和第二分支部，第一柱体21和第二柱体22的侧表面可以与第一栅电极G1和第二栅电极G2重叠。第一柱体21和第二柱体22的第四侧表面可以不与第一栅电极G1和第二栅电极G2重叠。
[0133] 如图9E所示，形成栅极遮盖层39以填充栅极分离沟槽37。由于间隙38狭窄，因此间隙38未由栅极遮盖层39填满并且保持为空间隔。因此，可以在第二功函数内衬34与栅极电介质层31之间形成空气间隙40。
[0134] 栅极遮盖层39包括电介质材料。栅极分离沟槽37由栅极遮盖层39填充。栅极遮盖层39可以包括氮化硅。随后，可以执行栅极遮盖层39的平坦化，使得暴露第一柱体21和第二柱体22的顶表面。
[0135] 在形成栅极遮盖层39之后，通过注入或另一掺杂技术来执行杂质掺杂工艺。结果，在第一柱体21和第二柱体22中形成第二结区41A和41B。当执行杂质掺杂工艺时，栅极遮盖层39用作阻碍物。第二结区41A和41B可以分别成为源极区和漏极区。垂直沟道区可以分别限定在第一结区23与第二结区41A和41B之间。
[0136] 在以上描述中，第一栅电极G1、第一结区23和第二结区41A可以形成第一晶体管Tr1。第二栅电极G2、第一结区23和第二结区41B可以形成第二晶体管Tr2。第一结区23可以成为共享结区。例如，第一结区23用作第一晶体管Tr1和第二晶体管Tr2的源极/漏极区。
[0137] 第二结区41A和41B可以具有与第二功函数内衬34重叠的深度。因此，空气间隙40和栅极电介质层31可以设置在第二功函数内衬34与第二结区41A和41B之间。空气间隙40和第二功函数内衬34可以与第二结区41A和41B重叠。
[0138] 虽然未示出，但是存储元件可以以与图1所示相似的方式与第二结区41A和41B电耦接。
[0139] 图10A至图10H是描述用于形成根据第三实施例的半导体器件的栅电极的方法的示例的剖面图。
[0140] 如图10A所示，可以在预备第一功函数内衬32B上形成下阻碍层43A。可以共形地形成下阻碍层43A。下阻碍层43A可以由含金属材料形成。下阻碍层43A可以包括金属氮化物。例如，下阻碍层43A可以包括氮化钛。
[0141] 可以在下阻碍层43A上形成第一低电阻率层33A。第一低电阻率层33A可以填充栅极沟槽29。第一低电阻率层33A包括低电阻率金属材料。第一低电阻率层33A可以由关于将后续形成的第二功函数内衬的反应材料形成。第一低电阻率层33A可以由钨形成。第一低电阻率层33A可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成。
[0142] 如图10B所示，以下阻碍物43和第一低电阻率电极33保持在栅极沟槽29中的方式来执行凹进工艺。可以通过干法刻蚀(例如，回刻蚀工艺)来执行凹进工艺。通过用于第一低电阻率层33A的回刻蚀工艺来形成第一低电阻率电极33。通过用于下阻碍层43A的回刻蚀工艺来形成下阻碍物43。在另一实施例中，可以以顺序地执行平坦化工艺和回刻蚀工艺的方式来执行凹进工艺。
[0143] 第一低电阻率电极33和下阻碍物43可以被凹进为低于第一柱体21和第二柱体22的顶表面。
[0144] 如图10C所示，可以形成预备第二功函数内衬34B。例如，在包括第一低电阻率电极33的整个表面上形成第二功函数内衬层(未示出)之后，可以通过回刻蚀工艺来刻蚀第二功函数内衬层。结果，可以在预备第一功函数内衬32B的侧壁上以及第一低电阻率电极33上形成预备第二功函数内衬34B。
[0145] 预备第二功函数内衬34B可以是不同于预备第一功函数内衬32B的功函数材料。预备第二功函数内衬34B包括低功函数材料。预备第二功函数内衬34B可以由非金属材料形成。预备第二功函数内衬34B可以包括掺杂N型杂质的多晶硅。
[0146] 预备第二功函数内衬34B和预备第一功函数内衬32B可以彼此接触。预备第二功函数内衬34B和预备第一功函数内衬32B可以形成为相同厚度。预备第二功函数内衬34B和预备第一功函数内衬32B可以彼此不重叠。
[0147] 如图10D所示，可以在预备第二功函数内衬34B上形成上阻碍层42A。可以在上阻碍层42A上形成第二低电阻率层35A。第二低电阻率层35A可以填充栅极沟槽29的剩余部分。第二低电阻率层35A可以由与第一低电阻率电极33相同的材料形成。第二低电阻率层35A包括低电阻率金属材料。第二低电阻率层35A可以由关于预备第二功函数内衬34B的反应材料形成。第二低电阻率层35A可以由氮化钛形成。第二低电阻率层35A可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。可以共形地形成上阻碍层42A。上阻碍层42A可以由含金属材料形成。上阻碍层42A可以包括金属氮化物。例如，上阻碍层42A可以包括氮化钛。
[0148] 如图10E所示，以上阻碍物42、第二低电阻率电极35和第二功函数内衬34保持在栅极沟槽29中的方式来执行凹进工艺。可以通过干法刻蚀(例如，回刻蚀工艺)来执行凹进工艺。通过用于第二低电阻率层35A的回刻蚀工艺来形成第二低电阻率电极35。通过用于上阻碍层42A的回刻蚀工艺来形成上阻碍物42。通过用于预备第二功函数内衬34B的回刻蚀工艺来形成第二功函数内衬34。在另一实施例中，可以以顺序地执行平坦化工艺和回刻蚀工艺的方式来执行凹进工艺。
[0149] 一旦凹进工艺完成，就可以形成预备栅电极10G。
[0150] 预备栅电极10G的顶表面被设置为低于第一柱体21和第二柱体22的顶表面。可以充分地确保第二低电阻率电极35与周围导体(例如，接触插塞)之间的物理距离。
[0151] 如图10F所示，通过利用第二切割掩模36来刻蚀预备栅电极10G的中心部分，可以形成一对第一栅电极G1和第二栅电极G2以及栅极分离沟槽37。第二切割掩模36可以覆盖预备栅电极10G上的栅极沟槽29的侧表面。例如，在包括预备栅电极10G的整个表面上形成掩模材料之后，通过回刻蚀掩模材料，可以形成第二切割掩模36。第二切割掩模36可以由对预备栅电极10G具有刻蚀选择性的材料形成。
[0152] 如图10G所示，将预备第一功函数内衬32B凹进。结果，可以形成间隙38。第一功函数内衬32被凹进并且保持在间隙38之下。第一功函数内衬32和第二功函数内衬34可以彼此不接触。即，第一功函数内衬32和第二功函数内衬34可以彼此不重叠。间隙38可以设置在第二功函数内衬34与栅极电介质层31之间。可以去除第二切割掩模36。
[0153] 根据以上描述，第一栅电极G1和第二栅电极G2可以关于栅极分离沟槽37彼此对称。位线遮盖层26可以暴露在栅极分离沟槽37之下。第一栅电极G1和第二栅电极G2可以包括：主体，设置在第一柱体21与第二柱体22之间；以及第一分支部和第二分支部，设置在第一柱体21和第二柱体22的侧表面上。通过主体、第一分支部和第二分支部，第一柱体21和第二柱体22的侧表面可以与第一栅电极G1和第二栅电极G2重叠。第一柱体21和第二柱体22的第四侧表面可以不与第一栅电极G1和第二栅电极G2重叠。
[0154] 如图10H所示，形成栅极遮盖层39以填充栅极分离沟槽37。由于间隙38狭窄，因此间隙38未由栅极遮盖层39填满并且保持为空间隔以形成空气间隙40。因此，空气间隙40可以设置在第二功函数内衬34与栅极电介质层31之间。
[0155] 栅极遮盖层39包括电介质材料。栅极分离沟槽37由栅极遮盖层39填充。栅极遮盖层39可以包括氮化硅。随后，可以执行栅极遮盖层39的平坦化，使得暴露第一柱体21和第二柱体22的顶表面。
[0156] 在形成栅极遮盖层39之后，通过注入或另一掺杂技术来执行杂质掺杂工艺。结果，在第一柱体21和第二柱体22中形成第二结区41A和41B。当执行杂质掺杂工艺时，栅极遮盖层39用作阻碍物。第二结区41A和41B可以成为源极区和漏极区。垂直沟道区可以限定在第一结区23与第二结区41A和41B之间。
[0157] 在以上描述中，第一栅电极G1、第一结区23和第二结区41A可以形成第一晶体管Tr1。第二栅电极G2、第一结区23和第二结区41B可以形成第二晶体管Tr2。第一结区23可以成为共享结区。例如，第一结区23用作第一晶体管Tr1和第二晶体管Tr2的源极/漏极区。
[0158] 第二结区41A和41B可以具有与第二功函数内衬34重叠的深度。因此，空气间隙40和栅极电介质层31可以设置在第二功函数内衬34与第二结区41A和41B之间。空气间隙40和第二功函数内衬34可以与第二结区41A和41B重叠。
[0159] 虽然未示出，但是存储元件可以与第二结区41A和41B电耦接。
[0160] 根据实施例的半导体器件可以实现为电子设备。电子设备可以包括存储器和非存储器。存储器包括SRAM、DRAM、FLASH、MRAM、ReRAM、STTRAM和FeRAM。非存储器包括逻辑电路。逻辑电路可以包括用于控制存储器件的感测放大器、解码器、输入/输出电路等。而且，逻辑电路可以包括除存储器以外的各种集成电路(IC)。例如，逻辑电路包括微处理器、移动设备的应用处理器等。此外，非存储器包括逻辑门(诸如，NAND门)、用于显示设备的驱动IC、功率半导体器件(诸如，功率管理IC(PMIC))等。电子设备可以包括计算系统、图像传感器、照相机、移动设备、显示设备、传感器、医疗器械、光电器件、RFID(射频识别)、太阳能电池、用于车辆的半导体器件、用于有轨电车的半导体器件、用于飞机的半导体器件等。
[0161] 图11是示出包括根据实施例的半导体器件的电子设备的示图。
[0162] 参照图11，电子设备400可以包括多个半导体器件401、402和403。例如，多个半导体器件401、402和403可以包括根据实施例的半导体器件。例如，多个半导体器件401、402和403可以包括上述半导体器件100、200或300。
[0163] 包括在电子设备400中的半导体器件401、402和403之中的至少一个半导体器件可以包括：本体，包括第一结区；柱体，设置在本体上并且包括垂直沟道区和垂直沟道区上的第二结区；栅极沟槽，暴露柱体的侧表面；栅极电介质层，覆盖栅极沟槽；以及栅电极，嵌入在栅极沟槽中，其中栅极电介质层插入在栅电极与栅极沟槽之间。每个栅电极可以包括：第一功函数内衬，与每个垂直沟道区重叠并且包括氮化铝钛；第二功函数内衬，与每个第二结区重叠并且包括N型掺杂多晶硅；以及空气间隙，设置在第二功函数内衬与第二结区之间。低功函数内衬和空气间隙与第二结区重叠。因此，可以降低栅致漏极泄漏(GIDL)。高功函数内衬可以与垂直沟道区重叠。因此，电子设备400可以实现对应于规模缩小的高操作速度。
[0164] 从以上描述明显的是，根据实施例，由于包括N型掺杂多晶硅的低功函数内衬和空气间隙形成在栅电极和结区之间，因此可以降低栅致漏极泄漏。
[0165] 而且，根据实施例，由于形成了与垂直沟道区重叠且包括氮化铝钛的高功函数内衬，因此可以减少沟道剂量并且因此可以降低结漏。
[0167] 通过以上实施例可以看出，本发明提供以下技术方案。
[0168] 技术方案1.一种半导体器件，包括：
[0169] 本体，包括第一结区；
[0170] 柱体，设置在本体之上并且包括垂直沟道区和垂直沟道区之上的第二结区；
[0171] 栅极沟槽，暴露柱体的侧表面；
[0172] 栅极电介质层，提供在栅极沟槽中和柱体的侧表面之上；以及
[0173] 栅电极，提供在栅极沟槽中，其中栅极电介质层插入在栅电极和栅极沟槽之间，[0174] 其中栅电极包括：
[0175] 第一功函数内衬，位于垂直沟道区之上并且包括含铝金属氮化物；
[0176] 第二功函数内衬，位于第二结区之上并且包括含硅非金属材料；以及[0177] 空气间隙，设置在第二功函数内衬与第二结区之间。
[0178] 技术方案2.根据技术方案1所述的半导体器件，还包括：
[0179] 位线沟槽，形成在本体中；
[0180] 位线，提供在位线沟槽中并且电耦接至第一结区；
[0181] 位线遮盖层，覆盖位线的顶表面和侧表面；以及
[0182] 存储元件，电耦接至第二结区。
[0183] 技术方案3.根据技术方案1所述的半导体器件，其中第一功函数内衬包括具有比第二功函数内衬高的功函数的材料。
[0184] 技术方案4.根据技术方案1所述的半导体器件，其中，第一功函数内衬包括氮化铝钛TiAlN，以及
[0185] 其中，第二功函数内衬包括掺杂N型杂质的多晶硅。
[0186] 技术方案5.根据技术方案1所述的半导体器件，其中栅电极还包括：
[0187] 第一低电阻率电极，提供在第一功函数内衬之上；以及
[0188] 第二低电阻率电极，位于第二功函数内衬之上。
[0189] 技术方案6.根据技术方案5所述的半导体器件，其中，第二低电阻率电极包括与第二功函数内衬不反应的材料。
[0190] 技术方案7.根据技术方案5所述的半导体器件，其中，第一低电阻率电极包括与第二功函数内衬不反应的无氟材料。
[0191] 技术方案8.根据技术方案1所述的半导体器件，其中栅电极包括：
[0192] 主体；以及
[0193] 来自主体的一对第一分支部和第二分支部，
[0194] 其中主体沿第一方向延伸，
[0195] 其中，所述一对第一分支部和第二分支部中的每个沿不同于第一方向的第二方向延伸，以及
[0196] 其中，主体、第一分支部和第二分支部分别形成在柱体的第一侧表面、第二侧表面和第三侧表面之上。
[0197] 技术方案9.根据技术方案1所述的半导体器件，其中栅电极还包括：
[0198] 第一低电阻率电极，覆盖第一功函数内衬的侧表面；
[0199] 第二低电阻率电极，覆盖第二功函数内衬的侧表面；以及
[0200] 上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。
[0201] 技术方案10.根据技术方案9所述的半导体器件，其中，第一低电阻率电极包括与第二功函数内衬不反应的材料，以及
[0202] 其中，第二低电阻率电极包括与第二功函数内衬反应的材料。
[0203] 技术方案11.根据技术方案1所述的半导体器件，其中栅电极还包括：
[0204] 第一低电阻率电极，覆盖第一功函数内衬的侧表面；
[0205] 下阻碍物，设置在第一功函数内衬与第一低电阻率电极之间；
[0206] 第二低电阻率电极，覆盖第二功函数内衬的侧表面；以及
[0207] 上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。
[0208] 技术方案12.根据技术方案11所述的半导体器件，其中，第一低电阻率电极和第二低电阻率电极包括与第二功函数内衬反应的材料。
[0209] 技术方案13.一种半导体器件，包括：
[0210] 本体，包括第一结区；
[0211] 位线沟槽，形成在本体中；
[0212] 位线，提供在位线沟槽中并且电耦接至第一结区；
[0213] 位线遮盖层，提供在位线的顶表面之上和侧表面之上；
[0214] 一对第一柱体和第二柱体，设置在本体之上并且包括垂直沟道区和垂直沟道区之上的第二结区；
[0215] 栅极沟槽，具有：主沟槽，暴露第一柱体与第二柱体之间的间隔；以及分支沟槽，暴露第一柱体和第二柱体的侧表面；
[0216] 一对第一栅电极和第二栅电极，提供在栅极沟槽中的、第一柱体和第二柱体的一侧表面之上；以及
[0217] 存储元件，分别与第二结区电耦接，
[0218] 其中，第一栅电极和第二栅电极中的每个包括：
[0219] 第一功函数内衬，位于垂直沟道区的侧表面之上并且包括含铝金属氮化物；
[0220] 第二功函数内衬，位于第二结区的侧表面之上并且包括含硅非金属材料；以及[0221] 空气间隙，设置在第二功函数内衬与第二结区之间。
[0222] 技术方案14.根据技术方案13所述的半导体器件，其中第一栅电极和第二栅电极中的每个包括：
[0223] 主体，设置在第一柱体与第二柱体之间；以及
[0224] 从主体延伸的一对第一分支部和第二分支部，
[0225] 其中，主体沿第一方向延伸，
[0226] 其中，所述一对第一分支部和第二分支部中的每个沿不同于第一方向的第二方向延伸，
[0227] 其中，主体、第一分支部和第二分支部形成在第一柱体和第二柱体中的每个的侧表面之上。
[0228] 技术方案15.根据技术方案14所述的半导体器件，其中侧表面包括：
[0229] 第一侧表面，位于主体之上；
[0230] 第二侧表面，位于第一分支部之上；以及
[0231] 第三侧表面，位于第二分支部之上。
[0232] 技术方案16.根据技术方案15所述的半导体器件，第一柱体和第二柱体中的每个还包括：
[0233] 第四侧表面；以及
[0234] 隔离层，接触第四侧表面。
[0235] 技术方案17.根据技术方案13所述的半导体器件，其中，第一功函数内衬包括氮化铝钛TiAlN，以及
[0236] 其中，第二功函数内衬包括掺杂N型杂质的多晶硅。
[0237] 技术方案18.根据技术方案13所述的半导体器件，其中第一栅电极和第二栅电极中的每个还包括：
[0238] 第一低电阻率电极，位于第一功函数内衬之上；以及
[0239] 第二低电阻率电极，位于第二功函数内衬之上。
[0240] 技术方案19.根据技术方案13所述的半导体器件，其中第一栅电极和第二栅电极中的每个还包括：
[0241] 第一低电阻率电极，位于第一功函数内衬之上；
[0242] 第二低电阻率电极，位于第二功函数内衬之上；以及
[0243] 上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。
[0244] 技术方案20.根据技术方案13所述的半导体器件，其中第一栅电极和第二栅电极中的每个还包括：
[0245] 第一低电阻率电极，位于第一功函数内衬之上；
[0246] 下阻碍物，设置在第一功函数内衬与第一低电阻率电极之间；
[0247] 第二低电阻率电极，位于第二功函数内衬之上；以及
[0248] 上阻碍物，设置在第二功函数内衬与第二低电阻率电极之间。
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