CMOS器件及其制作方法
阅读：518发布：2023-12-29
专利汇可以提供CMOS器件及其制作方法专利检索，专利查询，专利分析的服务。并且本 发明 实施例 公开了一种CMOS器件及其制作方法，该方法包括：提供包括第一有源区和第二有源区的 半导体 衬底，在该衬底上形成替代栅结构，去除替代栅结构，形成沟槽；形成高K介质层；在高K介质层上形成第二替代栅 电极 层；采用第二替代栅电极层和第一阻挡层保护第二有源区上方的栅极区域，在第一有源区上方形成第一沟槽；在第一沟槽内形成第一 功函数 层和第一金属栅极；采用第二阻挡层保护第一功函数层和第一金属栅极，在第二有源区上方形成第二沟槽，在第二沟槽内形成第二功函数层和第二金属栅极。本发明实施例中第一功函数层和第二功函数层均在一次成膜过程中形成，避免了形成CMOS器件功函数层过程中的交叉污染，提高了金属栅极填充能 力 。，下面是CMOS器件及其制作方法专利的具体信息内容。
1.一种CMOS器件制作方法，其特征在于，包括：
提供半导体衬底，在所述衬底表面内形成第一有源区和第二有源区，在所述衬底表面上形成第一替代栅电极层和层间介质层，且所述层间介质层表面与第一替代栅电极层顶部齐平；
以所述层间介质层为掩膜，去除所述第一替代栅电极层，形成沟槽；
在所述沟槽的底部和侧壁形成高K介质层；
在所述高K介质层上形成第二替代栅电极层，所述第二替代栅电极层顶部与所述层间介质层顶部齐平；
在第二有源区上方的第二替代栅电极层上形成第一阻挡层，以所述第一阻挡层为掩膜，去除第一有源区上方的第二替代栅电极层材料，形成第一沟槽；
在所述第一沟槽的底部和侧壁形成第一功函数层；
填充所述第一沟槽，形成第一金属栅极；
在第一有源区上方形成第二阻挡层，以所述第二阻挡层为掩膜，去除第二有源区上方的第二替代栅电极层材料，形成第二沟槽；
在所述第二沟槽的底部和侧壁形成第二功函数层；
填充所述第二沟槽，形成第二金属栅极。
2.根据权利要求1所述的CMOS器件制作方法，其特征在于，所述第一功函数层和第二功函数层的材料不同。
3.根据权利要求2所述的CMOS器件制作方法，其特征在于，所述第一有源区为N型有源区，所述第二有源区为P型有源区。
4.根据权利要求3所述的CMOS器件制作方法，其特征在于，所述第一功函数层材料为氮化钛、氮化铊和钛铝中的一种或任意组合。
5.根据权利要求3所述的CMOS器件制作方法，其特征在于，所述第二功函数层材料为氮化钛和/或氮化铊。
6.根据权利要求1所述的CMOS器件制作方法，其特征在于，在所述第一沟槽的底部和侧壁形成第一功函数层之前，还包括：去除所述第一阻挡层；
在所述第二沟槽的底部和侧壁形成第二功函数层之前，还包括：去除所述第二阻挡层。
7.根据权利要求6所述的CMOS器件制作方法，其特征在于，所述第一阻挡层材料和第二阻挡层材料均为光刻胶。
8.根据权利要求6所述的CMOS器件制作方法，其特征在于，所述形成第一金属栅极的过程为：
在所述第一功函数层上形成第一栅金属层，所述第一栅金属层填满所述第一沟槽；
采用化学机械研磨工艺去除所述层间介质层表面上的第一栅金属层材料和第一功函数层材料，使所述层间介质层表面齐平，得到所述第一金属栅极。
9.根据权利要求6所述的CMOS器件制作方法，其特征在于，所述形成第二金属栅极的过程为：
在所述第二功函数层上形成第二栅金属层，所述第二栅金属层填满所述第二沟槽；
采用化学机械研磨工艺去除所述层间介质层表面上的第二栅金属层材料和第二功函数层材料，使所述层间介质层表面齐平，得到所述第二金属栅极。
10.根据权利要求1所述的CMOS器件制作方法，其特征在于，所述第一金属栅极和第二金属栅极的材料相同，二者的材料为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。
11.根据权利要求1所述的CMOS器件制作方法，其特征在于，在所述衬底表面上形成所述层间介质层之前，还包括：在所述衬底表面形成第三阻挡层，所述第三阻挡层覆盖所述第一替代栅电极层表面。
12.根据权利要求11所述的CMOS器件制作方法，其特征在于，所述第三阻挡层材料为氮化硅。
13.根据权利要求1所述的CMOS器件制作方法，其特征在于，所述高K介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。
CMOS器件及其制作方法
技术领域
背景技术
[0002] 随着半导体工艺技术节点的降低，传统的二氧化硅栅介质层和多晶硅栅电极层的MOS器件出现了漏电量增加和栅电极层损耗等问题，为解决该问题，现有技术中提出了采用高K材料代替二氧化硅制作栅介质层，采用金属材料代替多晶硅制作栅电极层（简称高K金属栅，HKMG）。
[0003] 下面以美国专利US6664195中提供的“后栅极”工艺形成金属栅极的方法为例，说明HKMG的形成过程，包括：提供半导体衬底，所述半导体衬底上形成有替代栅电极层、及位于所述半导体衬底上覆盖所述替代栅电极层的层间介质层；以所述替代栅电极层作为停止层，对所述层间介质层进行化学机械研磨工艺（CMP）；除去所述替代栅电极层后形成沟槽；在沟槽底部形成界面层，在界面层表面上形成高K介质层，所述界面层一般为氧化硅；再通过PVD方法在所述沟槽内的高K介质层上形成金属层，且将金属层填充满沟槽，以形成栅金属层；用化学机械研磨法研磨栅金属层至露出层间介质层，形成金属栅极。
[0004] 采用HKMG工艺解决了传统MOS器件的漏电量高等问题，但是在实际生产中，采用上述HKMG工艺制作的COMS器件往往的性能较差，达不到设计要求。
发明内容
[0005] 为解决上述技术问题，本发明实施例提供了一种CMOS器件及其制作方法，提高了COMS器件的性能，使其满足设计要求。
[0006] 为解决上述问题，本发明实施例提供了如下技术方案：
[0007] 一种CMOS器件制作方法，包括：提供半导体衬底，在所述衬底表面内形成第一有源区和第二有源区，在所述衬底表面上形成第一替代栅电极层和层间介质层，且所述层间介质层表面与第一替代栅电极层顶部齐平；以所述层间介质层为掩膜，去除所述第一替代栅电极层，形成沟槽；在所述沟槽的底部和侧壁形成高K介质层；在所述高K介质层上形成第二替代栅电极层，所述第二替代栅电极层顶部与所述层间介质层顶部齐平；在第二有源区上方的第二替代栅电极层上形成第一阻挡层，以所述第一阻挡层为掩膜，去除第一有源区上方的第二替代栅电极层材料，形成第一沟槽；在所述第一沟槽的底部和侧壁形成第一功函数层；填充所述第一沟槽，形成第一金属栅极；在第一有源区上方形成第二阻挡层，以所述第二阻挡层为掩膜，去除第二有源区上方的第二替代栅电极层材料，形成第二沟槽；在所述第二沟槽的底部和侧壁形成第二功函数层；填充所述第二沟槽，形成第二金属栅极。
[0008] 优选的，所述第一功函数层和第二功函数层的材料不同。
[0009] 优选的，所述第一有源区为N型有源区，所述第二有源区为P型有源区。
[0011] 优选的，所述第二功函数层材料为氮化钛和/或氮化铊。
[0012] 优选的，在所述第一沟槽的底部和侧壁形成第一功函数层之前，还包括：去除所述第一阻挡层；在所述第二沟槽的底部和侧壁形成第二功函数层之前，还包括：去除所述第二阻挡层。
[0013] 优选的，所述第一阻挡层材料和第二阻挡层材料均为光刻胶。
[0014] 优选的，所述形成第一金属栅极的过程为：在所述第一功函数层上形成第一栅金属层，所述第一栅金属层填满所述第一沟槽；采用化学机械研磨工艺去除所述层间介质层表面上的第一栅金属层材料和第一功函数层材料，使所述层间介质层表面齐平，得到所述第一金属栅极。
[0015] 优选的，所述形成第二金属栅极的过程为：在所述第二功函数层上形成第二栅金属层，所述第二栅金属层填满所述第二沟槽；采用化学机械研磨工艺去除所述层间介质层表面上的第二栅金属层材料和第二功函数层材料，使所述层间介质层表面齐平，得到所述第二金属栅极。
[0017] 优选的，在所述衬底表面上形成所述层间介质层之前，还包括：在所述衬底表面形成第三阻挡层，所述第三阻挡层覆盖所述第一替代栅电极层表面。
[0018] 优选的，所述第三阻挡层材料为氮化硅。
[0019] 优选的，所述高K介质层材料为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种。
[0020] 本发明实施例还公开了一种CMOS器件，包括：半导体衬底，位于该半导体衬底表面内的第一有源区和第二有源区；位于所述第一有源区表面上的第一金属栅结构、位于所述第二有源区表面上的第二金属栅结构；其中，所述第一金属栅结构包括，第一金属栅极、包覆所述第一金属栅极底部和侧壁的第一功函数层、包覆所述第一功函数层底部和侧壁的高K介质层；所述第二金属栅结构包括，第二金属栅极、包覆所述第二金属栅极底部和侧壁的第二功函数层、包覆所述第二功函数层底部和侧壁的高K介质层；所述第一功函数层和第二功函数层均是在一次成膜过程中形成的。
[0021] 优选的，所述第一功函数层和第二功函数层的材料不同。
[0022] 优选的，所述第一有源区为N型有源区，所述第二有源区为P型有源区。
[0023] 优选的，所述第一功函数层为氮化钛、氮化铊和钛铝中的一种或任意组合，所述第二功函数层为氮化钛和/或氮化铊。
[0024] 与现有技术相比，上述技术方案具有以下优点：
[0025] 本发明实施例所提供的技术方案，通过先采用第二替代栅电极层和第一阻挡层保护第二有源区上方的栅极区域，在第一有源区上方形成第一沟槽，之后在第一沟槽内形成第一功函数层和第一金属栅极，之后采用第二阻挡层保护第一功函数层和第一金属栅极，在第二有源区上方形成第二沟槽，之后在第二沟槽内形成第二功函数层和第二金属栅极，从而使得第一功函数层和第二功函数层均可以在一次成膜过程中形成，即在形成第一功函数层或第二功函数层的过程中，不再掺杂形成其它膜层或结构的步骤，一次性连续沉积形成第一功函数层和第二功函数层，从而避免了形成CMOS器件功函数层过程中交叉污染的风险。同时，形成的NMOS器件和PMOS器件的功函数层厚度基本相同，进而使得二者的金属栅极所占据的沟槽内部的区域也基本相同，不会存在金属栅极填充不足的问题，从而较现有技术，降低了对后续形成插塞和金属互连工艺的要求，最终提高了COMS器件的性能，使其满足设计要求。附图说明
[0026] 图1为现有技术中公开的CMOS器件的结构图；
[0027] 图2-12为本发明实施例公开的CMOS器件制作方法各步骤的剖面图。
具体实施方式
[0028] 正如背景技术部分所述，采用现有技术中的HKMG工艺中的“后栅极”工艺制作出的CMOS器件性能较差，出现这种问题的原因主要在于现有技术中的CMOS制作工艺，现有CMOS器件制作过程如下：
[0029] 提供半导体衬底，在该半导体衬底表面内形成N型有源区和P型有源区，在该半导体衬底表面上形成替代栅电极层和层间介质层，层间介质层表面和替代栅电极层顶部齐平；
[0030] 去除替代栅电极层材料，分别在N型有源区和P型有源区表面上形成第一沟槽和第二沟槽；
[0031] 在衬底表面上形成高K介质层，所述高K介质层覆盖第一沟槽和第二沟槽的底部和侧壁；
[0032] 在衬底上形成阻挡层，该阻挡层仅覆盖NMOS器件区域，在高K介质层表面上形成PMOS器件区域形成第二功函数层，第二功函数层覆盖第二沟槽内的高K介质层表面；
[0033] 之后，去除覆盖NMOS器件区域的阻挡层，在衬底上形成NMOS器件的功函数层（以下简称第一功函数层），此时，第一功函数层不仅覆盖第一沟槽内高K介质层的底部和侧壁，还会覆盖第二功函数层的底部和侧壁，换句话说，实际上形成的PMOS器件的功函数层为第一功函数层和第二功函数层的叠层；
[0034] 之后在第一沟槽和第二沟槽内填充金属材料，在NMOS器件区形成第一金属栅极，在PMOS器件区形成第二金属栅极，最终形成的CMOS器件结构图如图1所示。
[0035] 从图1中可以看出，由于第一功函数层12和第二功函数层11的叠层作为PMOS器件的功函数层，从而导致了PMOS器件的第二金属栅极13b的填充区域减小，使第二金属栅极13b的金属量较第一金属栅极13a的金属量大幅度减小，从而降低了对第二金属栅极13b的填充能力，由于第二金属栅极13b的宽度减小了，从而对后续形成插塞和金属互连工艺的要求更高，为后续工艺埋下安全隐患，降低了器件的合格率；并且，同样由于需要两次成膜过程才能形成PMOS器件的功函数层，从而提高了PMOS器件区交叉污染的风险，所谓两次成膜过程是指，在形成PMOS器件的功函数层的过程中，中间掺杂了其它结构的形成步骤，如以上所述的NMOS器件功函数层的形成过程。
[0036] 基于以上分析，本发明实施例提供了一种CMOS器件制作方法，该方法各步骤的剖面图如图2-图12所示，下面结合各步骤的剖面图对该制作方法进行详细描述。
[0037] 如图2所示，提供半导体衬底200，在所述半导体衬底200表面内形成隔离区201以及位于隔离区201之间的第一有源区202和第二有源区203，其中，隔离区201可以是采用等离子体化学气相沉积工艺（HDP）形成的浅沟槽隔离（STI）区，也可以是LOCOS隔离区，本实施例中优选为隔离区201为STI区，所述第一有源区202为N型有源区，所述第二有源区203为P型有源区。若为P型掺杂，则掺杂粒子为硼离子等三价元素离子，若为N型掺杂，则掺杂粒子为磷离子或砷离子等五价元素离子。
[0038] 本实施例中的半导体衬底200中可以包括单晶、多晶或非晶结构的硅或硅锗（SiGe），也可以包括混合的半导体结构，例如碳化硅（SiC）、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅（SOI）。此外，半导体衬底还可以包括其它的材料，例如外延层或埋氧层的多层结构。本实施例中仅以硅衬底为例进行说明。
[0039] 继续参考图2，在所述半导体衬底200表面上形成替代栅介质层204，所述替代栅介质层材料可以为氧化硅、氮化硅或氮氧化硅，在替代栅介质层204上形成第一替代栅电极层205，得到替代栅结构，所述第一替代栅电极层205材料优选为多晶硅。
[0040] 以上所述“半导体衬底100表面上”是指由半导体衬底100表面向上的区域，该区域不属于半导体衬底100本身；所述“半导体衬底100表面内”是指由半导体衬底100表面向下的区域，该区域属于半导体衬底100本身。
[0041] 本实施例中具体形成替代栅结构的过程为：在替代栅介质层204表面上形成多晶硅层，在多晶硅层上旋涂光刻胶层，为了保证曝光精度，还可在光刻胶层和多晶硅层之间形成抗反射层，以减少不必要的反射；之后采用具有第一替代栅电极层图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成第一替代栅电极层图案，显影之后得到具有第一替代栅电极层图形的光刻胶层，以该具有第一替代栅电极层图形的光刻胶层为掩膜，采用干法刻蚀或湿法刻蚀工艺，去除未被光刻胶层覆盖的多晶硅层材料，得到第一替代栅电极层205。
[0042] 本实施例中，所述多晶硅层可以采用化学气相沉积工艺形成，其沉积厚度决定了第一替代栅电极层205的高度，即后续形成的金属栅极的高度。
[0043] 之后，在第一替代栅电极层205两侧形成侧墙206、浅掺杂漏207和源漏，本实施例中优选采用二次侧墙工艺进行浅掺杂漏LDD注入和源漏注入，具体的，先在衬底表面和第一替代栅电极层205周围形成较薄的第一侧墙氧化硅层，在该第一侧墙氧化硅层上沉积第一侧墙氮化硅层，之后采用回刻工艺刻蚀第一侧墙氮化硅层，形成第一侧墙，在对第一侧墙氮化硅层进行刻蚀后，在衬底表面上仍保留有第一侧墙氧化硅层，即在第一替代栅电极层205的侧壁保留了第一侧墙氧化硅层材料和部分第一侧墙氮化硅层材料，在第一替代栅电极层205的顶部保留第一侧墙氧化硅层材料，换句话说，第一侧墙为第一替代栅电极层205侧壁的第一侧墙氧化硅层和第一侧墙氮化硅层的叠层。
[0044] 继续参见图2，以第一替代栅电极层205和第一侧墙为掩膜，对所述半导体衬底200进行浅掺杂区注入，形成轻掺杂漏极207，之后，对所述半导体衬底200进行热处理，使轻掺杂漏极207中的注入离子发生纵向与横向的均匀扩散。本实施例中，此步骤的热处理工艺可与制作源/漏极完成后的退火工艺一起进行。
[0045] 之后，在半导体衬底200上形成第二侧墙，具体形成过程如下：用化学气相沉积工艺在半导体衬底上及第一侧墙周围形成第二侧墙氧化硅层，在第二侧墙氧化硅层上形成第二侧墙氮化硅层，即第二侧墙氧化硅层和第二侧墙氮化硅层的叠层作为第二侧墙介质层；用回刻蚀工艺刻蚀第二侧墙氮化硅层，保留第二侧墙氧化硅层，形成第二侧墙，第二侧墙和第一侧墙统称为侧墙，由替代栅介质层204、第一替代栅电极层205及侧墙206形成的结构称为替代栅结构，下同。形成侧墙后，衬底表面的替代栅介质层204仍完整保留。
[0046] 本实施例中，所述侧墙206的层次结构由内到外依次为第一侧墙氧化硅层-第一侧墙氮化硅层-第二侧墙氧化硅层-第二侧墙氮化硅层，在其他实施例中，所述侧墙的形成工艺还可以为一次侧墙工艺，即所述侧墙206可仅包括氮化硅层或氧化硅层。
[0047] 继续参考图2，以替代栅结构和替代栅结构两侧的侧墙为掩膜，向所述半导体衬底200进行重掺杂区注入，形成源极208a和漏极208b，所述源极和漏极的深度深于轻掺杂漏极
207。在注入离子之后，对所述半导体衬底200进行热处理，使源极208a和漏极208b中的注入离子发生纵向与横向的均匀扩散。
207。在注入离子之后，对所述半导体衬底200进行热处理，使源极208a和漏极208b中的注入离子发生纵向与横向的均匀扩散。
[0048] 本实施例在轻掺杂漏极注入和源极漏极注入过程中，在形成PMOS晶体管区域，向半导体衬底200中注入的是p型离子，如硼离子等。在形成NMOS晶体管区域，向半导体衬底200中注入的是n型离子，如磷离子或砷离子等。
[0049] 之后采用PVD或CVD工艺在半导体衬底200上形成第三阻挡层209，所述第三阻挡层209覆盖第一替代栅电极层205表面，之后，再采用PVD或CVD工艺在第三阻挡层209上形成层间介质层210。
[0050] 参见图3，采用化学机械研磨（CMP）工艺研磨层间介质层210和第三阻挡层209直至暴露出第一替代栅电极层205顶部，此时，通过CMP过程去除了侧墙形成后保留在第一替代栅电极层顶部的第一侧墙氧化硅层和第二侧墙氧化硅层材料，使所述层间介质层210表面与第一替代栅电极层205顶部齐平。本实施例中，所述第三阻挡层209材料为氮化硅，所述层间介质层210材料为氧化硅或氮氧化硅等，这里的层间介质层210为第零层间介质层ILD0层。
[0051] 本实施例中由于第三阻挡层209的存在，可避免在后续CMP过程中过度损伤第一替代栅电极层205表面，以保证第一替代栅电极层205厚度的准确性，并且，该第三阻挡层209还可作为后续形成通孔和金属互连时的应力层，以保护衬底。具体的，在层间介质层210和第三阻挡层209的CMP过程中，可先以较快的速率对层间介质层210材料进行磨抛，当磨抛到第三阻挡层209表面时，减小CMP的速度，即以较慢的速率磨抛第三阻挡层209表面，直至暴露出第一替代栅电极层205的表面。
[0052] 为保证完全暴露第一替代栅电极层205表面，还可对第三阻挡层209进行过抛，由于此时的CMP速率已经很慢了，因此过抛对第一替代栅电极层205表面的损伤很小。
[0053] 在CMP过程中采用的研磨液可以是以氧化硅或者氧化铈为主要成分的研磨液，所述研磨液对氧化硅与氮化硅的平坦化速率选择比大于1。其中，所述氧化硅研磨液的颗粒尺寸为1nm~100nm，采用氧化硅研磨液的优点是：研磨颗粒分散性好、化学性质活泼、后清洗过程容易；所述氧化铈研磨液的颗粒尺寸为10nm~20nm，采用氧化铈研磨液的优点是：具有抛光速率高、材料的去除率高、对被抛光表面的损伤较小。选择CMP的研磨液对氧化硅和氮化硅的选择比大于1的工艺参数能够保证高于第一替代栅电极层的氮化硅阻挡层与氧化硅ILD0层能一起被去除。
[0054] 由于层间介质层210的材料与第一替代栅电极层205的材料不同，因此，在本发明其它实施例中，还可不设置第三阻挡层209，此时，可选择对多晶硅和该ILD0层材料（如氧化硅）选择比大于1的研磨液。
[0056] 参见图5，在所述沟槽的底部和侧壁形成界面层212，所述界面层212材料可以为氧化硅、氮化硅、氮氧化硅中任一种或组合，该界面层212厚度为0.1nm-2nm，更优选为0.1nm-1nm，更优选为0.5nm-1.5nm。
[0058] 本实施例中在形成界面层212之前，需对衬底表面进行化学清洗，去除衬底表面的杂质颗粒和自然氧化层，以保证衬底表面的清洁，从而保证后续形成的界面层的质量。
[0059] 由于形成源极和漏极后，再进行高温工艺会影响源极和漏极的质量，因此，本实施例中形成界面层的工艺选择中，不能使用到高温（一般为500℃以上）。
[0060] 以界面层212材料为氧化硅为例，本实施例中优选采用化学氧化工艺形成界面层212，具体可将衬底置于具有氧化性溶液中进行氧化，该氧化性溶液包括硝酸溶液、过氯酸溶液、硫酸溶液、双氧水、盐酸与双氧水的混合溶液、臭氧溶解水、硫酸与双氧水的混合溶液、氨水与双氧水的混合溶液、硫酸与硝酸的混合溶液、王水以及沸水等，以臭氧溶解水为例，具体的，可将衬底置于含有去离子水（DI水）和臭氧的水浴中氧化，从而形成较薄的氧化层，之后将衬底从水溶液中取出并干燥，如采用异丙醇和离心脱水的方式。其中，化学氧化过程中，臭氧的浓度为1%-70%，水浴时温度在200℃以下，优选为50℃-180℃。
[0061] 由于界面层212形成的位置主要是在沟槽底部，采用化学氧化工艺可保证沟槽底部均匀且完整的接触水浴液体，从而确保沟槽底部的任意角落都能够形成氧化层，且形成的氧化层厚度均匀，并且，由于化学氧化工艺本身存在饱和度的限制，因此能够确保形成的氧化层的厚度较薄，从而满足界面层对厚度的要求，并且，采用化学氧化工艺形成界面层212，所采用的温度很低，一般低于200℃，因此，该化学氧化过程对衬底表面内的源极和漏极的结构和质量没有任何影响。
[0063] 继续参照图5，采用CVD或PVD等工艺，在所述界面层212表面上形成高K介质层213，该高K介质层213覆盖所述沟槽底部的界面层和沟槽侧壁。本实施例中高K介质层213的厚度为 其中高K介质层的材料包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌中的至少一种，更优选为氧化铪。
[0064] 参见图6，在高K介质层213上形成第二替代栅电极层214，所述第二替代栅电极层214顶部与所述层间介质层210顶部齐平。
[0065] 该过程具体为，以第二替代栅电极层214材料为多晶硅为例，采用CVD或PVD工艺在所述沟槽内填充多晶硅，形成多晶硅层，之后采用CMP工艺去除层间介质层210表面上的多晶硅层材料和高K介质层材料，使衬底表面齐平，得到第二替代栅电极层214。
[0066] 参见图7，在第二有源区203上方的第二替代栅电极层214上形成第一阻挡层215，即所述第一阻挡层215仅覆盖第二有源区上方的第二替代栅电极层214，优选的，所述第一阻挡层215材料为光刻胶，形成第一阻挡层215的过程具体为，在衬底表面上旋涂光刻胶层，以具有第二有源区图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成第二有源区图案，显影之后得到具有第二有源区图形的光刻胶层，即第一阻挡层215。
[0067] 继续参照图7，以所述第一阻挡层215为掩膜，采用干法刻蚀或湿法腐蚀工艺，去除第一有源区202上方的第二替代栅电极层材料，形成第一沟槽216。
[0068] 形成第一阻挡层的目的是避免形成第一沟槽时，损伤第二有源区上方的第二替代栅电极层材料，因此，理论上，第一阻挡层215最小只要覆盖第二源区上方的第二替代栅电极层，最大只要暴露出第一有源区上方的第二替代栅电极层即可，本实施例为了减小形成第一阻挡层215时的光刻精度，可以适当的调整第一阻挡层215的覆盖区域。
[0069] 形成第一沟槽216后，可采用化学清洗等工艺去除第一阻挡层215，同时去除衬底表面的杂质颗粒和自然氧化层。
[0070] 参照图8，采用CVD或PVD工艺，在所述第一沟槽的底部和侧壁形成第一功函数层217，即此时的第一功函数层217覆盖整个衬底表面，包括覆盖第一有源区202上方的高K介质层213表面、层间介质层210表面以及第二有源区上方的第二替代栅电极层214表面。之后在第一功函数层217表面上形成第一栅金属层218，第一栅金属层218填满第一沟槽。
[0071] 如图9所示，采用CMP工艺去除层间介质层表面上的第一功函数层材料和第一栅金属层材料，使衬底表面齐平，从而形成第一金属栅极219。
[0072] 以上两步骤中，由于第二有源区上方的第二替代栅电极层的阻挡作用，第一功函数层材料和第一栅金属层材料并未填充到PMOS器件的栅极区域，并且，在CMP过程中，也对PMOS器件的栅极区域没有任何损伤。
[0073] 如图10所示，在第一有源区202上方形成第二阻挡层220，即所述第二阻挡层220仅覆盖第一有源区上方的NMOS器件的栅极区域，即第一金属栅极219和第一功函数层217顶部，本实施例所述第二阻挡层220材料为光刻胶，形成第二阻挡层220的过程具体为，在衬底表面上旋涂光刻胶层，以具有第一有源区图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成第一有源区图案，显影之后得到具有第一有源区图形的光刻胶层，即第二阻挡层220。
[0074] 继续参照图10，以所述第二阻挡层220为掩膜，采用干法刻蚀或湿法腐蚀工艺，去除第二有源区203上方的第二替代栅电极层材料，形成第二沟槽221。
[0075] 形成第二阻挡层的目的是保护NMOS器件的栅极区域，避免形成第二沟槽221时损伤第一金属栅极219表面，因此，理论上，第二阻挡层220最小只要覆盖第一源区上方的栅极区域，最大只要暴露出第二有源区上方的栅极区域即可，本实施例为了减小形成第二阻挡层220时的光刻精度，可以适当的调整第二阻挡层220的覆盖区域。
[0076] 形成第二沟槽221后，可采用化学清洗等工艺去除第二阻挡层220，同时去除衬底表面的杂质颗粒和自然氧化层。
[0077] 如图11所示，采用CVD或PVD工艺，在所述第二沟槽的底部和侧壁形成第二功函数层222，即此时的第二功函数层222覆盖整个衬底表面，包括覆盖第二有源区203上方的高K介质层213表面、层间介质层210表面以及第一有源区上方的第一金属栅极219顶部。之后在第二功函数层222表面上形成第二栅金属层223，第二栅金属层223填满第二沟槽。
[0078] 如图12所示，采用CMP工艺去除层间介质层表面上的第二功函数层材料和第二栅金属层材料，使衬底表面齐平，从而形成第二金属栅极224。
[0079] 在以上步骤中，在后续形成功函数层和栅金属层之前，去除第一阻挡层和第二阻挡层，可保证形成功函数层和栅金属层之后衬底表面平整，以降低后续CMP工艺的难度。
[0080] 本实施例中第一金属栅极219和第二金属栅极224的材料可以相同，也可以不同，本实施例中优选为二者材料相同，二者的材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂或氮硅化铊。并且，本实施例中的第一金属栅极219和第二金属栅极224还可为多层金属形成的叠层。
[0081] 本实施例中NMOS器件的功函数层即为第一功函数层，PMOS器件的功函数层即为第二功函数层，本发明实施例中的所述第一功函数层和第二功函数层的材料不同，优选的，所述第一功函数层材料为氮化钛、氮化铊和钛铝中的一种或任意组合，所述第二功函数层材料为氮化钛和/或氮化铊。本实施例中第一功函数层和第二功函数层的厚度优选为2nm-20nm。
[0082] 本实施例中，所述第一功函数层和第二功函数层优选为多个膜层形成的叠层结构，以上所述第一功函数层和第二功函数层的材料不同也包括第一功函数层中多个膜层的组合方式和第二功函数层中多个膜层的组合方式不同的情况，如第一功函数层由下到上的膜层为氮化钛层-氮化铊层，第二功函数层由下到上的膜层为氮化铊层-氮化钛层。
[0083] 从以上步骤中可知，第一功函数层和第二功函数层均是在一次成膜过程中形成的，所谓一次成膜过程是指，在形成第一功函数层或第二功函数层的过程中，不再掺杂形成其它膜层或结构的步骤，一次性连续沉积形成第一功函数层和第二功函数层，从而形成的NMOS器件和PMOS器件的功函数层厚度基本相同，进而使得二者的金属栅极所占据的沟槽内部的区域也基本相同，不会存在金属栅极填充不足的问题，从而较现有技术，降低了对后续形成插塞和金属互连工艺的要求。
[0084] 同样的，由于形成第一功函数层和第二功函数层的过程中，并未掺杂其它膜层或结构的形成过程，从而避免了形成CMOS器件功函数层过程中交叉污染的风险。
[0085] 本实施例中仅是以先形成NMOS器件的功函数层，后形成PMOS器件的功函数层为例进行说明，在其它实施例中，二者的形成顺序可以互换，本实施例中对此不做限定。
[0086] 与上述方法实施例相对应，本发明另一实施例公开了一种采用以上方法形成的CMOS器件，其结构图可参见图12，该CMOS器件包括：
[0087] 半导体衬底200，位于该半导体衬底200表面内的第一有源区202、第二有源区203及位于二者之间的浅槽隔离区201，其中，第一有源区202为NMOS器件的有源区，第二有源区203为PMOS器件的有源区；位于所述第一有源区202表面上的第一金属栅结构和位于所述第二有源区表面上的第二金属栅结构。
[0088] 其中，所述第一金属栅结构包括，第一金属栅极219、包覆所述第一金属栅极219底部和侧壁的第一功函数层217、包覆所述第一功函数层217底部和侧壁的高K介质层213，以及包覆高K介质层213底部和侧壁的界面层212；所述第二金属栅结构包括，第二金属栅极224、包覆所述第二金属栅极224底部和侧壁的第二功函数层222、包覆所述第二功函数层
222底部和侧壁的高K介质层213，以及包覆高K介质层213底部和侧壁的界面层212。
222底部和侧壁的高K介质层213，以及包覆高K介质层213底部和侧壁的界面层212。
[0089] 上述结构中的第一功函数层217和第二功函数层222均是在一次成膜过程中形成的，且第一功函数层217仅位于NMOS器件的栅极区域，第二功函数层222仅位于PMOS器件的栅极区域，从而避免了形成第一功函数层217和第二功函数层222过程中的交叉污染，并且提高了金属栅极的填充能力。
[0090] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 基于Ⅲ-Ⅴ族半导体高电子迁移率晶体管的日盲紫外探测器及制作方法 | 2020-05-08 | 505 |
| 一种显示面板和显示装置 | 2020-05-08 | 359 |
| 共享薄膜晶体管及显示面板 | 2020-05-08 | 298 |
| 柔性基板、阵列基板、显示面板及制备方法和显示装置 | 2020-05-11 | 307 |
| 具有金属栅极的半导体元件及其制作方法 | 2020-05-08 | 83 |
| 显示装置 | 2020-05-08 | 1012 |
| 半导体结构及其形成方法 | 2020-05-08 | 126 |
| 半导体结构及其形成方法 | 2020-05-08 | 120 |
| 阵列基板的制备方法及阵列基板 | 2020-05-08 | 977 |
| 一种阵列基板制备方法及阵列基板 | 2020-05-08 | 921 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
栅极金属热门专利
QQ群二维码
意见反馈
意见反馈