一种鳍式场效应管制作方法
阅读：268发布：2024-01-01
专利汇可以提供一种鳍式场效应管制作方法专利检索，专利查询，专利分析的服务。并且本 申请 公开了一种鳍式场效应管FinFET制作方法，该方法利用 外延 生长 锗 硅 层和硅层以及锗硅层与 半导体 衬底和硅层之间的高 刻蚀 选择比，精确控制形成Fin的高度，在形成包围Fin的栅极结构和侧墙并源漏极注入之后，利用选择性刻蚀刻去除Fin的源极和漏极下方的硅层部分形成沟槽，最后用Flowable CVD 二 氧 化硅 的方法在沟槽中形成源漏极隔离；本 发明 提出的FinFET制作方法一方面避免了在半导体衬底中形成较大深度的凹槽并在其中填充 电介质 作为STI，也无需采用回刻部分电介质的方法形成鳍片，而是采用外延生长Si层的方式精确控制鳍片的高度，另一方面以 二氧化硅 作为介质埋层，切断了源漏的泄露通道，降低 泄漏 电流 。，下面是一种鳍式场效应管制作方法专利的具体信息内容。
1.一种鳍式场效应管FinFET的制作方法，该方法包括：
提供一具有半导体衬底的晶片，所述半导体衬底的晶片器件面依次外延生长锗硅层和硅层；
光刻后刻蚀所述硅层形成鳍片，以所述锗硅层为刻蚀停止层；
形成包围所述鳍片的栅极结构和侧墙之后，以所述栅极和侧墙为遮蔽在所述鳍片上形成源极和漏极；
选择性刻蚀锗硅层，去除没有被所述鳍片、栅极结构以及侧墙覆盖的锗硅层部分以及所述源极和漏极下方的锗硅层部分；所述选择性刻蚀锗硅层为各向同性刻蚀；
在晶片器件面可流动化学气相沉积二氧化硅后，刻蚀去除所述鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分。
2.如权利要求1所述的方法，其特征在于，所述半导体衬底为体硅或者绝缘层上硅SOI。
3.如权利要求1所述的方法，其特征在于，所述锗硅层厚度范围是5纳米到50纳米，所述硅层厚度范围是10纳米到100纳米。
4.如权利要求1所述的方法，其特征在于，所述选择性刻蚀锗硅层的刻蚀气体是三氟化氯ClF3气体，所述刻蚀气体的压强范围0.01毫巴mbar到0.5mbar。
5.如权利要求1所述的方法，其特征在于，所述刻蚀去除鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分是湿法刻蚀。
6.如权利要求1所述的方法，其特征在于，所述栅极结构是栅氧化层和多晶硅栅极的层叠栅极组合，或者高介电系数绝缘层和金属栅极的层叠栅极组合，或者高介电系数绝缘层和虚拟栅极的层叠栅极组合。
7.一种鳍式场效应管FinFET的制作方法，该方法包括：
提供一具有半导体衬底的晶片，所述半导体衬底的晶片器件面依次外延生长锗硅层和硅层；
光刻后依次刻蚀所述硅层和锗硅层形成鳍片，以所述半导体衬底为刻蚀停止层；
形成包围所述鳍片的栅极结构和侧墙之后，以所述栅极和侧墙为遮蔽在所述鳍片上形成源极和漏极；
选择性刻蚀所述鳍片下方的锗硅层，至少去除所述源极和漏极下方的锗硅层部分；所述选择性刻蚀锗硅层为各向同性刻蚀；
在晶片器件面可流动化学气相沉积二氧化硅后，刻蚀去除所述鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分。
8.如权利要求7所述的方法，其特征在于，所述锗硅层厚度范围是5纳米到50纳米，所述硅层厚度范围是10纳米到100纳米。
9.如权利要求7所述的方法，其特征在于，所述选择性刻蚀锗硅层的刻蚀气体是三氟化氯ClF3气体，所述刻蚀气体的压强范围是0.01毫巴mbar到0.5mbar。
10.如权利要求7所述的方法，其特征在于，所述刻蚀去除鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分是湿法刻蚀。
一种鳍式场效应管制作方法
技术领域
背景技术
[0002] 随着半导体技术的发展，作为其发展标志之一的金属氧化物半导体晶体管(MOSFET)的特征尺寸一直遵循摩尔定律持续按比例缩小，由半导体器件作为元件的集成电路（IC）的电路集成度、性能以及功耗也不断提高。为了进一步提高半导体器件的速度，近些年来提出了不同于传统的平面型MOSFET的三维（3D）结构或非平面（non-planar）结构MOSFET，即发展出水平多面栅结构、纵向多面栅结构等三维结构。
[0003] 三维结构的多面栅MOSFET可根据栅与半导体衬底平行或是垂直的位置关系直观的分为水平多面栅MOSFET(Planar DG)以及纵向多面栅MOSFET。另外，根据电流流向与半导体衬底的关系纵向多面栅MOSFET又分为鳍式场效晶体管（FinField-effect transistor，FinFET）结构(电流方向平行于半导体衬底)和电流方向垂直于半导体衬底(Sidewall)结构。
[0004] FinFET与平面场效应管相比，FinFET的器件关键尺寸由多晶硅栅极高度和宽度两个因素同时决定（对平面型MOSFET而言，关键尺寸被定义为从源极到漏极的栅极的设计长度）。请注意与平面MOSFET不同的是，FinFET的关键尺寸是实际制造中形成的多晶硅栅极长度和厚度，而非设计定义的多晶硅栅极尺寸。
[0005] 众所周知，每个晶片（wafer）上都有成百上千个芯片（chip），每个芯片的有源区（AA）中又有数以百万计独立的半导体器件（每个FinFET都是一个半导体器件），浅沟槽隔离（STI）用于隔离有源区，避免独立的半导体器件之间的相互干扰。如图1a所示的现有典型的FinFET三维视图，FinFET包括半导体衬底1上长度上沿y方向形成的鳍片2，鳍片2在x方向上具有一定的宽度；多晶硅栅极5沿x方向上包围鳍片2的一个顶面和两个垂直侧面，在鳍片2长度方向的两端离子注入形成源/漏极；图1b为图1a沿A-A’方向的截面图，栅氧化层6将多晶硅栅极5与鳍片2隔开，通常情况下，栅氧化层6会有很多层，我们往往用一个等效的栅氧化层厚度（EOT）来进行表征，但是在图1b中，为了简化问题只画了一层栅氧化层6；多晶硅栅极5能够在鳍片2的三个包围面感应出导电沟道；鳍片2两侧的半导体衬底1中具有STI；源极和漏极分别位于多晶硅栅极5两侧的鳍片2中。
[0006] 研究文献表明，目前制造出来的FinFET中，位于鳍片顶部的栅极顶部的介质材料还是比较厚，栅极对于导电沟道的控制主要通过在鳍片两侧的较薄的栅极侧壁进行，而不是通过栅极顶部。因此，有人甚至通过这种厚薄差别制造出互相有一定独立性的多栅极FinFET器件，通过独立调控每一个栅极，以一个栅极作为电器的输入端，另外的栅极作为偏置端，来实现精确控制栅极信号。
[0007] 除了栅极本身之外，另外一个在制造上的转变是需要制作一个绝缘层上硅（SOI）或者体硅作为半导体衬底。很多研究已经充分体现了在SOI和体硅上分别制作的FinFET的差别，这里以在SOI上制作FinFET为例进行说明。
[0008] 结合图3~8说明现有技术中如图2所示FinFET制作的具体步骤如下：
[0009] 步骤201，图3为现有技术中FinFET制作步骤201的剖面结构示意图，如图3所示，半导体衬底的晶片器件面制作硬掩膜；
[0010] 首先，提供以SOI（图中未画出SOI具体结构）作为半导体衬底300的晶片，在半导体衬底300的晶片器件面依次沉积衬垫氧化层301（pad oxide layer）和硬掩膜层302，以及光刻后依次刻蚀硬掩膜层302和衬垫氧化层301，在硬掩膜层302和沉淀层上打开窗口。其中，光刻是指，在硬掩膜层302上涂覆第一光刻胶，经过曝光和显影工艺将第一光刻胶图案化形成第一光刻图案（图中未画出）；以第一光刻图案为掩膜依次用各向异性的反应离子刻蚀（RIE）或者高密度等离子体（HDP）刻蚀去除没有被第一光刻图案覆盖的硬掩膜层302和衬垫氧化层301部分，在硬掩膜层302和衬垫氧化层301上形成窗口，露出部分半导体衬底300表面。本步骤中，还包括刻蚀后，剥离残留第一光刻图案的步骤。制作硬掩膜的具体步骤为现有技术，不再赘述。
[0011] 步骤202，图4为现有技术中FinFET制作的步骤202的剖面结构示意图，如图4所示，以硬掩膜层302为遮蔽，第一刻蚀导体半导体衬底300，形成凹槽403；
[0012] 本步骤中，凹槽403的形状同时定义了鳍片805和STI 806的结构，也就是凹槽403的深度为后续形成的鳍片805的高度和STI 806的深度之和。
[0014] 本步骤中，填充电介质504的方法可以是化学气相沉积（CVD）或者高纵深比填充（HARP）；在填充电介质504之前，还可以先在凹槽403表面沉积电介质504衬垫氧化层301（liner layer）；在填充电介质504之后还可以对晶片退火，以增大凹槽403中电介质504的密度，并且在退火之后，凹槽403表面沉积的电介质504垫层和凹槽403中填充的电介质504之间的界面会消失。需要注意的是填充电介质504的高度高于凹槽403的深度，甚至于完全覆盖凹槽403和硬掩膜层302。
[0015] 步骤204，图6为现有技术中FinFET制作的步骤204的剖面结构示意图，如图6所示，电介质504平坦化，以硬掩膜层302为停止层；
[0017] 步骤205，图7为现有技术中FinFET制作的步骤205的剖面结构示意图，如图7所示，去除硬掩膜；
[0018] 本步骤中，去除硬掩膜的方法是分别湿法刻蚀去除组成硬掩膜的硬掩膜层302和衬垫氧化层301，具体步骤为现有技术，不再赘述。
[0019] 步骤206，图8为现有技术中FinFET制作的步骤206的剖面结构示意图，如图8所示，回刻部分电介质504，形成鳍片805和STI 806结构；
[0020] 本步骤中，回刻部分电介质504的方法是在晶片器件面进行湿法刻蚀，露出部分凹槽403侧壁作为鳍片805，凹槽403中保留的部分电介质504作为STI 806结构。该步骤的问题在于，为了形成锥形结构的STI 806，在一次刻蚀形成凹槽403过程中，凹槽403侧壁不垂直于半导体衬底300的水平面，所以回刻形成的鳍片805高度和形状都不好控制。
[0021] FinFET制作的后续还包括在鳍片805上沉积栅极电介质504后制作栅极，环绕栅极的侧墙（spacer），以及源漏极注入等步骤，均为现有技术，不再赘述。
[0022] 上述步骤可见，现有技术中FinFET制作过程中需要在半导体衬底中形成较大深度的凹槽并在其中填充电介质作为STI，但是因为凹槽的高深宽比，凹槽的刻蚀和填充的工艺有很大困难，此外上述回刻部分电介质步骤的工艺也不易控制，会影响后续形成鳍片的高度和形状。
发明内容
[0023] 有鉴于此，本发明解决的技术问题是：FinFET制作STI过程中，高深宽比凹槽的刻蚀和填充工艺困难，以及形成Fin步骤的回刻工艺不易控制，影响后续形成鳍片的高度和形状
[0024] 为解决上述问题，本发明的技术方案具体是这样实现的：
[0025] 一种鳍式场效应管FinFET的制作方法，该方法包括：
[0026] 提供一具有半导体衬底的晶片，所述半导体衬底的晶片器件面依次外延生长锗硅层和硅层；
[0027] 光刻后刻蚀所述硅层形成鳍片，以所述锗硅层为刻蚀停止层；
[0028] 形成包围所述鳍片的栅极结构和侧墙之后，以所述栅极和侧墙为遮蔽在所述鳍片上形成源极和漏极；
[0029] 选择性刻蚀锗硅层，去除没有被所述鳍片、栅极结构以及侧墙覆盖的锗硅层部分以及所述源极和漏极下方的锗硅层部分；
[0030] 在晶片器件面可流动化学气相沉积二氧化硅后，刻蚀去除所述鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分。
[0031] 所述半导体衬底为体硅或者绝缘层上硅SOI。
[0032] 所述锗硅层厚度范围是5纳米到50纳米，所述硅层厚度范围是10纳米到100纳米。
[0033] 所述选择性刻蚀锗硅层的刻蚀气体是三氟化氯（ClF3）气体，所述刻蚀气体的压强范围是0.01毫巴（mbar）-0.5mbar。
[0034] 所述刻蚀去除鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分是湿法刻蚀。
[0035] 所述栅极结构是栅氧化层和多晶硅栅极的层叠栅极组合，或者高介电系数绝缘层和金属栅极的层叠栅极组合，或者高介电系数绝缘层和虚拟栅极的层叠栅极组合。
[0036] 一种鳍式场效应管FinFET的制作方法，该方法包括：
[0037] 提供一具有半导体衬底的晶片，所在所述半导体衬底的晶片器件面依次外延生长锗硅层和硅层；
[0038] 光刻后依次刻蚀所述硅层和硅锗层形成鳍片，以所述半导体衬底为刻蚀停止层；
[0039] 形成包围所述鳍片的栅极结构和侧墙之后，以所述栅极和侧墙为遮蔽在所述鳍片上形成源极和漏极；
[0040] 选择性刻所述鳍片下方的蚀锗硅层，至少去除所述源极和漏极下方的锗硅层部分；
[0041] 在晶片器件面可流动化学气相沉积二氧化硅后，刻蚀去除所述鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分。
[0042] 所述锗硅层厚度范围是5纳米到50纳米，所述硅层厚度范围是10纳米到100纳米。
[0043] 所述选择性刻蚀锗硅层的刻蚀气体是三氟化氯（ClF3）气体，所述刻蚀气体的压强范围0.01毫巴（mbar）到0.5mbar。
[0044] 所述刻蚀去除鳍片表面、栅极结构顶部以及侧墙表面的二氧化硅部分是湿法刻蚀。
[0045] 由上述的技术方案可见，提出了一种FinFET的制作方法，该方法利用外延生长锗硅层和硅层以及锗硅层与半导体衬底和硅层之间的高刻蚀选择比，精确控制形成Fin的高度，在形成包围Fin的栅极结构和侧墙并源漏极注入之后，利用选择性刻蚀刻去除Fin的源极和漏极下方的硅层部分形成沟槽，最后用Flowable CVD二氧化硅的方法在沟槽中形成源漏极隔离。附图说明
[0046] 图1a~1b为现有技术中FinFET的立体结构示意图；
[0047] 图2为现有技术制作FinFET的方法流程示意图；
[0048] 图3~8为现有技术制作FinFET的剖面结构示意图；
[0049] 图9为本发明实施例一制作FinFET的方法流程示意图；
[0050] 图10~16为本发明实施例一制作FinFET的剖面结构示意图；
[0051] 图17为本发明实施例二制作FinFET的方法流程示意图；
[0052] 图18~24为本发明实施例二制作FinFET的剖面结构示意图。
具体实施方式
[0053] 为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
[0054] 本发明提出了一种FinFET的制作方法，该方法利用外延生长锗硅层和硅层以及锗硅层与半导体衬底和硅层之间的高刻蚀选择比，精确控制形成Fin的高度，在形成包围鳍片（Fin）的栅极结构（Gate）和侧墙（Spacer）并源漏极注入之后，利用选择性刻蚀刻去除Fin的源极和漏极下方的硅层部分形成沟槽，最后用Flowable CVD二氧化硅层的方法在沟槽中形成源漏极隔离。
[0055] 具体实施例一
[0056] 结合图10~16说明本发明如图9所示FinFET制作的具体步骤如下：
[0057] 步骤901，图10为本发明FinFET制作步骤901的剖面结构示意图，如图10所示，在半导体衬底100的晶片器件面依次外延生长锗硅（SiGe）层101和硅（Si）层102；
[0058] 本步骤中，提供一具有半导体衬底100的晶片，半导体衬底100是体硅或者绝缘层上硅SOI；外延生长SiGe层101的厚度范围是5纳米（nm）到50纳米，例如：5纳米，20纳米或者50纳米；外延生长Si层102的厚度范围是10纳米到100纳米，例如：10纳米，50纳米或者100纳米；利用外延生长能够精确地控制SiGe层101和Si层102的厚度，其中，外延生长Si层102的厚度决定了后续形成鳍片113的高度。外延SiGe层101和Si层102的具体步骤为现有技术，不再赘述。
[0059] 步骤902，图11为本发明FinFET制作步骤902垂直于鳍片长度方向的剖面结构示意图，如图11所示，光刻后刻蚀Si层102形成鳍片113，以SiGe层101为刻蚀停止层；
[0060] 本步骤中，光刻是指：在SiGe层101上涂覆光刻胶，经过曝光和显影工艺将光刻胶图案化形成光刻图案（图中未画出）；刻蚀Si层102采用干法刻蚀，以光刻图案为掩膜用各向异性的反应离子刻蚀（RIE）或者高密度等离子体（HDP）刻蚀去除没有被光刻图案覆盖的Si层102部分，因为各向异性的刻蚀的选择性。使得刻蚀后的Si层102形成侧壁陡直的鳍片113，其中，后续步骤中形成的栅极结构124与鳍片113长度方向（y方向）上垂直，也就是沿x方向上包围鳍片113，被栅极结构124包围的鳍片113的一个顶面和两个垂直侧面部分形成导电沟道；本步骤采用终点检测法控制刻蚀的停止，也就是以SiGe层101为刻蚀停止层将刻蚀在SiGe层101上。本步骤中，还包括刻蚀后剥离残留光刻图案的步骤，具体步骤为现有技术，不再赘述。
[0061] 步骤903，图12为本发明FinFET制作步骤903垂直于鳍片长度方向的剖面结构示意图，如图12所示，形成包围鳍片113的栅极结构124后，在鳍片113上进行轻掺杂漏极（LDD）注入；
[0062] 本步骤中，栅极结构124可以是栅氧化层和多晶硅栅极组成的层叠栅极，也可以是高介电系数绝缘层和金属栅极的层叠栅极组合，也可以是高介电系数绝缘层和虚拟栅极的层叠栅极组合，本实施例中以栅氧化层和多晶硅栅极为例，说明其形成过程：
[0063] 在鳍片113表面和SiGe层101上依次沉积氧化层（例如，二氧化硅）和多晶硅层，并进行平坦化，然后图案化多晶硅层和氧化层，形成覆盖上述导电沟道的栅氧化层和围绕栅氧化层表面的多晶硅栅极，具体步骤为现有技术，不再赘述。
[0064] 需要注意的是，本步骤中，LDD注入不是必须步骤，可以省略。
[0065] 步骤904，图13为本发明FinFET制作步骤904的沿鳍片长度方向的剖面结构示意图，如图13所示，形成包围栅极结构124的侧墙135，在鳍片113上形成源极和漏极；
[0066] 本步骤中，侧墙135位于栅极结构124侧壁与鳍片113长度方向垂直，以栅极结构124和侧墙135为遮蔽，在沿导电沟道两侧延伸的鳍片113结构中进行离子注入，形成源极和漏极，具体步骤为现有技术，不再赘述。
[0067] 步骤905，图14为本发明FinFET制作步骤905的沿鳍片长度方向的剖面结构示意图，如图14所示，选择性刻蚀SiGe层101；
[0068] 本步骤中，选择性刻蚀SiGe层101的过程是各向同性的刻蚀，由于SiGe层101与Si材料鳍片113以及栅极材料、侧墙135材料之间的刻蚀选择比较大，其各向同性的刻蚀方向性，决定了该步骤将首先完全刻蚀去除了没有被鳍片113、栅极结构124以及侧墙135覆盖的裸露出表面的SiGe层101部分，并且随着刻蚀的进行还将进一步去除鳍片113结构中源\漏极下方的SiGe层101部分，以及侧墙135和栅极结构124覆盖的部分SiGe层101，露出半导体衬底100表面。为了避免鳍片113、栅极以及侧墙135的倒塌，本步骤选择性刻蚀SiGe层101将保留栅极结构124以及导电沟道在半导体衬底100表面投影区域的部分SiGe层101。本步骤中以三氟化氯（ClF3）气体为刻蚀气体进行各向同性刻蚀，刻蚀气体压强范围0.01毫巴（mbar）-0.5mbar（1帕~50帕），例如：0.01毫巴，0.2毫巴或者0.5毫巴；三氟化氯（ClF3）气体对SiGe与Si的刻蚀选择比可达1000:1以上。
[0069] 步骤906，图15为本发明FinFET制作步骤906的沿鳍片长度方向的剖面结构示意图，如图15所示，晶片器件面可流动化学气相沉积（Flowable CVD）二氧化硅层；
[0070] 本步骤中，Flowable CVD能够利用二氧化硅层的表面张力，填充在步骤905中由于去除鳍片113结构中源\漏极下方以及侧墙135和栅极结构124下方部分SiGe层后形成的沟槽，形成如图15所示填充沟槽的二氧化硅层156b。本步骤中填充沟槽的二氧化硅层156b作为介质埋层，切断了源漏的泄露通道，降低泄漏电流。
[0071] 需要注意的是，本步骤中的Flowable CVD同样也会在鳍片113表面、栅极结构124顶部以及侧墙135表面形成二氧化硅层156a。
[0072] 步骤907，图16为本发明FinFET制作步骤907的剖沿鳍片长度方向的剖面结构示意图，如图16所示，刻蚀去除鳍片113表面、栅极结构124顶部以及侧墙135表面的二氧化硅层156a部分；
[0073] 本步骤中刻蚀去除鳍片113表面、栅极结构124顶部以及侧墙135表面的二氧化硅层156a的方法是湿法刻蚀，可通过控制时间来停止刻蚀。
[0074] 后续制作FinFET的工艺流程还包括：源漏极外延，形成金属硅化物（silicide），沉积层间介质，制作金属互连层以及后段工艺，上述步骤均为现有技术，不再赘述。
[0075] 上述方法可见，本发明提出的FinFET制作方法一方面避免了在半导体衬底100中形成较大深度的凹槽并在其中填充电介质作为STI，也无需采用回刻部分电介质的方法形成鳍片113，而是采用外延生长Si层的方式精确控制鳍片的高度，另一方面在以源极和漏极下方二氧化硅层为介质埋层，切断了源漏的泄露通道，降低泄漏电流。
[0076] 具体实施例二
[0077] 结合图18~24说明本发明中如图17所示的FinFET制作的具体步骤如下：
[0078] 步骤1001，图18为本发明FinFET制作步骤1001的剖面结构示意图，如图18所示，在半导体衬底100的晶片器件面依次外延生长锗硅（SiGe）层101和硅（Si）层102；
[0079] 本步骤中，提供一具有半导体衬底100的晶片，半导体衬底100是体硅或者绝缘层上硅SOI；外延生长SiGe层101的厚度范围是5纳米（nm）到50纳米，例如：5纳米，20纳米或者50纳米；外延生长Si层102的厚度范围是10纳米（nm）到100纳米，例如：10纳米，50纳米或者
100纳米；利用外延生长能够精确地控制SiGe层101和Si层102的厚度，其中，外延生长Si层
102的厚度决定了后续形成鳍片113的高度。外延SiGe层101和Si层102的具体步骤为现有技术，不再赘述。
100纳米；利用外延生长能够精确地控制SiGe层101和Si层102的厚度，其中，外延生长Si层
102的厚度决定了后续形成鳍片113的高度。外延SiGe层101和Si层102的具体步骤为现有技术，不再赘述。
[0080] 步骤1002，图19为本发明FinFET制作步骤1002的垂直于鳍片113长度方向的剖面结构示意图，如图19所示，光刻后依次刻蚀Si层102和SiGe层101形成鳍片113，以半导体衬底100为刻蚀停止层；
[0081] 本步骤中，光刻是指：在SiGe层101上涂覆光刻胶，经过曝光和显影工艺将光刻胶图案化形成光刻图案（图中未画出）。
[0082] 本步骤中依次刻蚀Si层102和SiGe层101分为两步刻蚀，两步刻蚀均采用干法刻蚀，以光刻图案为掩膜用各向异性的反应离子刻蚀（RIE）或者高密度等离子体（HDP）刻蚀去除没有被光刻图案覆盖的部分Si层100，因为各向异性的刻蚀的选择性。使得刻蚀后的Si层102形成侧壁陡直的鳍片113，其中，后续步骤中形成的栅极结构124与鳍片113长度方向（y方向）上垂直，也就是沿x方向上包围鳍片113，被栅极结构124包围的鳍片113的一个顶面和两个垂直侧面部分形成导电沟道。两步刻蚀均采用终点检测法控制刻蚀的停止，第一步刻蚀以SiGe层101为刻蚀停止层，第二步依然以光刻图案为掩膜，刻蚀去除没有被光刻图案覆盖的部分SiGe层，保留鳍片113下方的部分SiGe层101a，刻蚀以半导体衬底100为停止层，露出部分半导体衬底100表面。本步骤中，还包括刻蚀后剥离残留光刻图案的步骤，具体步骤为现有技术，不再赘述。
[0083] 步骤1003，图20为本发明FinFET制作步骤1003垂直于鳍片长度方向的剖面结构示意图，如图20所示，形成包围鳍片113的栅极结构214后，在鳍片113上进行轻掺杂漏极（LDD）注入；
[0084] 本步骤中，栅极结构214可以是栅氧化层和多晶硅栅极，也可以是栅氧化层和金属栅极，也可以是高介电系数材料和虚拟栅极，本实施例中以栅氧化层和多晶硅栅极为例，说明其形成过程：
[0085] 在鳍片113表面和露出的半导体衬底100表面上依次沉积氧化层（例如，二氧化硅）和多晶硅层，并进行平坦化，然后图案化多晶硅层和氧化层，形成覆盖上述导电沟道的栅氧化层和围绕栅氧化层表面的多晶硅栅极，具体步骤为现有技术，不再赘述。
[0086] 需要注意的是，本步骤中，LDD注入不是必须步骤，可以省略。
[0087] 步骤1004，图21为本发明FinFET制作步骤1004垂直于鳍片长度方向的剖面结构示意图，如图21所示，形成包围栅极结构214的侧墙215，在鳍片113上形成源极和漏极；
[0088] 本步骤中，侧墙215位于与鳍片113长度方向上垂直的栅极结构214侧壁上，以侧墙215为遮蔽，在沿导电沟道两侧延伸的鳍片113结构中进行离子注入，形成源极和漏极（图中未画出），具体步骤为现有技术，不再赘述。
[0089] 步骤1005，图22为本发明FinFET制作步骤1005沿鳍片长度方向的剖面结构示意图，如图22所示，选择性刻蚀鳍片113源漏极下方的部分SiGe层101a；
[0090] 本步骤中，选择性刻蚀SiGe层的过程是各向同性的刻蚀，由于SiGe层101a与Si材料鳍片113以及栅极材料、侧墙215材料之间的刻蚀选择比较大，其各向同性的刻蚀方向性，决定了该步骤的选择性刻蚀SiGe层101a能够完全去除鳍片113下方残留的SiGe层101a，至少完全去除鳍片113的源极和漏极下方的部分SiGe层101a；并且由于栅极结构214和侧墙215的底部与半导体衬底100表面相连，即使完全去除SiGe层101a也不会造成鳍片113、栅极以及侧墙215的倒塌（如图所示）。当然，本步骤也可以和具体实施例一相似，在选择性刻蚀SiGe层101a过程中，保留栅极结构214以及导电沟道在半导体衬底100表面投影区域的部分SiGe层。本步骤中以三氟化氯（ClF3）气体为刻蚀气体进行各向同性刻蚀，刻蚀气体压强范围0.01毫巴（mbar）-0.5mbar（1帕~50帕），例如：0.01毫巴，0.2毫巴或者0.5毫巴；三氟化氯（ClF3）气体对SiGe与Si的刻蚀选择比可达1000:1以上。
[0091] 步骤1006，图23为本发明FinFET制作步骤1006沿鳍片长度方向的剖面结构示意图，如图23所示，采用可流动化学气相沉积（Flowable CVD），在晶片器件面沉积二氧化硅层；
[0092] 本步骤中，Flowable CVD能够利用二氧化硅层的表面张力，填充在步骤1005中由于去除鳍片113下方的SiGe层101a而形成的沟槽，也就是如图23所示的236b。本步骤中填充沟槽的二氧化硅层236作为介质埋层，切断了源漏的泄露通道，降低泄漏电流。需要注意的是，本步骤中的Flowable CVD同样也会在鳍片113表面、栅极结构214顶部以及侧墙215表面形成二氧化硅层236a。Flowable CVD二氧化硅层236的具体步骤为现有技术，不再赘述。
[0093] 步骤1007，图24为本发明FinFET制作步骤1007沿鳍片长度方向的剖面结构示意图，如图24所示，刻蚀去除鳍片113表面、栅极结构214顶部以及侧墙215表面的二氧化硅层236a部分；
[0094] 本步骤中刻蚀去除鳍片113表面、栅极结构214顶部以及侧墙215表面的二氧化硅层236a的方法是湿法刻蚀，可通过控制时间来停止。
[0095] 后续制作FinFET的工艺流程还包括：源漏极外延，形成金属硅化物（silicide），沉积层间介质，制作金属互连层以及后段工艺，上述步骤均为现有技术，不再赘述。
[0096] 由上述具体实施例一和具体实施例二可见，本发明提出了一种FinFET的制作方法，该方法利用外延生长锗硅层和硅层以及锗硅层与半导体衬底和硅层之间的高刻蚀选择比，精确控制形成Fin的高度，在形成包围Fin的栅极结构和侧墙并源漏极注入之后，利用选择性刻蚀刻去除Fin的源极和漏极下方的硅层部分形成沟槽，最后用Flowable CVD二氧化硅层的方法在沟槽中形成源漏极隔离；本方法一方面避免了在半导体衬底中形成较大深度的凹槽并在其中填充电介质作为STI，也无需采用回刻部分电介质的方法形成鳍片，而是采用外延生长Si层的方式精确控制鳍片的高度，另一方面在源极和漏极下方以二氧化硅层为介质埋层，切断了源漏的泄露通道，降低泄漏电流。
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