专利汇可以提供Semiconductor device and method of manufacturing the same, integrated semiconductor device using its semiconductor device and nonvolatile semiconductor storage device专利检索,专利查询,专利分析的服务。并且PROBLEM TO BE SOLVED: To provide a semiconductor element having steep switching characteristics at a low voltage in an insulating gate field-effect transistor.
SOLUTION: In a MOSFET for a planar type logic circuit used for a large-scale integrated circuit, a diode element and a resistive element are formed in a drain diffusion-layer electrode in a parallel layout. Consequently, a high-performance transistor indicating a steep change in a drain current to a gate-voltage change even at the low voltage can be obtained.
COPYRIGHT: (C)2010,JPO&INPIT,下面是Semiconductor device and method of manufacturing the same, integrated semiconductor device using its semiconductor device and nonvolatile semiconductor storage device专利的具体信息内容。
本発明は半導体装置およびその製造方法に係り、特に低電圧で動作する論理回路素子、および、それを応用した半導体記憶装置およびその製造方法に関する。
20世紀末から21世紀にかけて、CMOSデバイスを縮小し、集積度を高めることで、飛躍的に情報処理能力を高めた半導体集積回路(チップ)が実現されてきた。 CMOSデバイスの縮小には、MOSFETデバイスの構造が極めてシンプルであったこと、また、加工に用いるプレーナ技術の継続的な進歩が大きな役割を果たしてきたものと考えることができる。 この集積度の増大は、チップの消費電力を増大させることになるため、デバイスのサイズを縮小させるとともに、使用電圧を低下させる“スケーリング”が行われてきた。 論理回路に用いられるいわゆる“ロジックCMOS”の電源電圧としては、例えば、90nmプレーナ技術世代では、1.2V、さらに先の45nm世代では1Vといった電圧設定が行われている。 この様子は、例えばInternational Technology Roadmap for Semiconductor(ITRS)2005年版(非特許文献1)に見ることができる。 この中にも示されているが、さらにデバイスサイズを縮小してゆくには、1V以下まで電圧を下げることが必要になるものと考えられる。
しかし、1V以下の電圧でMOSFETを動作させるには、スイッチング特性が大きな課題になるものと考えられている。 MOSFETのスイッチングは、ゲート電圧を加えることで、オン・オフを変化させている。 これは、ある電圧(閾値)を境にMOSFETのチャネルの伝導性が急激に変化することを用いたものである。 この変化をチャネル電流の変化として評価するSubthreshold Swing(以下、S値)を用いると、S〜100mV/桁になっている。 即ち、0.1V程度のゲート電圧を加えることで、チャネル電流を一桁増大させることができる。 S値が小さいほど、急峻なスイッチング特性を示すことになる。 MOSFETでは、1Vの電圧に対して10桁程度の変化することから、十分急峻なスイッチング特性を得ることができており、デジタル回路動作の基本素子となっている。
このS値については、ゲートの電界効果により誘起されるチャネル電荷により支配されていることが知られている。 すなわち、チャネル表面状態がボルツマン分布に従うことから、理想的なMOSFETデバイスが実現した場合に、
S=2.3kT/q
と表すことができる。 ここにkはボルツマン定数、Tは温度、qは電子電荷である。 例えば室温(300°K)において59.5mVをとることになる。 MOSFETにおいては、S値をこれ以下にすることはできないため、MOSFETの課題のなかで、60mVの壁として知られている問題になっている。
先に述べたように、消費電力を低減するため、電源電圧を低下させる上で、このS値に下限があることは大きな障害となる。 例えば電圧を0.3Vに設定すると、5桁のオン・オフ比をとることが限界になることを示している。 実際のデバイスにおいては、これに閾値のバラツキなどの効果が加わることから、さらに、オン・オフ比が低下することになり、良好な回路動作を得ることができなくなる。
これまで、S値を改善(低減)させた低S値デバイスの新たな構造の提案が行われてきている。 例えば、2002年にPlummer等は、International Electron Device Meetingにおいて、I−MOSと呼ばれる構造の提案を行っている(2002年アイ・イー・イー インターナショナル エレクトロン デバイシーズ ミーティング テクニカル ダイジェスト 289頁から291頁 (IEEE International Electron Devices Meeting Technical Digest pp. 289-292, 2002)(非特許文献2)。I−MOSでは、高電界によりアバランシェ現象を起こすことで、電荷量を増幅させ、ボルツマン分布で規定される電荷を超える電荷を得ることが行われている。
しかし、この原理では、増幅させて発生させた電荷のゲートによる制御性が劣化すること、また、高電界を発生させるため、高い電圧が必要になる。 これらは、本発明が解決すべき課題として考えている、電力低減のための電圧低減と逆行している。 そのため、これまで提案されてきた低S値デバイス構造は、本発明の取り扱う分野では用いることはできないものと考えられる。 すなわち、増幅作用を用いる素子では、半導体のバンドギャップに比べ大きな電圧をかけることが通常行われることから、バンドギャップに比べ、小さな電圧下で動作する状態において、有効に働く素子を開発する必要がある。
http://www.itrs.net/" International Technology Roadmap for Semiconductor(ITRS) "、2005年版 「2002年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2002 IEEE, International Electron Device Meeting, Technical Digest)」、p. 289―292 S. Sze著 「フィジックス オブ セミコンダクター デバイシーズ第2版(Physics of Semiconductor Devices,2nd edition)」、 A Wiley−Interscience publication、p. 190―242
本発明の目的は、これまでのCMOSと同等の集積性を維持しながら、CMOSに比べ優れたスイッチング特性をもつ、即ち、室温においてS値が60mVより小さな値をもつトランジスタ素子を提供することにある。
従来のMOSFETのドレイン拡散層内にダイオード素子と抵抗素子を形成することにより、この目的を達成することができる。 後で加工プロセスをもとに詳しく説明するが、この構造では、集積性の問題は生じることはない。 すなわちプレーナ技術においてMOSFETの拡散層は、ゲート電極に対してイオン打ち込み法を用いることで自己整合的に形成される。 そのため、ゲート電極を小さく形成すれば、それに合わせて素子特性を決める拡散層も極めて小さく(近接させて)形成することができ、素子性能を向上させながら全体を小さくでき、集積性を高くできる要因になっている。 現在、半導体産業において広く用いられているスペーサ技術を用いると、本発明構造のダイオードおよび抵抗素子も、ゲート電極に対して自己整合的に形成することができる。 そのため、本発明構造は集積性の問題を生じないことが明らかである。
次に、S値が小さくなることを、図1A,Bを用いて説明する。 図1Aは本発明素子構造の等価回路を示したものである。 本発明素子は、構造としては1素子でありながら、拡散層にダイオードを組み込むことで、等価回路的には、MOSFETとダイオードと抵抗素子の3つを含むものになっている。 またこの構成は、基板電極を考えると、図1Bの等価回路図で示すように、MOSFETとバイポーラトランジスタと抵抗素子の3つを含むものとみることもできる。 ここでMOSFETにはNMOS、また、バイポーラトランジスタにPNPを用いて説明する。 ゲート電極に電圧を印加した場合の、ノードAにおける電位(φ A )変化を計算したものを図2に示す。 D端子に電位V Dを印加し、ゲート電圧を上げてゆくと、φ Aはゲート電位とは逆に、V Dから急激に低下することがわかる。
これは、図1B中の破線で囲んだNMOSと抵抗の接続はインバータを形成するものとみることができることからも理解することができる。 このときバイポーラ素子のエミッタ−ベース間となるダイオードBにおいては、V D −φ Aの電圧が印加されることになる。 図3にゲート電位と、ダイオードに印加されるV D −φ Aの関係をプロットしている。 この図から明らかなように、ゲートに印加すると、ゲート電位の昇圧に比べ極めて急激に大きくなる電圧がダイオードに印加されることになる。 そのため、ドレインでは、急激に増大する電流を得ることができる。 後の実施例1において製造方法を詳細に説明する素子を用いて得たドレイン電流−ゲート電圧特性を図4に示した。 測定はドレイン電圧0.7Vで行った。 図中破線で示したものが、比較のために示した従来MOSFETのサブスレショルド特性である。 60mV/桁より急峻な傾きをもっていることを示している。 ここで述べた動作説明からわかるように、この電流の立ち上がるゲート電位は、MOSFETの閾値に依存することになる。 そのため、通常のイオン打ち込みなどの方法により立ち上がり位置の調整を容易に行うことができる。 本発明によれば、60mVより小さなS値を得ることができるため、優れたスイッチング特性を持った素子を実現される。
図1Bの等価回路で示したように、本発明素子は、MOSFETとバイポーラトランジスタをダーリントン接続として知られている接続法によりつないだ構成になっている。 MOSFETとバイポーラトランジスタを接続させることは、これまで広く用いられている。 この構成をとることで、MOSFETのゲート入力応答性の良さと、バイポーラトランジスタの電流駆動能力の高さを組み合わせることができるためである。
しかし、素子のS値を向上させることを目的としたものではなかったため、これまでは、主に高耐圧MOSなどの高い電圧下で用いることが考えられてきた。 そのため、動作電圧に比べて小さなサブスレショルド領域については動作上問題とならず、MOSFETがオンした状態で、バイポーラトランジスタが駆動されるような想定がなされていた。 すなわち、本発明においては、MOSFETのサブスレショルド領域において、バイポーラトランジスタを駆動するように設定することが特長となる。 そのため、例えば図1Bの構成において、抵抗素子の抵抗値R Nを、MOSFETのサブスレショルド領域のチャネル抵抗に合わせるように形成する。 具体的には、エンハンスメント型のMOSFETのサブスレショルド領域とは、チャネル表面がフラットバンド状態から弱反転する領域とみることができる。 基板電位を接地状態にしたとき、表面ポテンシャル(φ s )は、0<φ s <2φ Fのときと考えることができる。 ここにφ Fは、チャネル層のフェルミレベルである。 φ s =0は、フラットバンド状態に対応することになる。 よって、この領域での動作を考えるとき、代表的表面ポテンシャルとして1.5φ Fをとることが妥当なものと考えられる。 このとき、チャネル抵抗R CHを表面ポテンシャルの関数と考え、RCH(φ s )とすると、R N 〜R CH (1.5φ F )となるように抵抗を形成すればよい。
本発明構造について接合の配置からみると、ドレイン端子側よりPNPNとPN接合が重複して配置されているものとみることができる。 この重畳された接合は、サイリスタ(Thyristor)として知られる高電圧素子の高速化技術と同じ構成とみることができる。 サイリスタについては、例えばS. M. ツェー著フィジックス オブ セミコンダクター デバイシーズ、第2版ウイリー インターサイエンス出版の第190頁から242頁(SM Sze, Physics of Semiconductor devices, 2nd edition, A Wiley-Interscience publication) (非特許文献3)に詳しい記述がみられる。 サイリスタにおいては、注入された電荷によって電位変動を起こすことが高速動作の原理になっている。 電荷注入による電位変化により、さらに多くの電荷注入を行う、フィードフォワード効果が働くため、高速スイッチングができる。 そのため現在、多くの駆動力が必要とされる分野で、高耐圧スイッチング素子として用いられている。
これに対して、本発明構造においては、電荷によって制御するのではなく、抵抗分割によって各ノードの電位が与えられる。 そのため、過剰電荷を注入する必要はなく、低電圧であっても高速に動作できるところが特長となる。 また、高耐圧動作で用いられている絶縁ゲート型バイポーラトランジスタにおいて、サイリスタと同様な取り組みをみることができる。 例えば、特開平4−343475(特許文献1)において記述をみることができる。 ここでは、重畳した接合構造上に絶縁ゲート型のゲート電極を配置した構造がとられている。 注入された過剰電荷を引き抜くため、抵抗素子をつけ加えることが考えられている。 これらは、能動素子部に蓄積する電荷をバイパスして外部に引き抜くために形成されているため、低い抵抗値に設定し、直接外部への端子につながるように形成される。 一方、本発明構造では、電荷引き抜きを目的としたものではないため、基板内に形成されたノードに接続することで、有効に働かせることができる特徴がある。
本発明によれば、デジタル論理回路を構成するため用いられる高集積向け絶縁ゲート電界効果型トランジスタにおいて、ゲート電極への電圧印加に対するチャネル抵抗変化が60mVより小さな素子を得ることができる。
以下に、図面を用いて実施例を詳細に説明する。
以下、本発明の代表的なデバイス構造について、製造工程を含め説明する。 従来のNMOSに対応する本発明素子を用いて最初に説明する。 その後、PMOSに対応する素子も同様に形成できることを示し、CMOS構成をとることで、電力低減に向けて好適な素子であることを示す。 図1Bの等価回路図に対応する素子の平面配置を図5に、また、図5のA−A断面による素子断面模式図を図6Aに示した。 図6Aにおいて、ゲート電極500は、ゲート絶縁膜900を介して基板100表面のチャネルポテンシャルφ Sを制御する。 基板100はP型シリコンであり、n型不純物拡散層200および300が、MOSFETにおけるソース、ドレイン電極となっている。 拡散層300の中に、P型拡散層領域350と、300に比べ高濃度なN型領域400が形成されている。 P型拡散層400とN型拡散層300およびP型基板100が連続して配置されることで、PNPバイポーラトランジスタが構成される。 高濃度に形成されたP型350層と、N型400層を近接させて形成しているため、350−400間は、耐圧の低いダイオードすなわち抵抗性の強いPN接合が形成されている。 そのため、MOSFETのドレイン拡散層のチャネル端におけるポテンシャルφ Nは、ドレイン350に印加された電圧が、400を介して300に接続されることになる。
よって、この350−400間の抵抗と、拡散層300の内部抵抗が、図1Bの等価回路に示した抵抗素子を構成する。 350−400間に形成される抵抗素子を説明するため、図6Aの350−400の接合の基板深さ方向での不純物分布を図6Bに示した。 後の製造工程で説明するが、LSAにより実現した急峻なピークを持つ、P型(350)とN型(400)不純物が、10 19 〜10 20 cm −3程度の高濃度で接する接合が形成されている。 この高濃度接合の電流−電圧特性を図6Cに示した。 図からわかるように、高濃度PN接合では、通常のPN接合(図中破線で示した)とは異なり、逆バイアス状態でも電流がオフされず、抵抗素子として機能することが示されている。 これより、図6Aに模式的に示した素子構造により図1Bの等価回路が実現されていることがわかる。
以下、この図5のA−A断面を用いて素子形成工程を図7から図12を用いて説明する。
図7:P型シリコン基板表面に10nmの熱酸化膜を形成後、100nmのシリコン窒化膜をCVD(Chemical Vapor Deposition)法を用いて堆積し、ホトリソグラフィ法を用いて活性領域パターン(図5、1100)により、活性領域をパターニングし、ドライエッチング法により、該シリコン窒化膜、熱酸化膜を基板面に垂直方向に異方性エッチングした後、シリコン基板に異方性エッチングを行い、300nm溝を形成する。 その後、露出したシリコン表面を酸化することで5nmの酸化膜形成し、CVD法により700nmのシリコン酸化膜を堆積したのち、CMP(Chemical Mechanical Polishing)法を用いて、該シリコン窒化膜を下地マスクとして、堆積した酸化膜の研磨を行い、形成した溝中除いて、他の堆積した酸化膜を除去した後、マスクとして使用したシリコン窒化膜を熱リン酸を用いたウエットエッチングにより除去する。 イオン打ち込み法および熱処理を用いてボロンをドーピングすることで、基板表面付近にP型濃度を8×10 17 cm −3に設定したウエル領域を形成する。 この不純物濃度プロファイルの設定により、MOSFETの閾値を設定できる。 また、フッ酸を用いてシリコン窒化膜の下に形成していた熱酸化膜を除去することでシリコン表面を露出させる。 この工程は、浅溝アイソレーションとして知られる素子分離領域形成プロセスであるため、ここでは図を省略する。 これにより、シリコン表面が露出した活性領域と、素子分離絶縁膜910に覆われた素子分離領域を形成する。
図8:熱酸化により活性領域に3nmのゲート酸化膜900を形成し、CVD法を用いて結晶シリコン500を100nm堆積する。 該多結晶シリコン層にin-situドーピング法またはイオン打ち込み法などを用いて高濃度にリンをドーピングする。 ゲートパターン(図5、1500)により、ホトリソグラフィ法を用いてパターニングし、ドライエッチング法を用いて、多結晶シリコン層を基板面に垂直方向に異方的にエッチングすることで、ゲート電極500を形成する。
図9:ゲート電極500をマスクにイオン打ち込み法を用いて砒素を25keVの加速エネルギーで5×10 14 cm −2ドーピングし熱処理による不純物の活性化を行い、拡散層電極200および300を形成する。 このとき、ゲート500とともにホトリソグラフィ法を用いてホトレジストをパターニングしてイオン打ち込みのマスクにすることができる。 図5、1205および1305を用いることで、ソース200とドレイン300に異なる濃度を持った拡散層を形成することができる。
図10:CVD法によりシリコン酸化膜50nmを堆積し、異方的にエッチングすることで、ゲート500側面にスペーサ920を形成する。 該スペーサ920、ゲート500およびホトリソグラフィ法により形成したパターン図5、1305のレジストをマスクにボロンを2keVで2×10 15 cm −2でイオン打ち込みを行う。
図11:更に、CVD法によりシリコン酸化膜50nmを堆積し、異方的にエッチングすることで、スペーサ920の外側にスペーサ930を形成する。 スペーサ920、930、ゲート500およびホトリソグラフィ法により形成したパターン図5、1305のレジストをマスクに砒素を40keVで2×10 15 cm −2でイオン打ち込みを行う。 Laser Spike Annealing(LSA)を用いて短時間高温活性化を行い、P型不純物領域350および高濃度N型領域400を形成する。 これにより、350と400は、高濃度拡散層領域が接したPN接合を形成することができる。 このとき、高濃度拡散層400のイオン打ち込みエネルギーを調整することで、このPN接合の抵抗を変えることができる。
図12:以下、通常のLSIで用いられている配線工程を行うことで素子を得ることができる。 ここでは、CVD法により酸化膜940を500nm堆積した後、CMP法により平坦化し、図5、1650で示したコンタクトパターンを用いてホトリソグラフィ法によりパターニングし、ドライエッチングにより酸化膜940に孔を形成するkとで、コンタクト孔を開口させる。 ここでは、図5のA−A断面で示しているため、ゲート500へのコンタクトは現れていないが、拡散層200および350と同時にコンタクト孔を形成している。 コンタクト開口後、タングステン50nm、アルミニウム200nmの積層膜を堆積しホトリソグラフィ法を用いてパターニングし、金属積層膜を加工することで配線600を得た。
これらの配線工程の形成には、これまで知られている抵抗低減プロセスなどを用いることが当然できる。 たとえば、層間膜940堆積前に、コバルト、ニッケル、チタンなどを用いたサリサイドプロセスを行うことで、コンタクトの抵抗を下げることができる。 また、配線600は、タングステンとアルミニウムの積層膜を用いたが、銅配線技術をもちいることが出来る。 必要に応じて多層配線を形成することもできる。
この形成プロセスによれば、前述したように、通常のMOSFETと同じ平面レイアウトで、本発明構造が作ることができることは明らかである。 そのため、集積性を損ねることなく高性能な素子を得ることができる。
これまで、素子構造を説明するため、NMOSに対応する本発明素子を用いた。 本発明素子では、PMOSに対応する素子も形成できるため、従来のMOSFETと同様、相補型(Complementary)動作する回路を構成することができる。 そこで、相補動作させる場合の製造工程を示す。 図20は、デジタル回路の基本となっているCMOSインバータを、本発明素子に置き換えたものを等価回路的に示したものである。 M1は、NMOSに対応する本発明素子、M2は、PMOSに対応する本発明素子である。 図中、一般に用いられているMOSFETの記号に、ダイオードを形成した拡散層、すなわちドレインに対応する電極向きを示すため、三角形による矢印をつけた素子記号により示している。 ノード1は入力端子、ノード4は出力端子、ノード2は電源電位V DD 、ノード3は接地電位GNDに接続されている。 これにより、入力端子と出力端子をインバータ動作させることができる。 製造方法を素子断面構造図13から図19を用いて説明する。
図13:図7において説明した素子分離領域形成プロセスを用いて活性領域と素子分離酸化膜910を形成する。 断面構造図の左側にNMOSに対応する素子、右側にPMOSに対応する素子を形成する。 そのため、基板左側にはイオン打ち込み法を用いてP型ウエル105を、右側にはN型ウエル106を形成する。
図14:図8において説明したゲート形成プロセスと同様に、活性領域の表面シリコンを熱酸化することで3nmの厚さのゲート絶縁膜900を形成し、多結晶シリコンをCVD法により100nm堆積する。 左側にリンを、右側にボロンをイオン打ち込みすることで導電化し、ホトリソグラフィ法とドライエッチング技術を用いることで、ゲート電極505と506を形成する。
図15:図9の拡散層形成プロセスと同様に、ゲート505、506およびホトレジストパターンをマスクに、N型拡散層を305,205,156に、P型拡散層を155、206,306に形成する。
図16:図10の不純物注入プロセスと同様に、スペーサ920を形成した後、N型拡散層255、356、P型拡散層256、355を形成する。
図17:図11の拡散層形成プロセスと同様に、スペーサ930を形成した後、LSAを用いてN型高濃度層405、P型高濃度層406を形成する。
図18:公知のサリサイドプロセスを用いて、拡散層電極およびゲート電極上にニッケルシリサイド層650を形成する。
図19:図12で述べたように、公知の配線プロセスを用いて配線層を形成する。 ここでは2層の金属配線層(600、610)を形成した様子を示している。
ここではインバータの製造方法を示した。 インバータは、デジタル回路の基本単位となっている。 これを組み合わせることで、デジタル回路で用いられるNANDなどの基本論理ゲートを構成できるため、これら基本論理ゲートに本発明素子を適応できることがわかる。
次に、本発明素子は、従来MOSFETと同時に形成すること(集積すること)ができることを示す。 集積する製造工程を図21から図27を用いて説明する。 これら素子断面構造図において、左側にNMOSに対応した本発明素子、右に従来NMOSが形成される様子を示す。
図21:図7および図13において前述した浅溝アイソレーションプロセスにより活性領域および素子分離領域910を形成する。
図22:図8において説明したゲート形成プロセスと同様に、ゲート絶縁膜900およびゲート電極505、506を形成する。 但し、505および506はともにN型不純物をドーピングしている。
図23:図9の拡散層形成プロセスと同様に、ゲートをマスクにイオン打ち込みすることで、拡散層電極を形成する。 ここで、305,205,206,306はN型、P型ウエルへの給電部である155,156はP型拡散層を形成する。
図24:図10の不純物注入プロセスと同様に、スペーサ920を形成した後、本発明素子部の355に、ボロンをイオン打ち込みする。
図25:図11の拡散層形成プロセスと同様に、スペーサ930を形成した後、本発明素子部の405に、リンをイオン打ち込みした後、LSAにより活性化する。
図26:シリサイド層650を拡散層電極およびゲート上に形成する。
図27:図12で述べたように、公知のバックエンドプロセスを用いることで金属配線600を得る。
ここで示した様に、本発明素子と従来MOSFETは容易に集積することができる。 本発明素子は、極めて優れたスイッチング特性を持っているが、ソース電極とドレイン電極が異なる構造を持っているため、非対称な構造になっている。 そのため、回路構成上対称性が要求されるパストランジスタとして用いられるところでは、従来MOSFETを置き換えることができない問題がある。 しかし、ここで示したように従来MOSFETと高い集積性をもつことから、対称性の必要なところに従来MOSFETを用いて、本発明素子と組み合わせることで優れた特性を得ることができる。 例として、SRAMセルに用いた場合を図28A,Bに示した。 図28Aは、2つのNMOS、およびNMOSに対応する2つの本発明素子の計4素子によるSRAMセルである。 また、図28Bは、基本構成は、一般に用いられている6トランジスタのCMOS SRAMセルである。 ここで本発明素子は図20に用いたものと同様の表記を用いて示した。 パスゲートは、従来NMOSにより構成している。
図28Bに示したSRAMセルの特性を、図29にバタフライカーブを用いて示した。 従来CMOSでは動作できない電圧0.3Vにおいて、大きなスタティック ノイズ マージンをもつことから、本発明素子を用いることで極めて良好なメモリ特性を得られることがわかる。
次に、本発明素子をSilicon On Insulator(SOI)基板に形成する場合について説明する。 SOI基板を用いた製造工程を図30から図35の素子断面構造図で示した。 この素子の形成にあたっては、単体素子としてみると、図5に示した平面レイアウトと同様な配置により形成することができる。
図30:支持基板100と埋め込み酸化膜960上に、50nm厚さのP型10 15 cm −3薄膜単結晶シリコン101を持ったSOI基板を用いて、活性領域と素子分離領域を形成する。 素子分離のための浅溝を、埋め込み酸化膜960中までエッチングすることで、単結晶シリコン基板を用いた場合と同様に、素子分離領域を作ることができる。
図31:ゲート絶縁膜900を形成し、高濃度に不純物をドーピングすることで導電化した多結晶シリコンをパターニングして、ゲート電極500を形成する。
図32:該ゲート電極をマスクにリンをイオン打ち込みすることで、N型拡散層電極200および300を形成する。 このとき、ソース200側の打ち込みエネルギーをドレイン側に比べ低くすることで、浅い接合を形成することができる。
図33:ゲート500側面にスペーサ920を形成し、ゲート500、スペーサ920およびパターニングしたホトレジストをマスクにボロンをイオン打ち込みすることで、ドレイン側350、ソース側450に不純物を注入する。
図34:図11のスペーサ形成プロセスと同様に、スペーサ930を形成し、砒素をイオン打ち込み法を用いて注入し、LSA法を用いて活性化することで高濃度不純物400を形成する。
図35:以下、配線工程により各電極に金属配線を設けたところを示したものである。
この構造では、ソース側において、N型高濃度拡散層200と、P型高濃度拡散層450が接しているため、極めて耐圧の低いPN接合が形成され、抵抗器として動作する。 そのため、チャネル部101は、この抵抗を介してソース200に接続することができる。 従来SOI−MOSFETでは、埋め込み酸化膜があるため、チャネル部に給電することができず、基板浮遊現象とよばれる不安定動作を引き起こすことが知られており、大きな課題になっている。 これに対して、本実施例で示したソース側の構造を用いることで、ソース電極に接続することができるため、こうした問題を回避することができる。 これは、従来MOSFETにおいても、そのまま適用することができる。 この抵抗器を設けることで、SOI基板においても、図1Bに等価回路により示した本発明構造が実現できる。
これまで、シリコンのPN接合を用いたダイオードをドレイン拡散層中に形成する例について述べてきた。 同じようなダイオード特性は、金属−半導体界面接合(Schottky接合)を用いて実現することができる。 LSAを用いた実施例1に示した製造方法はそのままSchottky接合を持つデバイス形成に置き換えることができる。 すなわち、LSAによる不純物の活性化は、薄膜金属層を形成後に行うことができる。 そのため、図10で示した350にイオン打ち込みを行う代わりに、シリサイド反応させ350を形成した後、400をイオン打ち込みし、LSAで活性化させることで、Schottky接合を持った本発明素子を得ることができる。 また、図36から図40の素子断面構造図で示す製造方法により形成することもできる。
図36:図7と同様に、活性領域と素子分離領域を形成する。
図37:図8と同様に、ゲート絶縁膜900、ゲート電極500を形成する。
図38:図9と同様に、ゲート500表面に3nmの酸化膜915を成長させたのち、これらをマスクに、拡散層200および300を形成する。
図39:CVD法により多結晶シリコンを100nm堆積し、ドライエッチすることでゲート500側面に多結晶シリコンスペーサ515を形成し、高濃度層460をイオン注入する。
図40:ウエットエッチング法により、多結晶シリコンスペーサ515を除去し、CVD法によりシリコン酸化膜920を堆積後、拡散層200側をホトレジストで覆い、拡散層300側にスペーサ920を形成する。 露出した拡散層300上のシリコン表面に選択的にコバルトをシリサイド反応させ、シリサイド層360を形成する。 このプロセスは、サリサイドプロセスをドレイン側のみに適用したものである。 金属としては、Pt,Ni,Er、W、Moなどを用いることができる。
これにより、PN接合に代え、Schottky接合を持った本発明素子を得ることができる。 ここでは、シリサイド反応を用いて選択的に金属層360を形成したが、本プロセスを応用することで、金属層360を堆積することで形成することができる。 その製造方法を図41、図42を用いて示す。
図41:ゲート電極を、導電化した100nmの多結晶シリコン500と100nmの酸化膜916の積層構造にし、図39と同様に、多結晶シリコンスペーサ515を形成する。 このスペーサなどをマスクにイオン打ち込みすることで高濃度層460を形成する。
図42:図40と同様に、多結晶シリコンスペーサ515を除去した後、酸化膜スペーサ層920を堆積、エッチングすることで、ドレイン300側にスペーサ920をつくり、露出したシリコン面に接するように、金属層360を堆積する。 金属層には、タングステンを用いた場合、選択成長技術を用いて、開口部のみに堆積させることができる。 また、この構造では、基板全面に金属層を堆積した後、ホトリソグラフィ技術を用いてパターニングすることで形成することができる。 そのため、幅広くPt、Al、Auを用いることができる。
PN接合特性を向上させるうえで、シリコンのPN接合に代えて、バンドギャップの狭い半導体を用いたヘテロ構造を形成することにより、より低電圧での動作特性を向上させることができる。 SiGe結晶を用いた場合の製造方法を図43から図47を用いて示す。
図43:図7と同様に、活性領域と素子分離領域を形成する。
図44:実施例4において図41で示したように、多結晶シリコン500と酸化膜916の積層構造によりゲート電極を形成する。
図45:ゲート電極をマスクに、拡散層電極200および300をイオン打ち込み法により形成する。
図46:ゲート側面に酸化膜スペーサ920を形成した後、10nmの酸化膜921を堆積し、ホトリソグラフィ法を用いてドレイン300側を開口し、シリコン表面を露出させる。 開口面に、SiGe層をエピ成長させ、P型にドーピングする。
図47:更に酸化膜スペーサ930を形成し、該スペーサなどをマスクにイオン打ち込みすることで、高濃度層400を得る。
SiGe層350はSiに比べ狭いバンドギャップをもつため、低電圧印加時のオン特性を向上させることができる。 一方、オフ状態において、ゲート500によりリークが抑えられるため、リーク電流は低減することができる。 この特性は狭バンドギャップ半導体を用いるときに問題となる高温下で用いる場合に、極めて有効である。
高濃度層を自己整合的に形成するため、スペーサを用いて形成することを示してきた。 これに対して、イオン打ち込み時に角度をもった注入を行うことで、自己整合的に形成することもできる。 製造方法を図48から図52を用いて説明する。
図48:図7と同様に、活性領域と素子分離領域を形成する。
図49:図8と同様に、ゲート電極500を形成する。
図50:図9と同様に、ゲート500などをマスクに拡散層電極200および300を形成する。
図51:図10と同様に、ゲート500側面にスペーサ920を形成し、これなどをマスクに不純物層350を注入する。
図52:ゲート面に対して斜めからイオン注入を行い、拡散層400を形成する。 このとき、ソース側中にも400が形成されるが、同じ導電型のため動作特性上問題は引き起こさない。 そのため、2重のスペーサを形成することなく、自己整合的に所望の拡散層を得ることができる。
図50の工程において、スペーサにより拡散層350を形成していたが、図53に示すように、ゲート500に対して斜めからイオン打ち込みすることで、自己整合的に拡散層350を形成することができる。 図53において820は、ホトレジストマスクを示している。
本発明素子は、ゲート電極の電界効果により制御する素子のサブスレショルド領域のスイッチング特性を改善するものである。 そこで、保持電荷によりゲート閾値を変化させる不揮発性メモリ素子に応用することができる。 シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層膜を電荷保持膜として用いる、いわゆるMONOS型の不揮発性メモリセルに応用した場合を、図54から図58を用いて製造工程をもとに説明する。
図54:図7と同様に、活性領域と素子分離領域を形成する。
図55:活性領域のシリコン表面を2nm熱酸化971し、CVD法を用いてシリコン窒化膜972を10nm堆積し、さらにCVD法を用いて5nmのシリコン酸化膜973を堆積する。 窒化膜972を厚く堆積し、In−Situ Steam Generation(ISSG)酸化を用いて、窒化膜972を酸化することで、酸化膜973を形成してもよい。 高濃度にリンを不純物としてドーピングした多結晶シリコン500により、ゲート電極を形成する。
図56:ゲート500をマスクに砒素をイオン打ち込みし、活性化することで、拡散層電極200および300を形成する。
図57:ゲート500側面に酸化膜スペーサ920を形成し、これなどをマスクに拡散層350にイオン打ち込み法によりボロンを注入する。
図58:さらに酸化膜スペーサ930を形成し、これなどをマスクに砒素をイオン打ち込みし、LSAにより活性化することで、高濃度層400を得る。 以下、通常の配線工程により、配線層を形成するが、ここでは省略する。
この構造において、例えばゲートに10Vを印加することで、基板100表面に強反転層が形成され、ここより電子が酸化膜971をトンネルすることで窒化膜972に注入、トラップされる。 また、電子をトラップした状態で、ゲート電極に−10Vを印加することで、トラップされていた電子が基板側に酸化膜971をトンネルして抜け、また、基板形成された正孔蓄積層より正孔が酸化膜971をトンネルして窒化膜972に注入されることでトラップされていた電子が消滅し、正孔をトラップした状態をえることができる。 このトラップ電荷により、電子がトラップされているときは、閾値が高く、また、正孔がトラップされているときには、閾値が低くなる。 この閾値の違いを、一定電圧に対するセル電流の違いとして読み出すことで、不揮発性メモリとして動作させることができる。 本発明構造をドレイン300に適用することで、ゲート電圧に対して極めて急峻に電流を変化させることができるため、少ない電荷トラップで、大きな電流値の差を得ることができる。 トラップさせる電荷量が少ないため、トンネル膜へのストレスが小さく、また、自己電界も弱いため、良好な保持特性を得ることができる。
ここでは、MONOS型のメモリセルを用いて説明したが、浮遊ゲート型のメモリセルにおいても、本発明を適用することで、同様の効果を得ることができる。
100,101:基板、
105,106:ウエル、
155,156、200、205、206、300、305、306、350、355,356、400,405,406,450、460:拡散層電極、
360:シリサイド、
500,505,506:ゲート、
515:多結晶シリコン、
600、610:金属配線層、
650:シリサイド、
820:ホトレジスト、
900:ゲート絶縁膜、
910、915、916、920、921、930、940,960:絶縁膜、
971:シリコン酸化膜、
972:シリコン窒化膜、
973:シリコン酸化膜、
1100:活性領域パターン、
1200、1300、1350,1400:拡散層電極パターン、
1500:ゲートパターン、
1205、1305:イオン打ち込みマスクパターン、
1650:コンタクトホールパターン。
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