本発明は、薄膜トランジスタで構成された駆動回路、それを用いたアクティブマトリクス基板及び液晶表示装置、並びに薄膜トランジスタのオフリーク電流低減方法に関する。 以下、「薄膜トランジスタ」を「ＴＦＴ（Thin Film Transistor）」という。

アクティブマトリクス型表示装置では、ガラスや石英などの透光性基板の上にＴＦＴを形成し、そのＴＦＴを画素のスイッチとして使用している。 画素のスイッチとしてのＴＦＴは、所定の電圧を画素電極に書き込んだ後にオフになることにより、次の書き込みまで電圧を保持しなければならない。 しかし、ＴＦＴのオフリーク電流が大きいと、書き込んだ電圧がＴＦＴを介して低下してしまうので、コントラストの低下等をもたらす。

近年、画素トランジスタだけでなく一部の駆動回路等もガラス基板上に形成する技術の開発が進んでいる。 この技術では、画素トランジスタにｎチャネル型又はｐチャネル型のＴＦＴを採用し、駆動回路にはＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を用いることが多い。 画素トランジスタは上述の電圧保持のために低オフリーク電流特性が要求されるが、駆動回路を構成するＣＭＯＳ回路では一般に画素トランジスタほどの低オフリーク電流特性は要求されない。

駆動回路にＣＭＯＳ回路を用いる場合、画素トランジスタのオフリーク電流を低減するために、ソース領域又はドレイン領域に含まれる不純物を少なくする技術が知られている（例えば、特許文献１、２）。 画素トランジスタ及びＣＭＯＳ駆動回路を同一基板上に形成するには、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを形成するので、多くの工程を必要とする。 そこで、省プロセス化のために、画素トランジスタと同じ導電型のＴＦＴのみを用いて、駆動回路を形成する技術が開発されている（例えば、特許文献３）。

単一導電型のみで駆動回路を実現するためには、ブートストラップ方式と呼ばれる技術を用いることが多い。 この技術においては、後述するように、駆動回路のオフリーク電流が大きいと、意図した駆動電圧を出力できないことが明らかとなった。 よって、単一導電型のＴＦＴのみからなる駆動回路では、そのＴＦＴのオフリーク電流も十分に低減する必要がある。 例えば、駆動回路をＣＭＯＳで形成する場合は、一般に、ＴＦＴのオフリーク電流が１×１０ ^−６ ［Ａ］以下であれば、誤動作を抑えることが可能である。 これに対し、単一導電型のＴＦＴのみで駆動回路を実現するブートストラップ方式では、ＴＦＴのオフリーク電流が少なくとも１×１０ ^−８ ［Ａ］以下でなければ、意図した正常な電圧を出力できずに、誤動作を引き起こす危険性が増す。 よって、画素トランジスタ及び駆動回路を全て単一導電型のみのＴＦＴで形成する場合、画素トランジスタだけでなく駆動回路のＴＦＴのオフリーク電流の低減が必須である。

シングルドレイン構造のＴＦＴは、オフリーク電流が大きいという問題があった。 このオフリーク電流は、トランジスタのオフ状態に特にドレイン端電界が大きくなることにより、シリコンの価電子帯から伝導帯にトンネリング現象が起きるために生じる。 しかも、多結晶シリコンに特有のギャップ内準位を介したトンネリング現象がこれを助長するために、ガラス基板上に形成される多結晶シリコンＴＦＴにおいてはオフリーク電流が特に大きいという問題がある。 この問題に対しては、一般に、ドレイン領域の端部すなわちチャネル領域とドレイン領域との間に、ＬＤＤ（Lightly Doped Drain）領域を設けることにより、ドレイン端の電界を抑制して、オフリーク電流を低減している。

しかし、ＬＤＤ構造を実現する製造方法は、まずガラス基板上に下地膜を形成する工程と、その上にシリコン膜を堆積する工程と、レーザアニールなどの熱処理によりシリコン膜を多結晶化する工程と、その上にゲート絶縁膜を堆積する工程と、ソース領域及びドレイン領域を形成するために不純物をフォトレジストをマスクとしてドーピングする工程と、ゲート電極を形成する工程と、ゲート電極をマスクとしてソース領域及びドレイン領域と同極性の低濃度の不純物をドーピングしてＬＤＤ領域を形成する工程と、層間絶縁膜を形成する工程と、ソース領域、ドレイン領域及びＬＤＤ領域の不純物を活性化するための熱処理工程と、これらを水素プラズマ中に曝して水素化する工程と、ソース領域、ドレイン領域及びゲート電極の上方に層間絶縁膜及びゲート絶縁膜にコンタクトホールを空け配線メタルを接続する工程と、からなる。 よって、ＬＤＤ構造を実現するためには、少なくともゲート線形成後に活性化を行なう必要があり、活性化の温度はゲート材料の融点より低くしなければならない。

また、オフリーク電流を低減するための他の技術として、単純にダブルゲート、トリプルゲートなど、ゲートを直列に並べ、各ゲート間にも不純物をドーピングする技術が知られている。 この構成は、トランジスタを直列に複数並べたものと等価であり、一つのトランジスタにかかるドレイン電圧を複数のトランジスタに分配してオフリーク電流を低減することを狙ったものである。 しかしながら、その技術では、オン状態においては特にドレイン電圧の分配が機能して耐圧の改善に効果があるものの、オフ状態においてはドレイン側のトランジスタに多くの電圧が分配されるのでリーク電流の低減には大きな効果が得にくい。

特開２００５−２２３３４７号公報

特開２００３−１１５４９８号公報

特開２００６−３５１１６５号公報

Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＡＭ−ＦＰＤ２００７， ｐｐ． ２２７−２３０

前述したように、シングルドレイン構造ではオフリーク電流が大きいので、これを抑制するためにＬＤＤ構造を採用することが多い。 この場合、次の二つの問題がある。 第一の問題は、ＬＤＤ工程分が単純に工程数として増えることである。

第二の問題は、ゲート形成後にゲート電極をマスクとして不純物をドーピングしてＬＤＤを形成するので、それに伴う活性化のための熱処理、加えて水素化が、ゲート電極形成後に必要になることである。 その結果、ゲート形成後に活性化（熱処理）及び水素化をすることにより、ゲートの下部すなわちチャネル領域で、改質が不十分となる。 その理由は、ゲートの下部は熱応力等により一様でない応力が加わるため、及び水素ラジカルの拡散がゲート電極に阻害されるためである。

一方、シングルドレイン構造すなわちＬＤＤがない構造では、ソース領域及びドレイン領域の活性化（熱処理）を行なうだけでよいので、ゲート電極形成前に活性化及び水素化を行なうことができる。

また、工程短縮による製造コストの低減を狙い、画素トランジスタと同一導電型のＴＦＴのみで駆動回路も形成する構成では、画素トランジスタと駆動回路用のＴＦＴの両者に対して、できるならば全てのＴＦＴに対して、オフリーク電流を低減する必要がある。 ＣＭＯＳの駆動回路では、少なくとも画素トランジスタだけに関してオフリーク電流の低減を行なえば十分であった。

そこで、本発明の目的は、単一導電型のＴＦＴからなる駆動回路に要求されるＴＦＴのオフリーク電流を簡単な製造工程で実現し得る駆動回路等を提供することにある。

本発明に係る駆動回路は、単一導電型の薄膜トランジスタで構成された駆動回路であって、前記薄膜トランジスタのソース領域及びドレイン領域の不純物濃度が２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下である、ことを特徴とする。

本発明によれば、ＴＦＴのソース領域及びドレイン領域の不純物濃度を２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下とすることにより、シングルゲート構造でもＴＦＴのオフリーク電流を十分に低減できるので、単一導電型のＴＦＴからなる駆動回路に要求されるＴＦＴのオフリーク電流を簡単な製造工程で実現できる。

（第一実施形態）
図１は、本発明の第一実施形態に係る駆動回路におけるＴＦＴを示す断面図である。 図２は、図１のＴＦＴと同じ基本構造を有するＴＦＴに関する、オフリーク電流及びオン電流のＳ／Ｄ不純物濃度依存性を示すグラフである。 図３は、図１のＴＦＴと同じ基本構造を有するＴＦＴに関する、オフリーク電流及びオン電流のゲート構造依存性を示すグラフである。 以下、これらの図面に基づき説明する。 なお、「Ｓ／Ｄ」とは、「ソース領域及びドレイン領域」の略称である。

図１に示すＴＦＴ１０は画素トランジスタであるが、本実施形態の駆動回路はＴＦＴ１０と同じ基本構造のＴＦＴで構成されている。 すなわち、本実施形態の駆動回路は、単一導電型のＴＦＴ１０で構成され、アクティブマトリクス基板２９の一部となっている。 ＴＦＴ１０は、ソース領域１７及びドレイン領域１８の不純物濃度が２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下である。 また、ＴＦＴ１０は、シリコン膜１４、ゲート絶縁膜１５及びゲート電極１６がこの順に積層された構造を有する。 ソース領域１７及びドレイン領域１８は、シリコン膜１４に形成されている。 ＴＦＴ１０によって構成される駆動回路は、例えばブートストラップ方式の走査回路からなるゲート線駆動回路である。

図２の縦軸は、オフリーク電流［Ａ］及びオン電流［Ａ］である。 縦軸の例えば１Ｅ−１０は、１×１０ ^−１１を表す。 図２の横軸は、設定ドーズ量ではなく、シリコン膜１４中に実効的にドーズされた実効不純物濃度［ｃｍ ^−３ ］である。 図２におけるＴＦＴは、ＴＦＴ１０と同じように、ｐチャネル型かつシングルドレイン構造である。 そのＴＦＴの寸法は、チャネル幅及びチャネル長がともに４［μｍ］、ゲート絶縁膜の膜厚が１２０［ｎｍ］、多結晶シリコン膜の膜厚が５０［ｎｍ］である。 「オフリーク電流」は、ドレイン電圧が−１０［Ｖ］かつゲート電圧が＋５［Ｖ］のときのドレイン電流である。 「オン電流」は、ドレイン電圧が−１０［Ｖ］かつゲート電圧が−１０［Ｖ］のときのドレイン電流である。 また、使用した不純物はボロンである。

図２から明らかなように、Ｓ／Ｄ不純物濃度を２×１０ ^１９ ［ｃｍ ^−３ ］以下にすると、オフリーク電流が急激に減少する。 すなわち、Ｓ／Ｄ不純物濃度を２×１０ ^１９ ［ｃｍ ^−３ ］以下にすることによる顕著な効果が示された。 また、Ｓ／Ｄ不純物濃度を２×１０ ^１８ ［ｃｍ ^−３ ］以下にすると、オフリーク電流が約２０［ｐＡ］以下となる反面、オン電流が著しく減少するので、トランジスタ動作に不具合を生じるおそれがある。 したがって、Ｓ／Ｄ不純物濃度は、２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下とすることが好ましい。

このように、本実施形態によれば、ＴＦＴ１０のソース領域１７及びドレイン領域１８の不純物濃度を２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下とすることにより、シングルゲート構造でもＴＦＴ１０のオフリーク電流を十分に低減できるので、単一導電型のＴＦＴ１０からなる駆動回路に要求されるＴＦＴ１０のオフリーク電流を簡単な製造工程で実現できる。 また、本実施形態のＴＦＴ１０のようなシングルドレイン構造においては、光が照射された場合に発生する光リーク電流が、ＬＤＤ構造に比べて小さいという利点がある。 すなわち、低Ｓ／Ｄドーズのシングルドレイン構造を採用することにより、光リーク電流も低減できるという効果がある。

図３の縦軸は、オフリーク電流［Ａ］及びオン電流［Ａ］である。 図３の横軸は、左からシングルゲート構造、ダブルゲート構造及びトリプルゲート構造の各ＴＦＴである。 各ＴＦＴは、Ｓ／Ｄ不純物濃度が４×１０ ^１８ ［ｃｍ ^−３ ］のｐチャネル型である。 シングルゲート構造のＴＦＴは、図１のＴＦＴ１０と同じ基本構造を有する。 ダブルゲート構造のＴＦＴは、ゲート電極が直列に二つ並んだ点を除き、シングルゲート構造のＴＦＴと同じ構造である。 トリプルゲート構造のＴＦＴは、ゲート電極が直列に三つ並んだ点を除き、シングルゲート構造のＴＦＴと同じ構造である。 オフリーク電流及びオン電流の測定条件も、図２の場合と同じである。

図３から明らかなように、シングルゲート構造に比べて、ダブルゲート構造及びトリプルゲート構造では、オフリーク電流を更に抑制できる。 なお、この結果から明らかなように、ＴＦＴは、クァドラプルゲート型、又はそれ以上のゲート電極数としてもよい。

次に、ＴＦＴ１０の製造方法について、図１を用いて説明する。

まず、透明な絶縁基板１１の上に、下地窒化膜１２、下地酸化膜１３を順に積層し、その上にシリコン膜１４を堆積する。 ここで必要に応じて、チャネル濃度を規定するための不純物を、シリコン膜１４にイオンドーピング法を用いて導入してもよい。 続いて、シリコン膜１４にレーザアニール等の熱処理を施すことにより、シリコン膜１４を多結晶化する。 続いて、複数のトランジスタ間を電気的に分離するためにフォトエッチング技術を用いてシリコン膜１４をアイランド形状に加工（パタンニング）した後に、ゲート絶縁膜１５を堆積する。 続いて、ゲート電極材料を堆積しフォトエッチング技術を用いてゲート電極１６を形成する。

続いて、ゲート電極１６をマスクとしてイオンドーピング法を用いて、シリコン膜１４に低濃度のボロンを導入する。 このイオンドーピング法の条件は、加速電圧が８０［ｋｅＶ］であり、設定ドーズ量が５×１０ ^１２ ［ｃｍ ^−２ ］から２×１０ ^１４ ［ｃｍ ^−２ ］の範囲である。 その結果、不純物濃度が１×１０ ^１８ ［ｃｍ ^−３ ］から４×１０ ^１９ ［ｃｍ ^−３ ］まで（好ましくは２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］）のソース領域１７及びドレイン領域１８が形成される。

続いて、層間絶縁膜１９を堆積し、主にソース領域１７及びドレイン領域１８を活性化するために、４５０℃での熱処理を実施する。 続いて、基板全体を水素化プラズマ中に曝すことにより、水素化処理を実施する。 このとき、特に多結晶シリコンからなるシリコン膜１４の粒界に存在するダングリングボンドの終端化、及びシリコン膜１４とゲート絶縁膜１５との界面に存在するダングリングボンドの終端化を促進し、電流伝達特性の改善を図る。 続いて、ソース領域１７及びドレイン領域１８の上にコンタクトホール２０を形成し、その上に配線２１，２２及び絶縁膜２３，２４を形成する。 ソース領域１７に接する配線２１，２２がソース電極２７となり、ドレイン領域１８に接する配線２１，２２がドレイン電極２８となる。

最後に、配線２２の上にコンタクトホール２５を形成し、その上に更に配線２６を形成する。 これにより、ＴＦＴ１０を含むアクティブマトリクス基板２９が完成する。

上述の製造工程を用いて作製したｐチャネル型のＴＦＴ１０の特性は、図２及び図３に示した通りである。 この結果、実効ボロン濃度を２×１０ ^１９ ［ｃｍ ^−３ ］以下にすることにより、ＴＦＴ１０のオフリーク電流を顕著に抑制できることがわかる。

次に、本実施形態の駆動回路の作用及び効果について説明する。

本実施形態では、ｐチャネル型の画素トランジスタ及びｐチャネル型のＴＦＴのみで構成される駆動回路の全てに対して、Ｓ／Ｄ不純物濃度を減少させたＴＦＴ１０を用いる。 これにより、各ＴＦＴ１０のオフ状態においてドレイン端電界を小さくできるので、シリコンの価電子帯から伝導帯へのトンネリング現象を抑制できる。

Ｓ／Ｄ不純物濃度とは、シリコン膜１４中のソース領域１７及びドレイン領域１８に入っている不純物（ドーパント）濃度である。 ＴＦＴ１０によれば、ガラス基板上に形成される多結晶シリコンに特有のギャップ内準位を介したトンネリング現象も抑制することができ、結果としてチャネル領域１４ａとドレイン領域１８との間にＬＤＤ領域を設けることなくオフリーク電流を低減することができる。 Ｓ／Ｄ不純物濃度を小さくすることにより、寄生抵抗が増大するので、むやみにＳ／Ｄ不純物濃度を小さくすることはできない。 しかし、例えば、ソース領域１７及びドレイン領域１８とゲート電極１６とのオーバーラップを持たせることで、寄生抵抗の増加を抑制できる（第二実施形態参照）。

このように、本実施形態によれば、画素トランジスタと同一導電型のＴＦＴのみで駆動回路も形成する構成において、画素トランジスタと駆動回路のＴＦＴとの両者に対して、できるならば全てのＴＦＴに対して、Ｓ／Ｄ不純物濃度を２×１０ ^１９ ［ｃｍ ^−３ ］以下とすることによりオフリーク電流を低減できる。 また、Ｓ／Ｄ不純物濃度が小さい条件でダブルゲート構造及びトリプルゲート構造を用いることにより、更にオフリーク電流を低減できる。

オフリーク電流が大きいと、画素蓄積容量や画素容量に書き込んだ電圧が低下してしまいコントラストの低下、明点欠陥、暗点欠陥等をもたらしたり、ゲート線駆動回路等における誤動作を起こしたりする問題があった。 本実施形態の構成により、これらの問題を解消できる。 なお、Ｓ／Ｄ不純物濃度を更に減少させて２×１０ ^１８ ［ｃｍ ^−３ ］以下とすると、オン電流が著しく減少するため、トランジスタ動作に不具合が生じる。

上述したように、本実施形態によれば、低Ｓ／ＤドーズによりＳ／Ｄ不純物濃度を小さくしてドレイン端電界を抑制し、オフリーク電流を下げることができる。 しかしながら、これによりソース領域１７及びドレイン領域１８の電気抵抗が増大する。 つまり、寄生抵抗が増大することから、オン電流の低下が問題となる場合もある。 この問題をできる限り回避する一つの手法が、後述する第六及び第七実施形態におけるエイジングである。

これ以外にもいくつかの方策を実施し得る。 第一に、チャネル領域１４ａの幅に比べてソース領域１７及びドレイン領域１８の幅を広げることにより、寄生抵抗をできる限り下げることである。 第二に、チャネル領域１４ａとソース領域１７及びドレイン領域１８との境界にあるジャンクション領域からコンタクトホール２０までの距離を、製造公差による問題を回避できる程度まで、できる限り小さくすることである。 第三に、コンタクトホール２０の径をできるだけ大きくすることである。 具体的には、コンタクトホール２０の径を、チャネル幅と同等、望ましくはチャネル幅以上にすることである。 特に、コンタクトホール２０の形状に関して、そのチャネル幅方向の長さをチャネル長方向の長さよりも大きくすることである。

なお、本実施形態で使用した不純物は、ボロンであるが、もちろん他のIII族元素であってもよい。 ＴＦＴ１０は、ｐチャネル型としたが、ｎチャネル型としても同様の作用及び効果が得られる。

（第二実施形態）
図４は、本発明の第二実施形態に係る駆動回路におけるＴＦＴを示す断面図である。 以下、この図面に基づき説明する。 なお、図１と同じ部分は同じ符号を付すことにより説明を省略する。

図示するＴＦＴ３０は画素トランジスタであるが、本実施形態の駆動回路はＴＦＴ３０と同じ基本構造のＴＦＴで構成されている。 すなわち、本実施形態の駆動回路は、単一導電型のＴＦＴ３０で構成され、アクティブマトリクス基板３９の一部となっている。 ＴＦＴ３０は、ソース領域１７及びドレイン領域１８の不純物濃度が２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下である。 また、ＴＦＴ３０は、シリコン膜１４、ゲート絶縁膜１５及びゲート電極３６がこの順に積層された構造を有し、ゲート電極３６の少なくとも一部とシリコン膜１４に形成されたソース領域１７及びドレイン領域１８の少なくとも一部とがゲート絶縁膜１５を介して重なった構造を有する。 そのため、ゲート絶縁膜１５下のチャネルがソース領域１７又はドレイン領域１８と直接つながるので、ソース抵抗又はドレイン抵抗が低減されている。 ＴＦＴ３０によって構成される駆動回路は、例えばブートストラップ方式の走査回路からなるゲート線駆動回路である。

次に、ＴＦＴ３０の製造方法について説明する。

本実施形態では、ゲート電極３６の形成前に、フォトレジストをマスクとして低濃度のボロンを導入し、ソース領域１７及びドレイン領域１８を形成している。 つまり、ゲート絶縁膜１５の堆積前にフォトレジストをマスクとして、イオンドーピング法により低濃度のボロンを導入し、ソース領域１７及びドレイン領域１８を形成する。 このときの不純物濃度は、１×１０ ^１８ ［ｃｍ ^−３ ］以上かつ４×１０ ^１９ ［ｃｍ ^−３ ］以下、好ましくは２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下である。

また、予めドーピング前に犠牲層を形成し、ドーピング後に犠牲層を除去するプロセスを付加してもよい。 その犠牲層の厚さは一般に薄く設定することにより、いわゆるスルー酸化膜が薄いため、イオンドーピングの加速電圧として例えば２０［ｋｅＶ］を用いる。 これらの場合、ゲート電極３６の形成前にソース領域１７及びドレイン領域１８を活性化するための４５０［℃］での熱処理、続いて水素化処理を実施してもよい。

続いて、ゲート電極３６を形成する。 このとき、ソース領域１７及びドレイン領域１８にゲート電極３６をオーバーラップさせるので、ソース領域１７及びドレイン領域１８を形成する際のフォトレジストとゲート電極３６を形成のためのフォトレジストとの位置合わせずれを低減できる、という副次的な効果も得られる。

なお、本実施形態においても、第一実施形態と同様に、層間絶縁膜１９を堆積した後に活性化処理及び水素化処理を行なってもよい。 これにより、ＴＦＴ３０を含むアクティブマトリクス基板３９が完成する。

このようにして製造したＴＦＴ３０についても、横軸を実効ボロン濃度又はゲート構造としてオフリーク電流等を測定すると、図２及び図３と全く同じ特性が得られた、よって、ＴＦＴ３０においても、Ｓ／Ｄ不純物濃度が２×１０ ^１９ ［ｃｍ ^−３ ］以下でオフリーク電流を顕著に抑制できた。

これに加え、ソース領域１７及びドレイン領域１８のうち、ゲート電極３６に対してゲート絶縁膜１５を挟んでオーバーラップしている部分が、ＴＦＴ３０のオン状態において寄生抵抗にならない（抵抗が減少する）ため、オン電流の低下を抑制できる。 したがって、本実施形態によれば、オフリーク電流を抑制しつつ駆動能力の高いＴＦＴを含む駆動回路を得ることができる。 本実施形態のその他の構成、作用及び効果は、第一実施形態と同じである。

（第三実施形態）
図５は、本発明の第三実施形態に係る駆動回路におけるＴＦＴを示す断面図である。 以下、この図面に基づき説明する。 なお、図１と同じ部分は同じ符号を付すことにより説明を省略する。

図示するＴＦＴ４０は画素トランジスタであるが、本実施形態の駆動回路はＴＦＴ４０と同じ基本構造のＴＦＴで構成されている。 すなわち、本実施形態の駆動回路は、単一導電型のＴＦＴ４０で構成され、アクティブマトリクス基板４９の一部となっている。 ＴＦＴ４０は、ソース領域１７及びドレイン領域１８の不純物濃度が２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下である。 また、ＴＦＴ４０は、補助ゲート電極４６、補助ゲート絶縁膜４３、シリコン膜１４、ゲート絶縁膜１５及びゲート電極１６がこの順に積層された構造を有し、補助ゲート電極４６の少なくとも一部とシリコン膜１４に形成されたソース領域１７及びドレイン領域１８の少なくとも一部とが補助ゲート絶縁膜４３を介して重なった構造を有する。 補助ゲート電極４６とゲート電極１６とは、図示しない部分で導電体によって接続されることにより、電気的に短絡されている。 ＴＦＴ１０によって構成される駆動回路は、例えばブートストラップ方式の走査回路からなるゲート線駆動回路である。

本実施形態では、低Ｓ／ＤドーズによるＴＦＴのオン電流の低下を抑制するために、ゲート電極１６の他に補助ゲート電極４６を備えている。 補助ゲート電極４６は、シリコン膜１４を中心にしてゲート電極１６と反対側に、補助ゲート絶縁膜４３を介して設けられている。 つまり、ゲート電極１６に印加する電圧と同じ電圧がもう一つの補助ゲート電極４６にも印加されるようにした。 本実施形態によれば、シリコン膜１４ａのゲート電極１６側に加えて補助ゲート電極４６側にもチャネルが形成されることにより、ソース領域１７及びドレイン領域１８の不純物注入量を減らしても、オン電流の低下を抑制できる。 本実施形態のその他の構成、作用及び効果は、第一実施形態と同じである。

（第四実施形態）
図６は、本発明の第四実施形態に係る駆動回路におけるＴＦＴを示す断面図である。 以下、この図面に基づき説明する。 なお、図４及び図５と同じ部分は同じ符号を付すことにより説明を省略する。

図示するＴＦＴ５０は画素トランジスタであるが、本実施形態の駆動回路はＴＦＴ５０と同じ基本構造のＴＦＴで構成されている。 すなわち、本実施形態の駆動回路は、単一導電型のＴＦＴ５０で構成され、アクティブマトリクス基板５９の一部となっている。 ＴＦＴ５０は、ソース領域１７及びドレイン領域１８の不純物濃度が２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下である。 また、ＴＦＴ５０は、補助ゲート電極４６、補助ゲート絶縁膜４３、シリコン膜１４、ゲート絶縁膜１５及びゲート電極３６がこの順に積層された構造を有し、ゲート電極３６の少なくとも一部とソース領域１７及びドレイン領域１８の少なくとも一部とがゲート絶縁膜１５を介して重なった構造を有し、補助ゲート電極４６の少なくとも一部とソース領域１７及びドレイン領域１８の少なくとも一部とが補助ゲート絶縁膜４３を介して重なった構造を有する。 ソース領域１７及びドレイン領域１８は、シリコン膜１４に形成されている。 補助ゲート電極４６とゲート電極３６とは、図示しない部分で導電体によって接続されることにより、電気的に短絡されている。 ＴＦＴ５０によって構成される駆動回路は、例えばブートストラップ方式の走査回路からなるゲート線駆動回路である。

補助ゲート電極４６は、シリコン膜１４を中心にしてゲート電極３６と反対側に、補助ゲート絶縁膜４３を介して設けられている。 ゲート電極３６は、ソース領域１７及びドレイン領域１８とゲート絶縁膜１５を挟んでオーバーラップしている。 これにより、ゲート電極３６にオン電圧を印加した場合は、オーバーラップしたソース領域１７及びドレイン領域１８のキャリア濃度が増加するので、ソース領域１７及びドレイン領域１８の抵抗が小さくなる。 本実施形態によれば、ソース領域１７及びドレイン領域１８の不純物注入量を減らしても、オン電流の低下を抑制できる。 本実施形態のその他の構成、作用及び効果は、第二及び第三実施形態と同じである。

（第五実施形態）
次に、本発明の第五実施形態に係るアクティブマトリクス基板及び液晶表示装置について、図７乃至図１０に基づき説明する。

図７に示す本実施形態のアクティブマトリクス基板８は、複数のゲート線Ｇ１〜Ｇｎと、複数のデータ線Ｓ１〜Ｓｍと、複数のゲート線Ｇ１〜Ｇｎと複数のデータ線Ｓ１〜Ｓｍとの各交点に形成された画素トランジスタ４と、複数のゲート線Ｇ１〜Ｇｎに駆動電圧を順次印加するゲート線駆動回路２と、を基本的に備えている。 そして、ゲート線駆動回路２は、前述した第一乃至第四実施形態のいずれか一つの駆動回路である。 画素トランジスタ４とゲート線駆動回路２を構成するＴＦＴとはｐチャネル型ＴＦＴであり、このｐチャネル型ＴＦＴのソース領域及びドレイン領域の不純物濃度は２×１０ ^１８ ［ｃｍ ^−３ ］以上かつ２×１０ ^１９ ［ｃｍ ^−３ ］以下である。

図７に示す本実施形態の液晶表示装置９は、アクティブマトリクス基板８と、アクティブマトリクス基板８に対向する対向基板（共通電極９）と、対向基板とアクティブマトリクス基板８との間に狭持された液晶（画素容量６）と、を備えている。

以下に、アクティブマトリクス基板８及び液晶表示装置９について、更に詳しく説明する。

図７に示すように、アクティブマトリクス基板８は、画素部１と、ゲート線駆動回路２と、データ線駆動回路と３を有している。 これらの画素部１、ゲート線駆動回路２及びデータ線駆動回路３は、同一のガラス基板上にｐチャネル型ＴＦＴのみで形成されている。

画素部１には、相互に直交したゲート線Ｇ１〜Ｇｎとデータ線Ｓ１〜Ｓｍが形成されている。 ゲート線Ｇ１〜Ｇｎには、ゲート線駆動回路２の対応した端子がそれぞれ接続されている。 データ線Ｓ１〜Ｓｍには、データ線駆動回路３の対応した端子がそれぞれ接続されている。 画素部１内におけるゲート線Ｇ１〜Ｇｎとデータ線Ｓ１〜Ｓｍとの各交点には、多結晶シリコンＴＦＴである画素トランジスタ４と、画素蓄積容量５と、液晶からなる画素容量６とから構成される画素回路が配置されている。

ゲート線駆動回路２は走査回路で構成されており、その走査回路は、画素トランジスタ４と同一の製造プロセスで作製されたｐチャネル型ＴＦＴで構成されている。 ゲート線駆動回路２を構成する走査回路には、垂直スタートパルスＳＴ及びクロック信号が外部から入力され、前記走査回路が垂直スタートパルスＳＴをクロック信号に同期して１段ずつ位相シフトさせた出力信号を出力することにより、共通のゲート線に接続された画素回路が導通状態となってデータ線に出力される映像信号が画素回路に取り込まれる。

次に、ゲート線駆動回路２の走査回路の構成を図８に示す。 図８に示すゲート線駆動回路２の走査回路には、外部から２本のクロック信号ＣＬ１，ＣＬ２と垂直スタートパルス信号ＳＴが入力される。 図８に示すゲート線駆動回路２の走査回路は、直列に接続された複数のシフトレジスタＳＲ（ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４・・・）で構成されている。

初段のシフトレジスタＳＲ１には、垂直スタートパルス信号ＳＴが入力端子ＩＮに入力され、２段目以降のシフトレジスタＳＲ２，ＳＲ３，ＳＲ４・・・には、前段の出力信号ＯＵＴが入力端子ＩＮに入力される。 また、各シフトレジスタＳＲには、２本のクロック信号ＣＬ１，ＣＬ２が入力される。

初段のシフトレジスタＳＲ１は、垂直スタートパルス信号ＳＴを位相シフトした出力信号ＯＵＴ１をクロック信号ＣＬ１によって出力する。 次のシフトレジスタＳＲ２は、シフトレジスタＳＲ１の出力を位相シフトした出力信号ＯＵＴ２をクロック信号Ｃ２によって出力する。 以下、同様にクロック信号に同期して出力が位相シフトされて、順々に垂直スタートパルス信号ＳＴが転送されていく。

次にシフトレジスタＳＲ１の内部回路を図９に示す。 図９には、初段のシフトレジスタＳＲ１を図示したが、これ以降の段のシフトレジスタＳＲ２，ＳＲ３，ＳＲ４・・・の構成は、入力される信号が変更されるだけであり、回路の構成は図９のシフトレジスタＳＲ１と同じである。 具体的には、シフトレジスタＳＲ２では、垂直スタートパルス信号ＳＴの代わりに前段の出力信号ＯＵＴ１が入力端子ＩＮに入力し、クロック信号ＣＬ１の代わりにクロック信号ＣＬ２、クロック信号ＣＬ２の代わりにクロック信号ＣＬ１が入力する。 以降のシフトレジスタは、前段の出力信号ＯＵＴが入力端子ＩＮに入力し、１段進む毎にクロック信号が入れ変わりながら入力される。

図９に示すシフトレジスタＳＲ１は、８個のｐチャネル型トランジスタＴｒ１〜Ｔｒ８で構成される。 トランジスタＴｒ３は、入力端子ＩＮに入力する垂直スタートパルス信号ＳＴがローレベルの時に導通状態となり、ＶＳＳ電源の電圧をノードＮ１に供給する。 ＶＳＳ電源の電圧がローレベルの電圧と同じ場合には、ノードＮ１には、ローレベルからしきい値Ｖｔ分上がった電圧が供給される。 ここでは、ＶＳＳ電源の電圧は、ローレベルと同じ電圧としたが、違う電圧であっても良い。 また、ＶＳＳ電源の電圧の代わりに、トランジスタＴｒ３のゲート電極（入力端子ＩＮ）に入力する垂直スタートパルス信号ＳＴであっても良い。

トランジスタＴｒ５は、後段のシフトレジスタＳＲ２からの出力信号ＯＵＴ２がローレベルの時に導通状態となり、ノードＮ３には、ローレベルからしきい値Ｖｔ分上がった電圧が供給される。 トランジスタＴｒ６は、クロック信号ＣＬ２がローレベルの時に導通状態となり、出力信号ＯＵＴ１としてハイレベルの電圧（ＶＤＤ電源の電圧）が供給される。 トランジスタＴｒ７は、ノードＮ１の電圧が低い電圧（ＶＳＳ＋Ｖｔ又はローレベルより更に低いブートストラップ電圧）の時に導通状態となり、出力信号ＯＵＴ１としてクロック信号ＣＬ１の電圧が供給される。

トランジスタＴｒ６，Ｔｒ７は、シフトレジスタＳＲ１の出力端子に接続される容量性の負荷を駆動するので、その他のトランジスタＴｒ１〜Ｔｒ５よりも一桁以上チャネル幅を大きく設定し、電流駆動能力を高くする。 トランジスタＴｒ４は、垂直スタートパルス信号ＳＴがローレベルの時に導通状態となり、ノードＮ３には、ハイレベルの電圧が供給される。 トランジスタＴｒ１，Ｔｒ２は、ノードＮ３の電圧がＶＳＳ＋Ｖｔの時に導通状態となり、ノードＮ１には、ハイレベルの電圧が供給される。 トランジスタＴｒ８は、ノードＮ１の電圧が低い電圧（ＶＳＳ＋Ｖｔ又はローレベルより更に低いブートストラップ電圧）の時に導通状態となり、トランジスタＴｒ１，Ｔｒ２の接続ノードであるノードＮ２には、出力信号ＯＵＴ１としての電圧が供給される。

トランジスタＴｒ８によって、出力ＯＵＴ１の電圧がノードＮ２に供給されることにより、トランジスタＴｒ１，Ｔｒ２のソース・ドレイン間に印加される電圧が電源電圧以下（＝ハイレベルとローレベルの電圧差）になる。 その他のトランジスタＴｒ３〜Ｔｒ８のソース・ドレイン間に印加される電圧は、電源電圧以下であるので、全てのトランジスタＴｒ１〜Ｔｒ８において電源電圧以下が満たされる。

次に、シフトレジスタの動作を図１０のタイミングチャートを用いて説明する。 図１０において、クロック信号ＣＬ１，ＣＬ２及び垂直スタートパルス信号ＳＴのハイレベル電圧はＶＤＤであり、ローレベル電圧はＶＳＳである。

図１０を参照してシフトレジスタＳＲ１の動作について説明する。 まず、図１０の時刻ｔ１において、垂直スタートパルス信号ＳＴがローレベルになると、トランジスタＴｒ３，Ｔｒ４が導通状態になる。 これに伴って、ノードＮ１の電圧は、垂直スタートパルス信号ＳＴのローレベル電圧からしきい値Ｖｔ上がった電圧に変化する。 また、ノードＮ３はハイレベルになる。

このとき、トランジスタＴｒ７が導通状態になるが、クロック信号ＣＬ１がハイレベルであるため、出力信号ＯＵＴ１はハイレベルを維持したままとなる。 また、クロック信号ＣＬ２がローレベルであるので、トランジスタＴｒ６の方からもハイレベルの電圧が供給される。

その後時刻ｔ２になると、クロック信号ＣＬ１がローレベルに変化する。 すると、トランジスタＴｒ７のゲート・ドレイン電極及びゲート・ソース電極間には容量が存在するため、それぞれの容量分を介したブートストラップ効果によりノードＮ１の電圧がＶＳＳ＋Ｖｔから更に低い電圧に下げられて、ローレベルよりも低い電圧になる。 この結果、トランジスタＴｒ７のゲート・ソース間には、しきい値電圧以上の電圧が印加されることになり、トランジスタＴｒ７は導通状態を維持し続けて、出力信号ＯＵＴ１としてクロック信号ＣＬ１のローレベル電圧を供給する。

その後時刻ｔ３になると、後段の出力信号ＯＵＴ２がローレベルに変化する。 すると、トランジスタＴｒ５が導通状態になり、ノードＮ３の電圧は、ローレベル電圧からＶｔ分上がったＶＳＳ＋Ｖｔの電圧にハイレベル電圧から変化する。 この結果、トランジスタＴｒ１，Ｔｒ２が導通状態となり、ノードＮ１の電圧がローレベルからハイレベルに変化する。 この時、トランジスタＴｒ７のゲート・ソース間電圧差はゼロになるので、トランジスタＴｒ７は非導通状態となる。

時刻ｔ３以降、クロック信号ＣＬ２が一定の周期でトランジスタＴｒ６に入力されるので、出力信号ＯＵＴ１はハイレベルを維持する。 また、次のローレベルの垂直スタートパルス信号ＳＴが入力されるまで、ノードＮ３の電圧は、トランジスタＴｒ１，Ｔｒ２のゲート容量によってＶＳＳ＋Ｖｔの電圧に維持するので、トランジスタＴｒ１，Ｔｒ２は導通状態になっている。 このため、ノードＮ１の電圧は、次のローレベルの垂直スタートパルス信号ＳＴが入力される時刻ｔ３から次の時刻ｔ１までハイレベルの電圧にあるので、トランジスタＴｒ７のゲート・ソース間電圧はゼロに設定され、トランジスタＴｒ７は非導通状態になっている。

以上説明したように、本駆動回路構成では、すべての時刻において、正電源（ハイレベル）から負電源（ローレベル）側に電流が流れる経路が存在しないので、低消費電力な回路になっている。

以上、シフトレジスタＳＲ１の動作について説明したが、シフトレジスタＳＲ１以外のシフトレジスタＳＲ２，ＳＲ３，ＳＲ４・・・においても、入力される信号は変わるが、全てシフトレジスタで同様の動作が実行される。 この結果、シフトレジスタによって垂直スタートパルス信号ＳＴが順々に位相シフトされて出力されていくことになる。

ここで、ゲート線駆動回路２において、「ノードＮ３の電圧は、トランジスタＴｒ１，Ｔｒ２のゲート容量によってＶＳＳ＋Ｖｔの電圧に維持する」と記述したが、トランジスタＴｒ４又はＴｒ５のオフリーク電流が大きいと、上記電圧の維持ができなくなり、誤動作を引き起こすことがわかった。 これに対し、本実施形態では、第一乃至第四実施形態のいずれかに係るｐチャネル型ＴＦＴのみを使うことにより、ゲート線駆動回路２を構成するＴＦＴのオフリーク電流を低減できるので、誤動作のない高品位なアクティブマトリクス基板８を作製できる。

また、画素部１の画素トランジスタ４においても、画素蓄積容量５と画素容量６に電荷を十分に保持できるように、オフリーク電流が小さいという特性が要求される。 これに対し、本実施形態では、第一乃至第四実施形態のいずれかに係るｐチャネル型ＴＦＴのみを使うことにより、全てのＴＦＴに対してオフリーク電流を抑制できるので、表示むらやフリッカのない高品位なアクティブマトリクス基板８を作製できる。

なお、本実施形態におけるアクティブマトリクス基板８は、ｐチャネル型ＴＦＴのみで構成したが、ｎチャネル型ＴＦＴのみで構成してもよい。 その場合も、本実施形態と同様の作用及び効果が得られる。 また、アクティブマトリクス基板８は、液晶に限らず、ＥＬ（Electroluminescence）などの他の表示装置に用いることもできる。

（第六実施形態）
図１１は、第六実施形態に係るＴＦＴのオフリーク電流低減方法の効果を示すグラフである。 以下、図１及び図１１に基づき説明する。

図１に示すＴＦＴ１０を使って説明する。 ソース電極２７とドレイン電極２８の電位を一致させない状態で、ゲート電極１６に深い（絶対値の大きな）オフ電圧を加えると、オフリーク電流が減少することが知られている（例えば非特許文献１参照）。 これは、強いドレイン端電界によって、ゲート絶縁膜１５中に、又はゲート絶縁膜１５とシリコン膜１４との界面に、キャリアが注入又はトラップされ、その結果、その部分に正の固定電荷を生じるためである。 以降、本実施形態によるオフリーク低減を「エイジング効果」と呼ぶ。 つまり、予め深いオフ電圧をゲート電極１６に印加しておくことにより、このエイジング効果が得られるので、オフリーク電流を低減させたＴＦＴ１０を搭載したアクティブマトリクス基板を製造できる。

また、ソース電極２７とドレイン電極２８との電圧差の極性が入れ替わった際には、その入れ替わった極性の電圧に対してオフリーク電流の低減効果が得られない。 そのため、ソース電極２７及びドレイン電極２８に印加する電圧を入れ替えて、同様のエイジングを実施するとよい。

以下に、本実施形態のオフリーク電流低減方法について更に詳しく説明する。

本実施形態のオフリーク電流低減方法は、ＴＦＴ１０のゲート電極１６に通常のオフ電圧を印加する前に、ゲート電極１６に通常のオフ電圧よりも絶対値が大きいオフ電圧を印加する。 このとき、ゲート電極１６に通常のオフ電圧よりも絶対値が大きいオフ電圧を印加する際に、ソース電極２７とドレイン電極２８との間に一定電圧又は極性が反転するパルス電圧を印加する。

図１１において、縦軸はオフリーク電流及びオン電流を示し、横軸はオフ電圧を示す。 その横軸において、初期状態とは「通常のオフ電圧（一例としての＋１０［Ｖ］）」を印加した場合であり、＋１５［Ｖ］及び＋２０［Ｖ］とは「通常のオフ電圧よりも絶対値が大きいオフ電圧」である。

ここで、ソース電極２７及びドレイン電極２８のどちらか一方を電極Ａとし、他方を電極Ｂとする。 まず、電極Ａに０［Ｖ］及び電極Ｂに−１０［Ｖ］の直流電圧を印加した状態で、ゲート電極１６にオフ電圧を１０秒間印加することによりエイジングを実施する。 続いて、電極Ａ及び電極Ｂに印加する直流電圧を入れ替えて、電極Ａに−１０［Ｖ］及び電極Ｂに０［Ｖ］の直流電圧を印加した状態で、ゲート電極１６にオフ電圧を１０秒間印加することによりエイジングを実施する。 オフ電圧は、＋１０［Ｖ］、＋１５［Ｖ］及び＋２０［Ｖ］の三種類である。 この三種類のエイジングを実施したＴＦＴ１０について、オフリーク電流及びオン電流を測定した結果を図１１に示す。

この結果から明らかなように、少なくとも、ソース電極２７に０［Ｖ］、ドレイン電極２８に−１０［Ｖ］及びゲート電極１６に＋１５［Ｖ］以上の直流電圧を１０秒間印加し、ソース電極２７及びドレイン電極２８に印加する電圧を入れ替えて同様にオフ電圧を１０秒間印加することにより、オフリーク電流を低減できることがわかる。

このエイジング工程により、オフリーク電流が高いＴＦＴに対してオフリーク電流が改善される。 また、このエイジング工程により、例えばＳ／Ｄ不純物濃度の設定が大きすぎたＴＦＴのオフリーク電流も十分に改善できる。 エイジングのための電圧は、アクティブマトリクス基板の通常の駆動電圧よりも大きい。 つまり、通常の駆動によって徐々にオフリーク電流が低減することはないので、意図的にエイジングのための電圧を印加する必要がある。

このエイジング工程では、ソース電極２７とドレイン電極２８とに印加する直流電圧を入れ替える方法に代えて、ソース電極２７及びドレイン電極２８に次のようなパルス電圧を印加してもよい。 例えば、電極Ａが０［Ｖ］かつ電極Ｂが−１０［Ｖ］になる時間が例えば１秒間であり、逆に電極Ａが−１０［Ｖ］かつ電極Ｂが０［Ｖ］になる時間が例えば１秒間である、周期的なパルス電圧である。 このパルス電圧をソース電極２７とドレイン電極２８に印加した状態で、ゲート電極１６にオフ電圧を２０秒間印加する。 この方法によれば、一度のシーケンスで所望の電圧印加を行なうことができる。

なお、本実施形態のオフリーク電流低減方法の対象となるＴＦＴは、第一乃至第四実施形態のいずれかのＴＦＴでもよいが、これ以外のＴＦＴでもよい。

（第七実施形態）
図１２は、第七実施形態に係るＴＦＴのオフリーク電流低減方法の効果を示すグラフである。 以下、図１及び図１２に基づき説明する。

図１に示すＴＦＴ１０を使って説明する。 ソース電極２７及びドレイン電極２８のいずれかをフローティング状態にし、かつゲート電極１６に深い（絶対値の大きな）オフ電圧をパルスで与えると、第六実施形態におけるエイジング効果と同様にオフリーク電流が低減する。 以下に、本実施形態のオフリーク電流低減方法について更に詳しく説明する。

本実施形態のオフリーク電流低減方法は、ＴＦＴ１０のゲート電極１６に通常のオフ電圧を印加する前に、ゲート電極１６に通常のオフ電圧よりも絶対値が大きいオフ電圧を印加する。 このとき、ソース電極２７及びドレイン電極２８のどちらか一方をフローティング状態とし、かつ通常のオフ電圧よりも絶対値が大きいオフ電圧をパルス電圧とする。

図１２において、縦軸はドレイン電流を示し、横軸はゲート電圧を示す。 すなわち、図１２は、ＴＦＴのゲート電圧−ドレイン電流特性である。 本実施形態に用いるＴＦＴは、図１２中に示す「エイジング（ＡＣ）フローティング」である。 図１２中には、参考として、「初期状態」、「エイジング（ＤＣ）」及び「エイジング（ＡＣ）」の各ＴＦＴについても示している。

ここで、ソース電極２７及びドレイン電極２８のどちらか一方を電極Ａとし、他方を電極Ｂとする。 電極Ａがフローティング状態である場合、フローティング状態でない電極Ｂを０［Ｖ］に固定し、ゲート電極１６に＋２０［Ｖ］の直流電圧を印加しても、オフリーク電流は変化しない。 しかし、フローティング状態でない電極Ｂを０［Ｖ］に固定して、ロー電圧０［Ｖ］かつハイ電圧＋２０［Ｖ］からなるパルス電圧をゲート電極１６に１０秒間印加すると、ドレイン電極２８が電極Ａでも電極Ｂでもオフリーク電流を低減することができる。 本実施形態におけるその他の構成、作用及び効果は、第六実施形態と同じである。

（第八実施形態）
図１３及び図１４は本発明の第八実施形態に係るアクティブマトリクス基板を示すブロック図であり、図１３は第一例、図１４は第二例である。 以下、この図面に基づき説明する。 ただし、図７と同じ部分は同じ符号を付すことにより説明を省略する。

図１３のアクティブマトリクス基板６０は、通常の駆動電圧よりも絶対値が高い電圧が印加される電圧印加端子６１と、電圧印加端子６１に印加された電圧とゲート線駆動回路２から出力された電圧とを切り替えてゲート線Ｇ１〜Ｇｎへ供給するスイッチ部６３と、を基本的に備えている。 また、アクティブマトリクス基板６０は、通常の駆動電圧よりも絶対値が高い電圧が印加される電圧印加端子６２と、電圧印加端子６２に印加された電圧とデータ線駆動回路３から出力された電圧とを切り替えてデータ線Ｓ１〜Ｓｍへ供給するスイッチ部６４と、を備えている。

画素部１、ゲート線駆動回路２及びデータ線駆動回路３は、図７〜図１０に示した第五実施形態と同じである。 スイッチ部６３，６４は、例えば他の回路と同じＴＦＴによって実現できる。 スイッチ部６３を構成する一つのスイッチは、例えば、接点ａと接点ｂとの間を開閉する第一のＴＦＴと、接点ａと接点ｃとの間を開閉する第二のＴＦＴとからなる。 これらのＴＦＴのゲート電極に、他の回路から出力されるオン・オフ制御電圧が印加されると、各接点間が開閉される。 電圧印加端子６１，６３は、他の回路と同じ基板上に形成された導電体からなり、各スイッチの一つの接点に共通に接続され、アクティブマトリクス基板６０の外から所定の電圧が印加される。

第六及び第七実施形態に記述したエイジング方法は、基本的にソース電極、ドレイン電極及びゲート電極が形成された時点以降であればいつでも実施することができるが、パネル検査時に行なうとより効率が良い。 そこで、本実施形態では、電圧印加端子６１，６３及びスイッチ部６２，６４を用いて、画素部１に対して通常駆動を行なう場合とエイジング電圧印加を行なう場合とで信号入力経路を切り替えることにより、パネル検査時におけるエイジングを実現した。 このエイジングの対象となるのは、図７における画素トランジスタ４である。

具体的な電圧印加シーケンスとしては、図示するように、スイッチ部６２，６４をエイジング電圧が入力される接点の状態にしておき、まず、電圧印加端子６１にｐチャネル型ＴＦＴをオンさせる電圧を印加し、電圧印加端子６３に正の電圧Ａを印加する。 次に、電圧印加端子６１に通常駆動電圧より大きな正の電圧を印加しｐチャネル型ＴＦＴをオフさせた後に電圧印加端子６３に負の電圧Ｂを印加する。 この状態では、ｐチャネル型ＴＦＴのソース・ドレイン間に｜Ａ−Ｂ｜の電圧がかかり、ゲートには電圧印加端子６１に印加された電圧がかかるため、エイジング効果が得られる。

図１４のアクティブマトリクス基板６５は、通常の駆動電圧よりも絶対値が高い電圧が印加される電圧印加端子６１と、電圧印加端子６１に印加された電圧とゲート線駆動回路２から出力された電圧とを切り替えてゲート線Ｇ１〜Ｇｎへ供給するスイッチ部６２と、を基本的に備えている。 ただし、図１３における電圧印加端子６３及びスイッチ部６４は、省略されている。

アクティブマトリクス基板６５において、データ線駆動回路３が通常駆動におけるできる限り大きな電圧が出力されるような表示状態にしておくと、ｐチャネル型ＴＦＴのソース・ドレイン間に電位差が生じるため、電圧印加端子６１に通常駆動電圧より大きな正の電圧を印加することでもエイジング効果が得られる。 アクティブマトリクス基板６５のその他の構成、作用及び効果については、図１３におけるアクティブマトリクス基板６０と同じである。

（第九実施形態）
図１５及び図１６は本発明の第九実施形態に係るアクティブマトリクス基板を示すブロック図であり、図１５は第一例、図１６は第二例である。 以下、この図面に基づき説明する。 ただし、図７及び図１３と同じ部分は同じ符号を付すことにより説明を省略する。

図１５のアクティブマトリクス基板７０は、通常の駆動電圧よりも絶対値が高い電圧を出力する電源回路７１と、電源回路７１から出力された電圧とゲート線駆動回路２から出力された電圧とを切り替えてゲート線Ｇ１〜Ｇｎへ供給するスイッチ部６２と、を基本的に備えている。 また、アクティブマトリクス基板７０は、通常の駆動電圧よりも絶対値が高い電圧を出力する電源回路７２と、電源回路７２から出力された電圧とデータ線駆動回路３から出力された電圧とを切り替えてデータ線Ｓ１〜Ｓｍへ供給するスイッチ部６４と、を備えている。 電源回路７１，７２は、一般的な直流電源回路であるので、詳しい説明は省略する。

前述したエイジング方法では環境温度が高くなると元に戻る（オフリークが増加する）ため、必要なときにいつでもエイジングを実施できるようにエイジング用の電源回路を搭載しておくことが望ましい。 そこで、本実施形態のアクティブマトリクス基板７０は、電源回路７１，７２及びスイッチ部６２，６４を搭載し、スイッチ部６２，６４で通常駆動の信号と電源回路７１，７２の信号とを切り替えて画素部１に供給する。 これにより、パネル検査時のみならず任意のタイミングでエイジングを実施でき、例えば温度が上昇してエイジング効果が消失した場合においても、改めてエイジングを実施することが可能になる。 具体的なエイジング方法は、第八実施形態に準ずる。 アクティブマトリクス基板７０のその他の構成、作用及び効果については、図１３におけるアクティブマトリクス基板６０と同じである。

図１６のアクティブマトリクス基板７５は、通常の駆動電圧よりも絶対値が高い電圧を出力する電源回路７１と、電源回路７１から出力された電圧とゲート線駆動回路２から出力された電圧とを切り替えてゲート線Ｇ１〜Ｇｎへ供給するスイッチ部６２と、を基本的に備えている。 ただし、図１５における電源回路７２及びスイッチ部６４は、省略されている。

アクティブマトリクス基板７５において、図１４のアクティブマトリクス基板６５の場合と同様、データ線駆動回路３が通常駆動におけるできる限り大きな電圧が出力させるような表示状態にしておき、電源回路７１により通常の駆動電圧より大きな正の電圧を印加するようにしてもよい。 アクティブマトリクス基板７５のその他の構成、作用及び効果については、図１５におけるアクティブマトリクス基板７０と同じである。

（第十実施形態）
図１７は本発明の第十実施形態に係るアクティブマトリクス基板を示すブロック図である。 以下、この図面に基づき説明する。 ただし、図７と同じ部分は同じ符号を付すことにより説明を省略する。

本実施形態のアクティブマトリクス基板８０は、通常の駆動電圧を出力する電源回路８１と、通常の駆動電圧よりも絶対値が高い電圧を出力する電源回路８２と、電源回路８１から出力された電圧と電源回路８２から出力された電圧とを切り替えてゲート線駆動回路２へ供給するスイッチ部８３と、を基本的に備えている。 また、アクティブマトリクス基板８０は、通常の駆動電圧を出力する電源回路８４と、通常の駆動電圧よりも絶対値が高い電圧を出力する電源回路８５と、電源回路８４から出力された電圧と電源回路８５から出力された電圧とを切り替えてデータ線駆動回路３へ供給するスイッチ部８６と、を備えている。

本実施形態では、画素トランジスタだけでなく各駆動回路を構成するＴＦＴに対しても、より簡便にかつより効果的にエイジングを行なう。 つまり、通常駆動時にゲート線駆動回路２に電圧を供給する電源回路８１に加えて、ゲート線駆動回路２に大きな電圧を供給するもう一つの電源回路８２を設け、電源回路８１から出力された電圧と電源回路８２から出力された電圧とをスイッチ部８３を用いて切り替えてゲート線駆動回路２へ供給できるようにして、いつでもエイジングができる構成とした。

電源回路８１，８２の各出力電圧は、例えば図９に記述したＶＳＳ、ＶＤＤとして利用される。 好ましくは、ＶＳＳ、ＶＤＤに加えて、ＣＬ１、ＣＬ２、スタートパルス信号ＳＴとして利用される。 スイッチ部８３は、例えば他の回路と同じＴＦＴによって実現できる。 例えば、電源回路８１，８２の各出力電圧をＶＳＳとして利用する場合、スイッチ部８３は、電源回路８１の出力端子とＶＳＳの端子とを接続するＴＦＴと、電源回路８２の出力端子とＶＳＳの端子とを接続するＴＦＴとを含む。 具体的なエイジング方法は、第八実施形態に準ずる。 また、図９に示す出力信号ＯＵＴ１を使うことにより、画素トランジスタのエイジングも実施できる。

なお、電源回路８１，８２は、両方の機能を持つ単一の電源回路に置き変えて、制御信号により各電圧を切り替えて出力するようにしてもよい。 電源回路８１，８２は、一般的な直流電源回路であるので、詳しい説明を省略する。

同様に、通常駆動時にデータ線駆動回路３に電圧を供給する電源回路８４に加えて、データ線駆動回路３に大きな電圧を供給するもう一つの電源回路８５を設け、電源回路８４から出力された電圧と電源回路８５から出力された電圧とをスイッチ部８６を用いて切り替えてデータ線駆動回路３へ供給できるようにして、いつでもエイジングができる構成とした。 ただし、第八及び第九実施形態で述べたように、電源回路８４，８５及びスイッチ部８６は必ずしも必要としない。

（その他）
以上説明したように、画素トランジスタとしてｐチャネル型ＴＦＴを用い、かつ走査線を駆動する駆動回路等全てのＴＦＴにｐチャネル型のみを用いる構成において、全てのＴＦＴのＳ／Ｄ不純物濃度を２×１０ ^−１９ ［ｃｍ ^−３ ］以下にし、望ましくは全てのＴＦＴに対して複数ゲートを直列に配置したマルチゲート構成にすること、及び更に望ましくはエイジングを実施するための駆動回路を搭載することで前述の課題を解決することができる。 また、製造公差の問題で、一部のＴＦＴにおいて十分にオフリーク電流を低減することができなかった場合は、エイジングを実施することによりオフリーク電流を低減することができ、安定して問題を解消することができる。

以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。 本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。 また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。

第一実施形態に係る駆動回路におけるＴＦＴを示す断面図である。

図１におけるＴＦＴと同じ基本構造を有するＴＦＴに関する、オフリーク電流及びオン電流のＳ／Ｄ不純物濃度依存性を示すグラフである。

図１におけるＴＦＴと同じ基本構造を有するＴＦＴに関する、オフリーク電流及びオン電流のゲート構造依存性を示すグラフである。

第二実施形態に係る駆動回路におけるＴＦＴを示す断面図である。

第三実施形態に係る駆動回路におけるＴＦＴを示す断面図である。

第四実施形態に係る駆動回路におけるＴＦＴを示す断面図である。

第五実施形態に係るアクティブマトリクス基板及び液晶表示装置を示すブロック図及び回路図である。

図７におけるゲート線駆動回路を構成する走査回路を示すブロック図である。

図８における走査回路を構成するシフトレジスタを示す回路図である。

図９におけるシフトレジスタの動作を示すタイミングチャートである。

第六実施形態に係るＴＦＴのオフリーク電流低減方法の効果を示すグラフである。

第七実施形態に係るＴＦＴのオフリーク電流低減方法の効果を示すグラフである。

第八実施形態に係るアクティブマトリクス基板の第一例を示すブロック図である。

第八実施形態に係るアクティブマトリクス基板の第二例を示すブロック図である。

第九実施形態に係るアクティブマトリクス基板の第一例を示すブロック図である。

第九実施形態に係るアクティブマトリクス基板の第二例を示すブロック図である。

第十実施形態に係るアクティブマトリクス基板を示すブロック図である。

符号の説明

１ 画素部 ２ ゲート線駆動回路 ３ データ線駆動回路 ４ 画素トランジスタ ５ 画素蓄積容量 ６ 画素容量 ７ 共通電極 ８ アクティブマトリクス基板 ９ 液晶表示装置 ＳＲ シフトレジスタ １０，３０，４０，５０ ＴＦＴ
１１ 絶縁基板 １２ 下地窒化膜 １３ 下地酸化膜 １４ シリコン膜 １４ａ チャネル領域 １５ ゲート絶縁膜 １６，３６ ゲート電極 １７ ソース領域 １８ ドレイン領域 １９ 層間絶縁膜 ２０，２５ コンタクトホール ２１，２２，２６ 配線 ２３，２４ 絶縁膜 ２７ ソース電極 ２８ ドレイン電極 ２９，３９，４９，５９，６０，６５，７０，７５，８０ アクティブマトリクス基板 ４３ 補助ゲート絶縁膜 ４６ 補助ゲート電極 ６１，６２ 電圧印加端子 ６３，６４，８３，８６ スイッチ部 ７１，７２，８１，８２，８４，８５ 電源回路