自对准工艺制备的半导体功率器件以及更加可靠的电接触专利检索-肖特基二极管二极管电子零件及设备专利检索查询-专利查询网

自对准工艺制备的 半导体功率器件以及更加可靠的电接触

阅读：1发布：2021-07-25

专利汇可以提供自对准工艺制备的半导体功率器件以及更加可靠的电接触专利检索，专利查询，专利分析的服务。并且本发明提出了一种含有多个沉积在半导体衬底的顶面附近的顶部接线端的半导体功率器件。每个顶部接线端都由一个端子接触层构成，作为半导体衬底的顶面附近的硅化物接触层。半导体功率器件的沟槽栅极从半导体衬底的顶面打开，每个沟槽栅极都由硅化层构成，作为一个凹陷的硅化物接触层，沉积在每个沟槽栅极上方，沟槽栅极周围的半导体衬底的顶面稍下。，下面是自对准工艺制备的半导体功率器件以及更加可靠的电接触专利的具体信息内容。

权利要求

1.一种半导体功率器件，其特征在于，包括：
栅极沟槽，具有凹陷的栅极电极，位于半导体衬底的顶部，在栅极沟槽之间具有基本水平的半导体突起；
本体区位于基本水平的半导体突起顶部，本体区接触突起中间处的顶面；
源极区位于半导体突起的顶部，邻近栅极沟槽侧壁的顶部；
源极/本体硅化物，在半导体突起的顶面，接触源极区和本体区；以及
 电介质插头，形成在凹陷的栅极电极上方。
2.根据权利要求1所述的半导体功率器件，其特征在于，还包括一个屏蔽电极，位于栅极电极下方，并且一个电极间电介质分开屏蔽电极和栅极电极，因此该器件为屏蔽栅极沟槽MOSFET。
3.根据权利要求2所述的半导体功率器件，其特征在于，还包括一个宽沟槽，在宽沟槽的底部具有一个屏蔽电极，在宽沟槽中间屏蔽电极上方具有一个电介质突起，顶部电极在所述的电介质突起的两边。
4.根据权利要求3所述的半导体功率器件，其特征在于，还包括一个屏蔽电极接触，向下穿过电介质突起，接触屏蔽电极。
5.根据权利要求4所述的半导体功率器件，其特征在于，所述的屏蔽电极接触穿过电介质突起连接到源极金属上。
6.根据权利要求3所述的半导体功率器件，其特征在于，所述的宽沟槽中最靠近器件有源区的顶部电极处于栅极电势。
7.根据权利要求6所述的半导体功率器件，其特征在于，所述的宽沟槽还包括一个突起，所述的突起包括一个含有最靠近器件有源区的顶部电极的栅极总线。
8.根据权利要求2所述的半导体功率器件，其特征在于，还包括一个屏蔽电极接触沟槽，在屏蔽电极接触沟槽中没有栅极电极，并且屏蔽电极的顶部不如它在栅极沟槽中高，所述的屏蔽电极接触沟槽还包括一个屏蔽电极接触，向下延伸接触屏蔽电极。
9.根据权利要求1所述的半导体功率器件，其特征在于，还包括一个静电放电结构，所述的静电放电结构包括背对背源极-栅极二极管，由沟槽电极材料中交替的导电类型构成。
10.根据权利要求1所述的半导体功率器件，其特征在于，还包括在某些半导体突起顶部形成的肖特基二极管，所述的肖特基二极管也具有沿半导体突起顶部形成的硅化物。
11.根据权利要求10所述的半导体功率器件，其特征在于，所述的肖特基二极管在反向闭锁模式下具有结型势垒肖特基挟断效应以及金属氧化物半导体挟断效应。
12.根据权利要求1所述的半导体功率器件，其特征在于，所述的源极/本体硅化物凹陷低电介质插头的顶部。
13.根据权利要求1所述的半导体功率器件，其特征在于，所述的源极区的宽度为0.05至0.2微米。
14.根据权利要求3所述的半导体功率器件，其特征在于，还包括一个衬底，所述的衬底包括一个重掺杂的底层和一个较轻掺杂的顶层，其中宽沟槽触及重掺杂的底层，但栅极沟槽不触及重掺杂的底层。
15.一种制备半导体器件的方法，其特征在于，还包括：
在半导体衬底中，形成沟槽，保留沟槽之间的半导体突起，将一个凹陷的栅极电极置于沟槽中；
使用凹陷的栅极电极作为掩膜，在半导体突起的上部侧壁中加入第一导电类型的掺杂物；
在半导体突起中，制备第二导电类型区，半导体突起比第一导电类型掺杂物更深；并且在半导体突起上方，制备硅化物，使它接触第一导电类型区和第二导电类型区，而不在栅极电极上形成硅化物。
16.根据权利要求15所述的制备半导体器件的方法，其特征在于，在所述的放置凹陷栅极电极之前，还包括在沟槽的底部放置一个屏蔽电极。
17.根据权利要求15所述的制备半导体器件的方法，其特征在于，在半导体突起的上部侧壁中放置第一导电类型的掺杂物，也包括在半导体突起的顶面中放置那些掺杂物，并且其中该方法还包括在制备硅化物之前，除去半导体突起的顶部，使硅化物接触第一导电类型和第二导电类型区域。
18.根据权利要求17所述的制备半导体器件的方法，其特征在于，还包括在除去半导体突起的顶部之前，要在栅极电极上方的沟槽中制备一个电介质插头。
19.根据权利要求15所述的制备半导体器件的方法，其特征在于，所述的制备硅化物还包括，在硅化物形成时，消耗充足的硅，以便触及第二导电区。
20.根据权利要求15所述的制备半导体器件的方法，其特征在于，所述的放置第一导电类型的掺杂物还包括，利用一个硬掩膜，阻止第一导电类型区沿半导体突起的顶面形成。
21.根据权利要求20所述的制备半导体器件的方法，其特征在于，所述的硬掩膜也用于制备沟槽。
22.根据权利要求15所述的制备半导体器件的方法，其特征在于，在半导体突起顶部制备硅化物之前，还包括在栅极电极上方制备硅化物。
23.根据权利要求22所述的制备半导体器件的方法，其特征在于，所述的半导体突起上方的栅极氧化层用作硬掩膜，用于在栅极电极上方形成硅化物，而不在半导体突起上形成硅化物。
24.根据权利要求22所述的制备半导体器件的方法，其特征在于，在栅极电极上方形成硅化物之前，还包括在沟槽侧壁上制备非导电的垫片。
25.根据权利要求15所述的制备半导体器件的方法，其特征在于，所述的在半导体突起上方制备硅化物，还包括为硅化工艺沉积充足的金属，以消耗足够的半导体材料，触及第二导电类型区。
26.一个具有宽沟槽的屏蔽栅极沟槽MOSFET，其特征在于，包含：
一个位于沟槽底部的屏蔽电极；
一个在屏蔽电极上方的宽沟槽中间的电介质突起；
在电介质突起两边的屏蔽电极上方的电极间电介质；以及
一个内部和一个外部顶部电极，分别位于电介质突起对边上的电极间电介质上方。
27.根据权利要求26所述的具有宽沟槽的屏蔽栅极沟槽MOSFET，其特征在于，还包括所形成的一个屏蔽接触，穿过电介质突起，以接触屏蔽电极。
28.根据权利要求27所述的具有宽沟槽的屏蔽栅极沟槽MOSFET，其特征在于，所述的屏蔽接触，穿过电介质突起，使屏蔽电极可以接触源极金属。
29.根据权利要求26所述的具有宽沟槽的屏蔽栅极沟槽MOSFET，其特征在于，最靠近有源区的顶部电极处于栅极电势。
30.根据权利要求26所述的具有宽沟槽的屏蔽栅极沟槽MOSFET，其特征在于，最靠近芯片边缘的上电极处于漏极电势。
31.一种制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，其特征在于，包括：
制备沟槽，半导体突起在沟槽之间；
在沟槽底部制备底部电介质层；
在沟槽底部制备屏蔽电极，屏蔽电极在边缘和底部被底部电介质层包围；
在屏蔽电极上方制备电极间电介质；
在上部沟槽侧壁上制备栅极电介质；
在栅极电介质之间制备一个凹陷的栅极电极；
在上部半导体突起侧壁中，利用凹陷的栅极电极作为掩膜，制备源极区；
制备本体区，使它位于源极区之间和下方；并且
制备源极/本体硅化物，遍及半导体突起的整个顶面。
32.根据权利要求31所述的制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，其特征在于，制备源极区也沿半导体突起的顶部构成源极区。
33.根据权利要求32所述的制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，其特征在于，还包括去除半导体突起的顶部部分，使源极/本体硅化物接触源极区之间的本体区。
34.根据权利要求32所述的制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，其特征在于，还包括利用一个光掩膜制备接触，利用一个光掩膜制备金属层，其中的沟槽也由一个光掩膜制备，并且其中所述的步骤仅仅需要三个光掩膜。
35.根据权利要求34所述的制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，其特征在于，还包括利用一个额外的掩膜，保护肖特基二极管区域，同时形成源极和本体区。
36.根据权利要求34所述的制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，其特征在于，还包括利用两个额外的掩膜，制备背对背栅极-源极二极管的静电放电结构。
37.一种在沟槽中形成突起的方法，其特征在于，包括：
制备一个沟槽；
在沟槽中制备第一层，第一层沿沟槽的侧壁和底部排列，但并不填充沟槽，保留中间的凹槽；
在至少第一层的中间上方，制备第二层，所述的第一层是由一种可以和第二层区别刻蚀的材料制成；并且
使用第二层作为掩膜，除去第一层的边缘部分，同时保留由第一层形成的沟槽的中间处的突起。
38.根据权利要求37所述的在沟槽中形成突起的方法，其特征在于，还包括在使用第二层作为掩膜之前，采用化学机械使第二层的顶部平坦化，以使第一层裸露出来，同时保留沟槽中间处的第二层。
39.根据权利要求37所述的在沟槽中形成突起的方法，其特征在于，还包括在第二层上方制备第三层，其中第二层是由一种可以和第三层区别刻蚀的材料制成，其中第二层并没有完全填充在沟槽的剩余部分中；采用化学机械使第三层的顶部平坦化，使第二层裸露出来，同时保留沟槽中间处的第二层上方的一部分第三层；并且除去第二层的顶部，使第一层裸露出来，同时保留沟槽中间处的那部分第二层。
40.根据权利要求37所述的在沟槽中形成突起的方法，其特征在于，还包括在制备所述的第一层之前，在宽沟槽底部制备一个屏蔽电极，其中所述的第一层是由一种电介质材料制成，并且形成在屏蔽电极上方，使所述的突起为电介质突起。
41.根据权利要求37所述的在沟槽中形成突起的方法，其特征在于，所述的步骤仅需要一个单独的光阻材料掩膜。
42.根据权利要求40所述的在沟槽中形成突起的方法，其特征在于，还包括在屏蔽电极上方制备一个电极间电介质；并且在电极间电介质上方制备顶部电极，在电介质突起的任一侧。
43.一个与场效应晶体管集成的肖特基二极管，其特征在于，包括：
一个肖特基二极管区域，被本体区包围在第一维度中，在反向闭锁模式下作为结型势垒嵌挟；以及
在第二维度中包围着肖特基二极管区的栅极沟槽附近的栅极电极，在反向闭锁模式下作为金属氧化物半导体嵌挟，所述的第二维度与所述的第一维度垂直。
44.根据权利要求43所述的与场效应晶体管集成的肖特基二极管，其特征在于，其中第一维度上的肖特基二极管区域的宽度为1至3微米，第二维度上的结型势垒肖特基的宽度为0.8至2微米。

说明书全文

自对准工艺制备的半导体功率器件以及更加可靠的电接触

技术领域

[0001] 本发明主要涉及半导体功率器件的结构和制备方法。更确切地说，本发明是关于通过自对准工艺制备半导体功率器件的器件结构和制备方法，通过在隐藏式沟槽中的硅化工艺实现，以减少所需的掩膜数量，进一步改善功率器件接线端的电触点。

背景技术

[0002] 在半导体工艺中，尽管功率金属氧化物半导体场效应晶体管(MOSFET)已为人们所熟知，并且已经有许多关于沟槽MOSFET器件(例如沟槽FET、沟槽DMOS等)的专利说明和已发表的技术论文，但是在功率MOSFET器件的设计和制备领域中，仍然面临许多技术难题和制备限制。更确切的说，当需要更多的掩膜制备复杂结构的功率器件时，制备成本就会提高。并且当功率器件的结构特征进一步小型化时，改进技术带来的成本增加就会更加严峻。此外，随着尺度的缩小，功率器件的对准公差进一步缩小，常常会导致生产量降低以及可靠性问题不断增加，从而增加生产成本。基于上述原因，要制备尺寸更小、更精准的对准结构特点的功率器件，同时减少掩膜的数量以节省成本，半导体工业中技术一般的人员正面临着一项技术挑战。

[0003] 在美国专利申请(US 2009/0020810)中，Marchant提出了利用化学机械平整化(CMP)方法，制备带有很少掩膜需要的沟槽MOSFET器件。图1A表示该器件的剖面图。然而，这种器件的栅极滑道沟槽需要使用一个额外的掩膜，并且在屏蔽栅极沟槽的情况下，屏蔽滑道电极还需要另一个额外的掩膜。

[0004] Tsui提出了另一个美国专利6489204，如图1B-1所示，首先分别利用硬掩膜薄SiO2和Si3N4 薄膜14和15 刻蚀沟槽，然后沿沟槽的上部侧壁，利用多晶硅插头21和SiO2和Si3N4薄膜14和15作为掩膜，进行带角度的植入源极区51。如图1B-2所示，除去SiO2和Si3N4薄膜14和15，在多晶硅插头22上方，沿沟槽的侧壁形成电介质垫片71，并植入P+本体接触区81。在图1B-3中，在源极和本体区51、81上，以及(栅极)多晶硅插头22上，形成硅化物接头91。然而，由于源极本体硅化物和栅极硅化物是同时形成的，因此这种方法可以形成栅极到源极的电路短路。垫片可能并不足以避免在栅极硅化物和源极/本体硅化物之间形成电桥和漏电通路。此外，本发明没有提出如何制备屏蔽栅极沟槽MOSFET，这种更加复杂的器件需要另外的工艺和方法。

[0005] 因此，在功率半导体器件设计和制备领域中仍然需要研发制备功率器件的新型的器件结构和制备方法，以便解决上述难题与局限。

发明内容

[0006] 本发明的目的是提供自对准工艺制备的半导体功率器件以及更加可靠的电接触，以减少所需的掩膜数量，进一步改善功率器件接线端的电触点。

[0007] 为了实现以上目的，本发明是通过以下技术方案实现的：

[0008] 一种半导体功率器件，包括：

[0009] 栅极沟槽，具有凹陷的栅极电极，位于半导体衬底的顶部，在栅极沟槽之间具有基本水平的半导体突起；

[0010] 本体区位于基本水平的半导体突起顶部，本体区接触突起中间处的顶面；

[0011] 源极区位于半导体突起的顶部，邻近栅极沟槽侧壁的顶部；

[0012] 源极/本体硅化物，在半导体突起的顶面，接触源极区和本体区；以及[0013] 电介质插头，形成在凹陷的栅极电极上方。

[0014] 还包括一个屏蔽电极，位于栅极电极下方，并且一个电极间电介质分开屏蔽电极和栅极电极，因此该器件为屏蔽栅极沟槽MOSFET。

[0015] 还包括一个宽沟槽，在宽沟槽的底部具有一个屏蔽电极，在宽沟槽中间屏蔽电极上方具有一个电介质突起，顶部电极在所述的电介质突起的两边。

[0016] 还包括一个屏蔽电极接触，向下穿过电介质突起，接触屏蔽电极。

[0017] 所述的屏蔽电极接触穿过电介质突起连接到源极金属上。

[0018] 所述的宽沟槽中最靠近器件有源区的顶部电极处于栅极电势。

[0019] 所述的宽沟槽还包括一个突起，所述的突起包括一个含有最靠近器件有源区的顶部电极的栅极总线。

[0020] 还包括一个屏蔽电极接触沟槽，在屏蔽电极接触沟槽中没有栅极电极，并且屏蔽电极的顶部不如它在栅极沟槽中高，所述的屏蔽电极接触沟槽还包括一个屏蔽电极接触，向下延伸接触屏蔽电极。

[0021] 还包括一个静电放电结构，所述的静电放电结构包括背对背源极-栅极二极管，由沟槽电极材料中交替的导电类型构成。

[0022] 还包括在某些半导体突起顶部形成的肖特基二极管，所述的肖特基二极管也具有沿半导体突起顶部形成的硅化物。

[0023] 所述的肖特基二极管在反向闭锁模式下具有结型势垒肖特基挟断效应以及金属氧化物半导体挟断效应。

[0024] 所述的源极/本体硅化物凹陷低电介质插头的顶部。

[0025] 所述的源极区的宽度为0.05至0.2微米。

[0026] 还包括一个衬底，所述的衬底包括一个重掺杂的底层和一个较轻掺杂的顶层，其中宽沟槽触及重掺杂的底层，但栅极沟槽不触及重掺杂的底层。

[0027] 一种制备半导体器件的方法，还包括：

[0028] 在半导体衬底中，形成沟槽，保留沟槽之间的半导体突起，将一个凹陷的栅极电极置于沟槽中；

[0029] 使用凹陷的栅极电极作为掩膜，在半导体突起的上部侧壁中加入第一导电类型的掺杂物；

[0030] 在半导体突起中，制备第二导电类型区，半导体突起比第一导电类型掺杂物更深；并且

[0031] 在半导体突起上方，制备硅化物，使它接触第一导电类型区和第二导电类型区，而不在栅极电极上形成硅化物。

[0032] 在所述的放置凹陷栅极电极之前，还包括在沟槽的底部放置一个屏蔽电极。

[0033] 在半导体突起的上部侧壁中放置第一导电类型的掺杂物，也包括在半导体突起的顶面中放置那些掺杂物，并且其中该方法还包括在制备硅化物之前，除去半导体突起的顶部，使硅化物接触第一导电类型和第二导电类型区域。

[0034] 还包括在除去半导体突起的顶部之前，要在栅极电极上方的沟槽中制备一个电介质插头。

[0035] 所述的制备硅化物还包括，在硅化物形成时，消耗充足的硅，以便触及第二导电区。

[0036] 所述的放置第一导电类型的掺杂物还包括，利用一个硬掩膜，阻止第一导电类型区沿半导体突起的顶面形成。

[0037] 所述的硬掩膜也用于制备沟槽。

[0038] 在半导体突起顶部制备硅化物之前，还包括在栅极电极上方制备硅化物。

[0039] 所述的半导体突起上方的栅极氧化层用作硬掩膜，用于在栅极电极上方形成硅化物，而不在半导体突起上形成硅化物。

[0040] 在栅极电极上方形成硅化物之前，还包括在沟槽侧壁上制备非导电的垫片。

[0041] 所述的在半导体突起上方制备硅化物，还包括为硅化工艺沉积充足的金属，以消耗足够的半导体材料，触及第二导电类型区。

[0042] 一个具有宽沟槽的屏蔽栅极沟槽MOSFET，包含：

[0043] 一个位于沟槽底部的屏蔽电极；

[0044] 一个在屏蔽电极上方的宽沟槽中间的电介质突起；

[0045] 在电介质突起两边的屏蔽电极上方的电极间电介质；

[0046] 一个内部和一个外部顶部电极，分别位于电介质突起对边上的电极间电介质上方。

[0047] 还包括所形成的一个屏蔽接触，穿过电介质突起，以接触屏蔽电极。

[0048] 所述的屏蔽接触，穿过电介质突起，使屏蔽电极可以接触源极金属。

[0049] 最靠近有源区的顶部电极处于栅极电势。

[0050] 最靠近芯片边缘的上电极处于漏极电势。

[0051] 一种制备带有源极本体短接硅化物的屏蔽栅极沟槽的方法，包括：

[0052] 制备沟槽，半导体突起在沟槽之间；

[0053] 在沟槽底部制备底部电介质层；

[0054] 在沟槽底部制备屏蔽电极，屏蔽电极在边缘和底部被底部电介质层包围；

[0055] 在屏蔽电极上方制备电极间电介质；

[0056] 在上部沟槽侧壁上制备栅极电介质；

[0057] 在栅极电介质之间制备一个凹陷的栅极电极；

[0058] 在上部半导体突起侧壁中，利用凹陷的栅极电极作为掩膜，制备源极区；

[0059] 制备本体区，使它位于源极区之间和下方；并且

[0060] 制备源极/本体硅化物，遍及半导体突起的整个顶面。

[0061] 制备源极区也沿半导体突起的顶部构成源极区。

[0062] 还包括去除半导体突起的顶部部分，使源极/本体硅化物接触源极区之间的本体区。

[0063] 还包括利用一个光掩膜制备接触，利用一个光掩膜制备金属层，其中的沟槽也由一个光掩膜制备，并且其中所述的步骤仅仅需要三个光掩膜。

[0064] 还包括利用一个额外的掩膜，保护肖特基二极管区域，同时形成源极和本体区。

[0065] 还包括利用两个额外的掩膜，制备背对背栅极-源极二极管的静电放电结构。

[0066] 一种在沟槽中形成突起的方法，包括：

[0067] 制备一个沟槽；

[0068] 在沟槽中制备第一层，第一层沿沟槽的侧壁和底部排列，但并不填充沟槽，保留中间的凹槽；

[0069] 在至少第一层的中间上方，制备第二层，所述的第一层是由一种可以和第二层区别刻蚀的材料制成；并且

[0070] 使用第二层作为掩膜，除去第一层的边缘部分，同时保留由第一层形成的沟槽的中间处的突起。

[0071] 还包括在使用第二层作为掩膜之前，采用化学机械使第二层的顶部平坦化，以使第一层裸露出来，同时保留沟槽中间处的第二层。

[0072] 还包括在第二层上方制备第三层，其中第二层是由一种可以和第三层区别刻蚀的材料制成，其中第二层并没有完全填充在沟槽的剩余部分中；采用化学机械使第三层的顶部平坦化，使第二层裸露出来，同时保留沟槽中间处的第二层上方的一部分第三层；并且除去第二层的顶部，使第一层裸露出来，同时保留沟槽中间处的那部分第二层。

[0073] 还包括在制备所述的第一层之前，在宽沟槽底部制备一个屏蔽电极，其中所述的第一层是由一种电介质材料制成，并且形成在屏蔽电极上方，使所述的突起为电介质突起。

[0074] 所述的步骤仅需要一个单独的光阻材料掩膜。

[0075] 还包括在屏蔽电极上方制备一个电极间电介质；并且在电极间电介质上方制备顶部电极，在电介质突起的任一侧。

[0076] 一个与场效应晶体管集成的肖特基二极管包括：

[0077] 一个肖特基二极管区域，被本体区包围在第一维度中，在反向闭锁模式下作为结型势垒嵌挟；以及

[0078] 在第二维度中包围着肖特基二极管区的栅极沟槽附近的栅极电极，在反向闭锁模式下作为金属氧化物半导体嵌挟，所述的第二维度与所述的第一维度垂直。

[0079] 其中第一维度上的肖特基二极管区域的宽度为1至3微米，第二维度上的结型势垒肖特基的宽度为0.8至2微米。附图说明

[0080] 图1A表示垂直功率器件的传统结构的剖面图；

[0081] 图1B-1至1B-3表示制备另一种原有技术的垂直功率器件方法的剖面图；

[0082] 图2A表示一种MOSFET器件的剖面图，作为本发明的一个实施例，该器件的硅化物接触层沉积在隐藏式栅极、源极和本体区的上方，通过自对准工艺步骤，减少了所需的掩膜数量；

[0083] 图2B表示本发明的一个实施例，通过自对准工艺，以减少所需的掩膜数量，制成的带有沉积在源极和本体区上方的硅化物接触层的一种可选MOSFET器件的剖面图；

[0084] 图3A至3Q表示用于制备图2A所示的MOSFET器件的工艺步骤的一系列剖面图；

[0085] 图3D’至3Q’表示用于制备宽沟槽作为栅极总线、屏蔽电极接触和/或截止沟槽的MOSFET器件的工艺步骤的一系列剖面图；

[0086] 图4A至4B’-1表示本发明所述的MOSFET器件合理布局的顶视图；

[0087] 图5A至5E表示制备屏蔽电极接触的一种可选方法；

[0088] 图6A至6D表示采用自对准工艺，减少所需的掩膜数量，制备与肖特基二极管集成的MOSFET器件的工艺步骤的一系列剖面图；

[0089] 图7表示如图6A至6D所示的与肖特基二极管集成的MOSFET器件布局结构的顶视图；

[0090] 图8A至8F表示采用自对准工艺，减少所需的掩膜数量，制备与肖特基二极管集成的MOSFET器件的一种可选方式的工艺步骤的一系列剖面图；

[0091] 图9表示如图8A至8F所示的与肖特基二极管集成的MOSFET器件布局结构的顶视图；

[0092] 图10A至10E表示采用自对准工艺，减少所需的掩膜数量，制备与ESD保护二极管集成的MOSFET器件的工艺步骤的一系列剖面图；

[0093] 图11A表示采用图10A至10E所示的工艺制备的与ESD保护二极管集成的MOSFET器件布局结构的透视图的剖面，图11B表示其顶视图；

[0094] 图12A和12B为顶视图和电路图，表示上述与ESD保护二极管集成的MOSFET器件等效电路的合理布局结构；

[0095] 图13A至13H表示制备本发明所述的MOSFET器件可选工艺步骤的一系列剖面图；

[0096] 图14A和14B表示制备本发明所述的自对准源极/本体硅化物可选方法的一系列剖面图。

具体实施方式

[0097] 以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。

[0098] 图2A表示一种半导体功率器件(例如本发明所述的沟槽金属氧化物半导体场效应晶体管(MOSFET)器件100)的剖面图。MOSFET单元在位于N+衬底105上的N-型外延层110中形成。MOSFET器件100包括多个沟槽栅极，每个沟槽栅极都由一个底部多晶硅部分构成，底部多晶硅部分作为第一多晶硅层125，垫有栅极绝缘层(例如底部氧化层120)，沉积在沟槽的底部。第一多晶硅层125被中间电介质(IPD)层130覆盖，并通过它与顶部电极(例如第二多晶硅层135)绝缘。在有缘晶胞区中的沟槽栅极比较窄也比较浅，覆盖在源极金属190-S下方，大部分都位于衬底的中间附近。特定区域中(例如衬底的外围区域附近的截止区中)的沟槽比较宽也比较深，作为栅极总线(或栅极滑道)，也作为栅极垫190-G的欧姆接触点。硅化物栅极接触层155沉积在第二多晶硅层135上方。第二多晶硅层135具有一个被沟槽侧壁包围的隐藏式结构，延伸到硅化物栅极接触层155上方。下文将详细介绍，利用硅化工艺，无需使用掩膜，以自对准工艺，制备硅化物栅极接触层155。

[0099] 侧壁栅极氧化层132包围着隐藏式栅极135。硅突起在栅极沟槽之间，其顶面突出到第二多晶硅层135上方，P-本体区140延伸在沟槽栅极之间，P+本体接触区145在顶部附近形成。源极区150也在包围着P+本体接触区145的顶面附近形成，邻近沟槽栅极。作为示例，硅突起的宽度可以在0.8至2微米之间，源极区150的宽度可以在0.05至0.2微米之间。硅化物源极/本体接触层165覆盖源极区150和本体接触区145，并构成到这两个区域的接触。此外，利用自对准工艺，无需使用掩膜，制备硅化物源极/本体接触层165。硅化物源极/本体接触层165大致覆盖了栅极沟槽之间的整个硅顶面，并且十分平整。尽管硅化物源极/本体接触层165延伸穿过硅区域的顶面，但是它并没有继续向下沿沟槽栅极处的硅突起的侧壁延伸。器件的顶部被氧化层160和170覆盖，通过接触沟槽开口，用源极/本体接触插头180-S和栅极接触插头180-G填充，以便接触沉积在器件上方的源极垫
190-S和栅极垫190-G。

[0100] 除图2B所示的MOSFET器件不含有栅极硅化物155之外，其他都与图2A类似。这样一来就可以进一步确保硅化工艺不会引起栅极到源极的短路。

[0101] 图3A至3Q表示制备图2A所示的自对准半导体功率器件100的制备步骤的一系列剖面图。正如下文所述，利用自对准工艺，仅仅需要使用三个掩膜，可以大幅节省成本。此外，自对准工艺具有更高的准确性，适用于较小的晶胞间距。图3A表示起始N+半导体衬底105，即重N+掺杂的硅衬底，承载着一个N-型外延层110，在N-型外延层110上方形成较轻掺杂的N-外延层115。轻掺杂的N-外延层115是可选件，不过它对于肖特基二极管的实施例来说可能是有益的。可以选择生长具有分级的N型掺杂浓度的N-型外延层110和N-外延层115，N型掺杂浓度沿顶部至底部的方向逐渐增大。在图3B中，形成氧化层117和氮化硅(Si3N4)层118，作为硬掩膜。利用沟槽掩膜(图中没有标出)，首先刻蚀含有氧化层117和氮化硅层118的硬掩膜。然后，进行硅刻蚀，打开外延层115和110内的沟槽119，保留它们之间的半导体突起。打开沟槽119，使它具有不同的沟槽宽度，有源晶胞区中的沟槽119-1具有较窄的沟槽宽度(如0.5微米)，栅极总线/垫/叉指区域中的沟槽119-2具有较大的宽度。此外，较窄的沟槽具有较浅的深度(如2微米)，可以延伸到较低的外延层
110。较宽的沟槽119-2具有较大的深度，可以触及底部N+衬底105。即便刻蚀相同的时间，较宽的沟槽当然要比较窄的沟槽刻蚀得深，在一个可选实施例中，较宽的沟槽119-2没有触及重掺杂的衬底105。在图3C中，硬掩膜层(即氧化层117)和氮化硅层118被去除，在图3D中，通过氧化物沉积工艺或热生长(或两者兼具)氧化层120，或在沟槽119的侧壁和底部，形成一个屏蔽氧化层120(如大约0.1微米的层)。氧化层120也可以在外延层
115的顶面上形成。在图3E中，沉积第一多晶硅层125，填充在沟槽中，并覆盖在衬底的顶面上方，可以选择利用化学机械平整化(CMP)工艺，使第一多晶硅层125的顶面平整。在这种情况下，可以制备一个氧化物-氮化物-氧化物(ONO)层，并部分除去在半导体晶片的其他部分，例如截止沟槽，下文还将详细介绍；然而，这些操作并不会对晶片的该区域中所示的结构产生有效效应。

[0102] 在图3F中，在第一多晶硅层125上进行回刻，从沟槽119的顶面和顶部去除第一多晶硅125，仅保留填充沟槽底部的多晶硅块125。在图3G中，沉积中间多晶硅电介(IPD)(或中间电极电介质(IED))层130，然后可以选择进行CMP 工艺。在图3H中，通过(例如各向同性)刻蚀，刻蚀并除去沟槽上方顶面以及沟槽119顶部的IPD层130，保留沟槽119中覆盖第一多晶硅层125的IPD层130。在图3I中，生成一个栅极氧化层132，然后沉积第二多晶硅层135，填充沟槽顶部并覆盖沟槽上方的顶面。可以利用CMP 工艺使第二多晶硅层135的顶面平整。还可选择，在生成栅极氧化层132之前，生长并除去牺牲氧化物(图中没有标出)。

[0103] 在图3J中，利用高选择性的刻蚀工艺，回刻硅表面下方的第二多晶硅层135，同时完整地保留栅极氧化层132，以便保护下面的硅。还可选择，首先利用CMP工艺将第二多晶硅层135降至栅极氧化层132顶部下面。刻蚀半导体衬底下面的第二多晶硅层135。在图3K中，利用高能硼离子植入(例如带角度的或不带角度的)，制备P-本体区140。也可选择，利用硼离子的低能带角度植入，调整阈值电压。用硼进行低能高浓度植入(例如不带角度的)，以便在本体区140的顶部形成一个很小的P+本体接触区145。(该步骤也可以在下文所述的源极区150形成之后进行。)通过磷离子的带角度植入，离子能量足够穿过栅极氧化层132，在本体区140/145上方以及沿沟槽119的裸露侧壁，形成源极区150。源极区150的底部自对准到第二多晶硅层135的顶部，并与之稍微重叠。由于本体区140是用较高的植入能量形成的，因此其底部延伸到源极区150的底部下面。这使得在第二多晶硅
135附近的源极区150下面的本体区140中，形成一个通道区。本体接触区145位于源极区
150下方，以及部分源极区150之间。植入的次序可以更改，本体植入(无需带角度的)可以在工艺的之前或之后进行。

[0104] 在图3L中，制备一个氮化硅层，然后各向异性地刻蚀，以便在沟槽119的第二多晶硅135上方，沿沟槽侧壁的裸露部分形成垫片152。然后沉积钛金属层，并进行高温操作，以形成硅化物栅极接触层155。在钛金属层与硅材料相接触的地方，形成硅化物155——因此，硅化物155在氮化物垫片152之间的第二多晶硅135上方形成，但不在氮化物垫片152上或栅极氧化层132上。然后通过刻蚀工艺，除去未反应的金属，从而无需使用掩膜，就能保留在第二多晶硅层135上方形成的硅化物栅极接触层155。硅化工艺可使用的其他金属包括，但不局限于钨、镍、钴或钯等。对于确保硅化物155仅仅形成在栅极区上以及沿沟槽侧壁的硅上，氮化物垫片152是很有用的，但是在一种可选方法中，由于薄栅极氧化物132闭锁了这些区域，因此无需使用垫片也可以形成栅极硅化物155。在图3M中，可以选择除去氮化硅(Si3N4)垫片152，在上方沉积氧化层160，以便填充沟槽并覆盖衬底的顶面。还可选择，在适当的位置保留氮化物垫片。在图3M-1中，通过移除工艺(例如CMP)除去沟槽顶面上方的氧化层160的顶部部分和栅极氧化物132，使源极区150和栅极沟槽119之间的硅表面裸露出来，同时保留第二多晶硅135上方的氧化物插头160。作为示例，氧化物插头160的顶部可以与栅极沟槽之间的硅的顶部共面。在图3N中，利用刻蚀工艺(例如反应离子刻蚀(RIE))，穿过源极层150的顶部和水平部分向下刻蚀硅，使P+本体接触区145的顶面穿过源极区150裸露出来。仍然保留源极区150的侧壁部分。因此，在每个半导体突起的顶部中间处，裸露本体接触区145(半导体突起是沟槽119之间的半导体材料)，在半导体突起上方的边缘处，源极区150裸露出来。通过刻蚀，使栅极沟槽之间的顶部硅表面基本平整。仅仅需要除去半导体材料的一小部分——只要足够穿过源极区150的宽度即可。作为示例，源极区150的宽度在0.05至0.2微米之间。在图3O中，通过沉积钛层并用裸露的半导体材料使它反应(例如通过高温工艺)，来进行硅化工艺，然后刻蚀掉未反应的金属，保留覆盖和接触P+本体区145和源极区150的源极/本体硅化物层165。从而形成到本体145、
155和源极区150的自对准的硅化物源极/本体接165。还可选择，不用向下刻蚀硅，使P+本体接触区145裸露出来，在图3N中，可以仅仅部分刻蚀硅，或者根本不刻蚀——取而代之的是在硅上沉积一个厚厚的钛层；正如下文所述，钛层足够厚，以便在高温过程中，消耗足量的硅，形成硅化物，触及本体接触层155。在另一种可选方法中，可以选择同时制备栅极和源极/本体硅化物；然而，同时制备栅极和源极/本体硅化物可能会形成短路或电桥，导致从源极到栅极的漏电路径。氮化物垫片152可能不足以绝缘闭锁栅极-源极电压，这也会导致漏电和击穿。可以通过以独立的步骤制备栅极硅化物155和源极/本体硅化物165，来避免这些问题，氧化物插头130使这两个区域绝缘。在另一个可选方案中，如图3O-1所示，不必制备栅极硅化物155；取而代之的是，无需先制备栅极硅化物，就在栅极电极135上方形成氧化物插头160；这可以确保硅化工艺不会引起源极/栅极短路，从而制成如图2B所示的最终结构100b。在图3P中，在顶部沉积一个氧化层170，对于小接触对准，如果有必要可以进行CMP。利用接触掩膜(图中没有表示出)作为第二掩膜，制备接触沟槽，然后用导电插头(例如钨)填充接触沟槽，以接触源极/本体和栅极区，作为源极接触180-S和栅极接触180-G。由于接触沟槽可以触及半导体突起的任何部位，并且可以通过自对准的源极/本体硅化物165传输到源极和本体区，因此用于制备到源极/本体区的接触沟槽的处理窗口相当的大。这样可以提高制备工艺的可靠性和产量，即使更小的晶胞间距也能适应。在图3Q中，制备金属层190并形成图案，例如利用第三掩膜(金属掩膜)；在顶面上，制备栅极金属190-G和源极金属190-S。

[0105] 图3D’至3P’表示制备如图3P’所示的MOSFET器件100’的另一部分的制备工艺的一系列剖面图，器件下方带有宽沟槽119’，可以选择制备特殊结构的截止区。作为示例，这些图都取自器件边缘附近的截止区中。图3D’表示穿过与图3A-3D相同工艺的剖面。然而，在图3D’中，以及形成了宽沟槽119’，例如宽度为4-8微米，就像有源栅极沟槽119-1那样，内衬屏蔽氧化物120。这些图中也表示出了较薄的有源栅极沟槽119-1。图3E’-1至3E’-4所示的工艺步骤，要在上述图3E和3F所示的工艺步骤之间进行。如图3E’-1所示，用第一多晶硅层125部分填充宽沟槽119’。由于宽沟槽119’比有源栅极沟槽119-1宽许多，因此第一多晶硅层125虽然完全填充了有源栅极沟槽119-1，但仅仅沿宽沟槽119’的侧壁和底部排列，厚度为W(约为0.9微米)，保留沟槽中间的凹槽。尽管该图没有按比例，但是第一多晶硅层125的厚度W在整个器件上(即在宽沟槽侧壁上、宽沟槽底部、半导体表面上方等)应相同。在图3E’-2中，氧化层126填充在已部分填充的沟槽119’内，覆盖在第一多晶硅层125上方，然后沉积氮化硅层127以及另一个氧化层128，以构成一个ONO(氧化物-氮化物-氧化物)堆栈。由于宽沟槽119’很宽，因此ONO层126、127、128在宽沟槽
119’的中间处留出一个缝隙空间121’。再次，尽管该图没有按比例，但是氧化层126应该具有均匀厚度，也就是说，在宽沟槽119’的底部和侧壁上以及半导体突起的顶部上方的厚度均相同。在图3E’-3中，利用CMP工艺，几乎全部除去氮化硅层127顶部的顶部氧化层128，保留缝隙空间121’周围的宽沟槽119-1中间的顶部氧化层128的U-型部分。在图3E’-4中，利用氮化硅刻蚀工艺，除去顶面上的氮化硅层，保留宽沟槽119’中间处的回刻氮化硅层
127(也可能是U-型)上方的U-型氧化层128。如图3E’-4所示，对氧化层126、128向下进行CMP到第一多晶硅层125。要注意的是，在宽沟槽119’外面的其他区域中(例如有源栅极沟槽119-1周围的有源区)，已经除去了ONO层126、127、128。仅仅在宽沟槽119’的中间保留ONO层126、127、128；它们在沟槽的中间处构成一个U-型。在图3F’中，进行多晶硅刻蚀(也可参见图3F)，回刻第一多晶硅层125，仅仅保留沟槽底部中的下面的部分。
在图3G’中，沉积一个中间多晶硅电介质层130，还可选择进行CMP。在图3H’中，对IPD层
130进行回刻，使宽沟槽119’中的IPD层130凹向IPD层130以及氮化层127周围的氧化层126，保留氧化物突起122，除去氧化物128的剩余部分。注意，如果回刻工艺是各向同性的，那么在氮化层127的边缘下方，就会有一些氧化物突起122的切槽(图中没有表示出)。
沟槽119’的宽度不必把这些切槽考虑进去。在图3H’-1中，除去氮化硅层127，保留宽沟槽119’中间部分中的氧化物突起122。然后生长并除去牺牲氧化层(图中没有表示出)，以修复沟槽119的侧壁表面。在图3I’中，生长栅极氧化层132，然后沉积多晶硅层135，并利用CMP工艺使顶面平整。在图3J’中，回刻第二多晶硅层135，使沟槽119-1和119’的侧壁下方以及氧化物突起122顶部下方凹陷，以便制备沟槽栅极电极。因此，在宽沟槽119’中，形成了两个多晶硅电极135，它们之间被氧化物突起122分开。上述沟槽栅极是利用自对准的硅化工艺制成的，沟槽栅极作为凹陷的栅极，其侧壁延伸到栅极电极135的顶面上方。
图3K’至3O’所示的工艺步骤是相同的，并且对应上述图3K至3O所示的工艺步骤，包括制备图3K’中的源极150、本体140以及本体接触145区域，图3L’中的氮化物垫片152以及栅极硅化物155，图3M’和3M’-1中的氧化物插头160，图3N’中的回刻硅，以及制备图3O’中的源极/本体接触硅化物165。然后，在图3P’中，在顶面上制备氧化层170(例如LTO和BPSG)，还可选用CMP平整化。

[0106] 在一个可选实施例中，可以省去ONO堆栈的第二氧化层128。在图3E”-3中，与图3E’-3类似，沉积第一氧化层126，然后背面CMP到多晶硅125的表面，并沉积氮化物127。
如图所示，氮化物127也可以背面CMP到多晶硅125的表面。此后，上述步骤可以继续进行，包括回刻第一多晶硅层125以及回刻第一氧化层126，将氮化物127作为硬掩膜，保留氧化层126中剩余的氧化物突起122。

[0107] 图3Q’-AA表示由类似于图3P’所示的结构制成的一种可能的MOSFET截止。这可以用于高压截止结构。截止金属190-T通过沟槽接触180-T-2，电连接到MOSFET 100’的晶片边缘199上的硅化物层165，并通过沟槽接触180-T-1，电气性连接到宽沟槽119’中最外面的第二多晶硅电极135-2。由于晶片边缘199位于漏极电势，因此最外面的多晶硅135-2短接至漏极电势。宽沟槽119’中最里面的第二多晶硅135-1通过栅极接触180-G，连接到栅极金属190-G。氧化物突起122’可以设计得足够宽，以便承载它上面的闭锁电压。对于高压器件来说，截止沟槽可以包围着有源区，从而使器件截止。

[0108] 图3Q’-BB表示另一种可选性布局，其中MOSFET 100’的另一部分包括源极金属190-S，通过沟槽接触180-S，源极金属190-S电气性连接到沉积在宽沟槽119’底部的第一多晶硅层125上。底部栅极多晶硅125连接到源极金属190-S上，作为屏蔽栅极沟槽(SGT)MOSFET的屏蔽栅极电极。该结构也可以通过类似于图3P’所示的结构制备，只要将屏蔽接触180-S’的接触孔置于宽沟槽180-S’的氧化物突起122’中，第二多晶硅电极135-1和
135-2之间。宽沟槽119’的底部多晶硅125在第三维度上，可以连接到有源沟槽119-1中的另一个底部多晶硅125上。

[0109] 图3Q’-CC表示另一个可选实施例，其中栅极接触180-G可以从栅极金属190-G到宽沟槽中的栅极电极135-1形成。因此，图3Q’-CC所示的MOSFET器件100’中除了氧化物突起122’填充在器件100’的宽沟槽119’的中间部分以外，其他都与图2和3Q所示的器件100相同。

[0110] 图4A-4B表示器件100’的示意布局的顶视图。图3Q’-AA、3Q’-BB和3Q’-CC的剖面图分别取自图4A-4B的截线A-A、B-B和C-C。图4A表示宽沟槽119’的可能的示意布局。两个第二多晶硅135-1和135-2沿宽沟槽119’的边缘排列。内部多晶硅135-1在宽沟槽119’的内边缘上，其位置如图中的点划线所示。外部多晶硅135-2在宽沟槽119’的外边缘上，其位置如图中的虚线所示。尽管没有明确表示出，但是氧化物突起122位于内部和外部多晶硅135-1和135-2之间。图4B表示器件100’的金属布局，也表示宽沟槽119’的多晶硅135-1和135-2的位置。宽沟槽119’的大部分都位于晶片边缘附近，包围着器件100’，但是偶尔也会有突起使结构像将要形成的栅极总线119’-GB那样。由于栅极总线119’-GB仅仅是宽沟槽119’的内边缘的突起，因此如图中的C-C剖面所示，仅可见内部电极135’-1。另一个突起，如图中B-B剖面所示(参见图3Q’-BB)，使源极金属连接到氧化物突起122下方的第一多晶硅层125上。宽沟槽119’中的两个第二多晶硅层135都是图
3Q’-BB和3Q-CC的剖面图中的内部多晶硅135-1。注意，接触可以从金属到下面的结构需要的地方，因此，即使结构位于金属下方(例如外部多晶硅135-2基本位于栅极金属190-G下方)，接触也不必从金属到该结构。器件的有源区位于源极金属190-G的下面。栅极金属沿内部多晶硅135-1的顶部延伸。在特定位置处，截止金属190-T将外部多晶硅135-2短接至晶片外围的源极/本体区(参见图3Q’-AA的A-A剖面)。

[0111] 在如图4B’-1所示的可选部件中，图3Q’-BB的剖面图取自图4B’-1的线B-B。MOSFET器件100’-1中除了宽沟槽具有一个突起，使所形成的内部栅极滑道144穿过有源区延伸(尽管栅极金属190-G没有形成在内部栅极滑道144下方，具有内部沟槽135-1)，而且没有第二个突起133在栅极滑道上以外形成，其他都与MOSFET器件100’类似。取而代之的是，源极金属190-S覆盖内部栅极滑道144，使接触可以从源极金属190-S，沿内部栅极滑道144，到剖面B-B上的底部电极125。

[0112] 在一个可选实施例中，与2009年8月14日登记的美国申请案12/583,192中的实施例类似，利用与图3A-3Q所示的相同的工艺步骤，可以制备一个如图5A-5E所示的较简化的截止和屏蔽电极接触。图5A取自图3E所示的步骤，在图5A中，有源沟槽119-1和较宽的沟槽119”已经形成在半导体衬底中，并且内衬有氧化物120；所沉积的第一多晶硅层125足够厚，以便填充在所有的有源沟槽119-1和宽沟槽119”中。在图5B中(对应图3H所示的步骤)，回刻第一多晶硅125，以便在沟槽底部形成一个底部多晶硅电极125，IPD 130也类似地在它上面形成。在图5C(对应图3I)中，在器件上，生成一个栅极氧化层132以及第二多晶硅层135。第二多晶硅层135的厚度足以完全填充有源沟槽119-1，但仅能沿宽沟槽119”的侧壁和底部排列。然后，利用各向同性的刻蚀，完全去除器件顶面和宽沟槽119”上的第二多晶硅层135，但保留较薄的有源沟槽119-1上方的第二多晶硅135，如图5D所示。
利用上述剩余的步骤，制备如图5E所示的MOSFET器件100”，MOSFET器件100”与器件100类似。如果有必要的话，可以利用带角度的植入，制备本体区140。然而，宽沟槽119”在其顶部区域并不含有第二多晶硅135，这使得可以形成从源极金属190-S到宽沟槽119”底部的第一多晶硅125的屏蔽接触180-S1。

[0113] 注意，制备如图2-5所示的本发明的上述结构时，仅只需要三个掩膜——沟槽掩膜、接触掩膜以及金属掩膜。

[0114] 图6A至6D表示用于在半导体衬底105上同时制备与MOSFET器件集成的肖特基二极管的工艺步骤的一系列剖面图。图6A表示首先部分制备如图3J所示的MOSFET器件的制备工艺。部分形成的有源栅极沟槽119-1位于剖面的左侧。回刻第二多晶硅层，保留有源沟槽119-1上方的第二多晶硅135。在图6B中，使用肖特基掩膜138，然后通过类似于图3K所示的工艺，制备本体区140和145以及源极区150，由于肖特基掩膜138，因此这时它们处于一个堆栈式图案中。在图6C中，除去肖特基掩膜138，进行图3L至3N所示的工艺步骤，制备栅极硅化物155、氧化物插头160，并且回刻硅表面，使P+区145裸露出来。除去源极150的顶面部分。肖特基区139位于堆栈式本体区140和145之间的N-外延区110/115中。在这种情况下，可以通过全面的浅P或N植入，调整P-本体区140之间的肖特基区域139处的肖特基高度。如果肖特基区域139处的掺杂浓度已经非常合适，那么就不需要进行植入。在图6D中，通过沉积一个金属层以及硅化工艺，在肖特基二极管上方形成硅化层
165，进行图3O所示的工艺，其中肖特基二极管形成在N-外延层110(或N--外延层115，如果有的话)顶部的肖特基区域139中，堆栈式P-本体140和P+本体接触145区域包围着N-外延层110。堆栈式P-本体区作为结型势垒肖特基(JBS)的结型势垒，可提高反向闭锁性能。它们也可以作为合并PN-肖特基(MPS)的PN结二极管。从邻近的栅极电极135(其位置如图7中的栅极硅化物155所示)，还有MOS(金属氧化物半导体)嵌挟效应。图7表示与图6D所示的肖特基二极管集成的MOSFET器件的顶视图。该集成的肖特基二极管是与MOSFET同时制备在同一衬底上的，其肖特基区域139中的肖特基二极管带有周围的堆栈式本体区140、145作为结型势垒/PN二极管。为了清晰，图中没有表示出硅化物层165，但是硅化物层165覆盖了半导体衬底，包括源极区150、本体区140、145以及外延层115的肖特基区域139。肖特基掩膜138的轮廓如图中虚线所示。所示的沟槽栅极穿过整个视图(尽管为了清晰，图中没有表示出氧化物插头160)，沟槽栅极包括硅化物栅极接触层155和栅极氧化物132。源极区150和P本体区140以及P+本体接触区145形成在除了肖特基掩膜138阻挡的地方以外的沟槽栅极之间。所形成的N+源极区150沿除了肖特基掩膜138阻挡的地方以外的沟槽侧壁。图6D的剖面图取自图7中沿线A-A。作为示例，在第一维度上，在本体区140之间，肖特基区域139的宽度W1的范围约在1至3微米之间，允许反向闭锁时JBS挟断，在垂直于第一维度的第二维度上，在栅极沟槽119之间，其宽度W2的范围约在0.8至2微米之间，允许反向闭锁时MOS挟断。

[0115] 图8A至8F表示用于在同一半导体衬底105上同时制备与MOSFET器件集成的肖特基二极管的可选工艺步骤的一系列剖面图。图8A表示制备工艺从部分制备图3I所示的MOSFET器件开始。在图8A-1中，利用CMP工艺，使用肖特基掩膜138’，除去半导体衬底顶面上方的第二多晶硅层135。由于掩膜技术的局限性，可以设计肖特基掩膜138’，使它与周围的沟槽119部分重叠。在这种情况下，利用肖特基掩膜138’，可以选用P本体和P+本体接触植入工艺，肖特基掩膜138’覆盖着顶面部分——在这些视图中，这种植入可以稍后进行。在图8B中，进行类似于图3J所示的多晶硅回刻工艺，使裸露的第二多晶硅135凹陷。在图
8C中，进行类似于图3K所示的工艺，在没有被肖特基掩膜138’覆盖的区域中，制备本体区
140和145以及源极区150。在图8D中，除去肖特基掩膜138’，并进行类似于如图3L所示的相同工艺——制备氮化硅层，然后刻蚀掉，以便沿裸露的沟槽侧壁形成垫片152。然后沉积一个钛层，并进行高温操作，以制备硅化物栅极接触155，并利用刻蚀工艺，除去未反应的金属，从而保留第二多晶硅层135上方的硅化物栅极接触155。在图8E中，除去垫片152，沉积氧化层160，然后利用CMP工艺平整化，以便将氧化层160的顶部抛光至硅表面。可以进行附加的氧化物刻蚀，确保硅表面裸露出来。然后，进行硅刻蚀，使如图8E所示的P+本体接触区145裸露出来。在这种情况下，通过植入，调整裸露的外延层115/110的肖特基区域139中的肖特基势垒高度。在图8F中，通过沉积一种适宜的金属层，并利用硅化工艺，进行类似于图3O所示的工艺，在裸露的硅材料上制备硅化物层165，作为带有N-层115的肖特基二极管。硅化物源极/本体接触也可以由硅化物层165制成。图9表示图8F所示的肖特基二极管的布局结构的顶视图。为了清晰，该图中没有表示出硅化物155和165，以及顶部金属或氧化层。肖特基二极管形成在肖特基区域139中，在栅极沟槽之间的裸露外延层115的排列中。要注意，第二多晶硅135与有源区中其他的第二多晶硅绝缘，因此它并没有连接到栅极电势；取而代之的是，它可以通过接触(图中没有表示出)连接到源极金属上。宽沟槽119”与图5A-5E中所示的类似，连接到肖特基结构内的栅极沟槽上，并且像图
5E所示地那样，为源极金属到沟槽底部的第一多晶硅125的连接流出空间。虚线表示肖特基掩膜138’的轮廓。IPD 130位于宽沟槽119”的中间处，说明宽沟槽中并没有第二多晶硅
125，从而可以接触到下面的第二多晶硅125。在一个可选实施例中，这个宽沟槽119”可以向外延伸，与标准的栅极沟槽相连，使肖特基周围的第一多晶硅125处于源极电势，但肖特基周围的第二多晶硅仍然处于源极电势，而不是栅极。这种肖特基结构类似于一个岛，可以位于源极金属下面的任何地方。

[0116] 与图2-5所示的基础结构相比，上述与肖特基二极管集成的SGTMOSFET可以仅仅使用一个额外的掩膜，总共仅需使用四个掩膜：沟槽掩膜、肖特基掩膜、接触掩膜以及金属掩膜。

[0117] 图10A至10E表示用于在半导体衬底105上，同时制备与MOSFET器件集成的静电放电(ESD)保护二极管的工艺步骤的一系列剖面图。图10A表示制备工艺从部分制备MOSFET器件开始，除了图10A中的第二多晶硅135原位掺杂到P-型多晶硅135-P以外，其他与图3I所示的类似。在图10A-1中，在部分ESD沟槽119-E上方，使用第一ESD掩膜141，植入N-型离子，并扩散到第二多晶硅层135-P未反应的部分中，以便形成N-型多晶硅层135-N。P-型多晶硅层135-P仍然留在第一ESD掩膜141保护的区域中。通常，栅极沟槽119-1可以位于ESD沟槽119-E附近，并且仅含有N-型第二多晶硅135-N，而ESD 119-E沟槽含有135-P和135-N，这将在下文中详细介绍。在图10B中，除去第一ESD掩膜141，回刻第二多晶硅层(即P-型多晶硅层135-P以及N-型多晶硅层135-N)，或背部平整化到硅表面。然后，进行P-本体植入，形成P-本体区140。P-本体植入并不足以克服在N-型多晶硅区135-N中的N-型掺杂。在图10C中，进一步回刻多晶硅层135-P和135-N，以便凹向硅顶面以下。在图10D中，利用第二ESD掩膜142作为P+/N+闭锁掩膜，进行植入工艺，植入包括(可选)带角度的P植入，用于调节阈值电压Vt，低能P+植入，以制备本体接触区145，以及带角度的低能源极植入，以形成N型源极区150。沟槽119-E被第二ESD掩膜
142覆盖的区域保留p-型多晶硅135-P。在图10E中，除去光之抗蚀剂掩膜142；在上述图
3M至3O所述的相同步骤中，制备氧化物插头160和源极/本体硅化物165，以制成如图10E所示的器件，对应图3O所示的结构。然而，在这个ESD实施例中，最好不要制备栅极硅化物
155，以避免ESD二极管区域短接在一起，下文将做详细介绍。因此，ESD保护二极管是利用ESD沟槽中P掺杂多晶硅135-P和N-掺杂多晶硅135-N之间的多个PN结制成的。这在图
11A和11B所示的透视图和顶视图中有更详细的描述。

[0118] 图11A-11B表示图10E所示的ESD保护电路的透视图和顶视图，ESD保护电路包括N-型多晶硅135-N和P-型多晶硅135-P，以便在ESD沟槽内制成背对背的齐纳二极管。虚线表示第一和第二ESD掩膜的轮廓141和142，它们几乎覆盖相同的区域。在该实施例中，并不用栅极硅化物155，以避免将P-型多晶硅135-P和N-型多晶硅135-N区域短接在一起。ESD沟槽119-E可以位于有源栅极沟槽119-1附近。ESD结构的一个末端连接到源极电势，另一个末端连接到栅极电势，从而沟槽栅极至源极ESD二极管。

[0119] 图12A表示位于MOSFET器件内的ESD结构的一个实施例的顶视图。在ESD沟槽119-E中，P和N型多晶硅135-P和135-N沟槽背对背二极管。ESD沟槽在两个末端处，连接到规则的栅极沟槽119-1上。可以在每个ESD沟槽119-E的中间N-型多晶硅135-N处制备源极接触180-S2，以便将它连接到源极金属。如图11B所示的ESD结构镜射在源极接触180-S2的两边，使背对背齐纳二极管从源极接触180-S2处的源极电势，延伸到标准的栅极沟槽119-1的多晶硅135-N上，多晶硅135-N处于栅极电势。

[0120] 图12B表示具有源极(S)、栅极(G)以及漏极(D)垫的MOSFET器件的等效电路图，其中栅极至源极ESD二极管195形成在栅极和源极之间。

[0121] 制备上述带有ESD保护电路的MOSFET，在图2-5所示的基本工艺上方，仅仅需要两个额外的掩膜，总共需要五个掩膜：沟槽掩膜、第一ESD掩膜、第二ESD掩膜、接触掩膜以及金属掩膜。

[0122] 图13A-13H表示制备本发明所述的SGT的一种可选方法的剖面图。这些视图与图3非常相似，但是在初始的沟槽刻蚀时并不使用硬掩膜，以遮蔽稍后的源极植入工艺。在图
13A中，其步骤与图3B所示的相同，利用光之抗蚀剂掩膜(图中没有表示出)，制备氧化物的硬掩膜117”和氮化物118”并形成图案。氧化物117”和氮化物118”用于制备沟槽119，沟槽119包括有源沟槽119-1和宽沟槽119’。图13B对应图3E’-2，在图13B中，底部电极层125(例如多晶硅)沉积在沟槽中。然后添加ONO(氧化物-氮化物-氧化物)层126、
127、128。图13B与图3E’-2的不同之处在于，在图13B中，从图13A的沟槽刻蚀而来的硬掩膜氧化物117”和氮化物118”仍然保留。然后，进行与图3’相同的步骤，图3C对应图3G’，在图3C中，一个U-型氮化物127层保留在宽沟槽119’的中间，氧化层126上方。在沟槽中沉积中间-多晶硅电介质130。图13D对应图3H’，在图13D中，回刻氧化层，保留中间-多晶硅电介质130。氧化物刻蚀保留了氮化层118’以及宽沟槽中间的U-型氮化层127。图
13E对应图3H’-1，在图13E中，氮化物刻蚀除去氮化物118”和127，保留半导体突起上方的硬掩膜氧化物117”以及宽沟槽中间的氧化物突起122。图13F对应图3K’，在图13F中，在沟槽顶部制备顶部多晶硅电极135，并制备源极区150，例如沿半导体突起的上部侧壁进行带角度的植入，植入时将顶部电极135和硬掩膜氧化物117’作为掩膜。在一种可选方法中，如图13F-1所示，从半导体突起的上部侧壁上除去栅极氧化物132，源极区可以通过气体扩散形成。硬掩膜117”阻止有源区沿半导体突起的顶部形成。图13G对应图3M-1’，在图13G中，制备栅极硅化物155，例如利用氮化物垫片(图中没有表示出)。图13H对应图
3M-1’，在图13H中，氧化物插头160形成在沟槽顶部，源极/本体硅化物形成在半导体突起上方，半导体突起连接并接触源极区150和本体区145。注意，在这种情况下，由于本体区
135已经在源极区150之间裸露出来了，又由于在图13F所示的制备源极时，使用了氧化物硬掩膜117”，因此在制备硅化物之前，不必向下刻蚀半导体突起的顶部。

[0123] 图14A和14B表示制备源极/本体硅化物的另一种可选方法的剖面图。在图14A中，在图3M-1制备氧化物插头160之后，在器件上沉积一个很厚的前-硅化物金属177。进行硅化工艺(例如通过加热器件)，使前-硅化物金属177与裸露的半导体表面反应，制成硅化物165。硅化工艺消耗部分半导体材料。前-硅化物金属177足够厚，在硅化工艺中消耗足量的半导体材料，对硅化物进行足够长时间的硅化工艺，以便触及本体区145。如图14B所示，其中很厚的源极/本体硅化物接触源极区150和本体区145，已经消耗了源极区
150的顶部水平表面部分。

[0124] 尽管就现有的较佳实施例而言，本发明已作了详细说明，但应理解不应局限于这些内容。例如，尽管上述说明是关于一种n-通道器件，但是只需转换掺杂区域的导电类型，本发明也可应用于p-通道器件。可以制备包括IGBT在内的各种器件。阅读上述内容后，对于本领域的技术人员，各种变化和修改无疑将显而易见。因此，应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修改。

[0125] 尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

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