半导体器件及芯片
阅读：3发布：2020-05-28
专利汇可以提供半导体器件及芯片专利检索，专利查询，专利分析的服务。并且本实用新型涉及一种 半导体 器件及芯片，该器件包括：位于衬底内的终端沟槽栅结构和若干元胞沟槽栅结构；所述终端沟槽栅结构具有沿设定方向间隔排列的若干环形侧表面；若干所述元胞沟槽栅结构分别位于若干所述环形侧表面的内侧，且每一所述终端沟槽栅结构的环形侧表面与对应内侧的元胞沟槽栅结构的侧表面以恒定间距同心设置。本实用新型的技术方案解决了现有分裂栅沟槽型MOSFET的沟槽栅结构间距不能保持一致导致电参数一致性差的问题。(ESM)同样的 发明 创造已同日 申请 发明 专利，下面是半导体器件及芯片专利的具体信息内容。
1.一种半导体器件，其特征在于，包括：
位于衬底内的终端沟槽栅结构和若干元胞沟槽栅结构；
所述终端沟槽栅结构具有沿设定方向间隔排列的若干环形侧表面；
若干所述元胞沟槽栅结构分别位于若干所述环形侧表面的内侧，且每一所述终端沟槽栅结构的环形侧表面与对应内侧的元胞沟槽栅结构的侧表面以恒定间距同心设置。
2.根据权利要求1所述的半导体器件，其特征在于，所述终端沟槽栅结构的环形侧表面、所述元胞沟槽栅结构的侧表面的横向截面均为圆角矩形或直角矩形。
3.根据权利要求2所述的半导体器件，其特征在于，所述终端沟槽栅结构包括：
若干第一段；
若干第二段，与若干所述元胞沟槽栅结构沿所述设定方向交错间隔排列；
在所述设定方向上任意相邻的两所述第二段的端部通过所述第一段连接；
所述横向截面为圆角矩形时，所述第一段为弧形段，所述第二段为条形段；
所述横向截面为直角矩形时，所述第一段、第二段均为条形段。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一段的厚度与所述第二段的厚度相等，所述厚度为平行于所述衬底的方向上的尺寸。
5.根据权利要求4所述的半导体器件，其特征在于，所述元胞沟槽栅结构的厚度等于所述第一段的厚度。
6.根据权利要求1至5任一项所述的半导体器件，其特征在于，所述半导体器件包括具有所述终端沟槽栅结构和元胞沟槽栅结构的分裂栅沟槽型MOSFET；
所述终端沟槽栅结构和元胞沟槽栅结构均包括：
位于所述衬底内的沟槽；
覆盖于所述沟槽内壁的介电层；
位于所述沟槽内的第一栅极，所述第一栅极通过所述介电层与衬底隔离开来；
所述元胞沟槽栅结构还包括位于所述沟槽内的第二栅极，所述第一栅极和第二栅极通过所述介电层隔离开来。
7.根据权利要求6所述的半导体器件，其特征在于，所述第一栅极与第二栅极沿平行于所述衬底的方向间隔设置，且所述第二栅极位于所述第一栅极的外侧。
8.根据权利要求6所述的半导体器件，其特征在于，所述第一栅极与第二栅极沿所述沟槽的深度方向间隔排列。
9.根据权利要求7所述的半导体器件，其特征在于，还包括：
位于所述衬底、终端沟槽栅结构和元胞沟槽栅结构之上的绝缘层；
穿过所述绝缘层的第一导电插塞，所述第一导电插塞与所述第一栅极形成欧姆接触电连接；
位于所述绝缘层和第一导电插塞之上的金属层，所述金属层与所述第一导电插塞电连接。
10.根据权利要求9所述的半导体器件，其特征在于，所述衬底内形成有第一类型掺杂区和第二类型掺杂区，所述第二类型掺杂区位于所述第一类型掺杂区的表面；
所述半导体器件还包括：穿过所述绝缘层和第二类型掺杂区的第二导电插塞，所述第二导电插塞与所述第一类型掺杂区、第二类型掺杂区均形成欧姆接触电连接。
11.根据权利要求1至5任一项所述的半导体器件，其特征在于，所述半导体器件包括具有所述终端沟槽栅结构和元胞沟槽栅结构的沟槽型肖特基二极管；
所述终端沟槽栅结构和元胞沟槽栅结构均包括：
位于所述衬底内的沟槽；
覆盖于所述沟槽内壁的介电层；
位于所述沟槽内并覆盖于所述介电层之上的栅极。
12.一种芯片，其特征在于，包括若干权利要求1至11任一项所述的半导体器件。
13.根据权利要求12所述的芯片，其特征在于，至少其中之一所述半导体器件的所述元胞沟槽栅结构沿第一方向间隔排列，至少其中另一所述半导体器件的所述元胞沟槽栅结构沿第二方向间隔排列，所述第二方向垂直于所述第一方向。
半导体器件及芯片
技术领域
[0001] 本实用新型涉及半导体技术领域，尤其涉及一种半导体器件及芯片。
背景技术
[0002] 相较于平面型MOSFET(金属氧化物半导体场效应晶体管)，沟槽型MOSFET因其垂直导电特点，具有驱动电流大、功率密度高、导通电阻小等诸多优点，因而得到了广泛应用。其中，分裂栅沟槽型MOSFET因能减小内阻而作为一种常用的沟槽型MOSFET。
[0003] 如图1所示，现有一种分裂栅沟槽型MOSFET包括衬底1以及衬底1内的若干沟槽栅结构2(图中仅示意一个)。其中，沟槽栅结构2包括衬底1内的沟槽20，以及覆盖沟槽20内壁的介电层21、第一栅极22和第二栅极23。第一栅极22沿沟槽20的深度方向位于第二栅极23下方，且两者通过介电层21隔离开来。
[0004] 若干沟槽栅结构包括元胞沟槽栅结构和终端沟槽栅结构两类，其中，若干终端沟槽栅结构位于若干元胞沟槽栅结构的外侧，以作为终端保护结构。关于元胞沟槽栅结构与终端沟槽栅结构之间的具体排列方式常见的有下述两种：
[0005] 如图2所示，若干条形元胞沟槽栅结构2a沿方向X1间隔排列，相邻两个元胞沟槽栅结构2a之间的间隔为D1，若干条形终端沟槽栅结构2b沿方向Y1分布在若干元胞沟槽栅结构2a的两侧，且终端沟槽栅结构2b垂直于元胞沟槽栅结构2a，终端沟槽栅结构2b与元胞沟槽栅结构2a之间的间隔为D2，D2等于D1。
[0006] 如图3所示，若干条形元胞沟槽栅结构2c沿方向X2间隔排列，若干弧形终端沟槽栅结构2d排布在若干元胞沟槽栅结构2c的外侧。
[0007] 然而，上述分裂栅沟槽型MOSFET均存在沟槽栅结构间距不能保持一致以致出现电参数一致性差的问题。例如，继续参考图2，终端沟槽栅结构2b与元胞沟槽栅结构2a之间的间隔D2虽然等于D1，只是保证了图2中A区和B区的衬底在沟槽底部受到两个沟槽的电应力耦合相同，但是C区的衬底受到来自终端沟槽和两侧斜方向的元胞沟槽三方的电应力耦合，这样C区的电应力就和A、B区的电应力不同。继续参考图3，A区域所示的终端沟槽栅结构2d与元胞沟槽栅结构2c之间的间隔不等于B区域所示的终端沟槽栅结构2d与元胞沟槽栅结构2c之间的间隔，且不能保证各处的衬底受到沟槽底部的电应力耦合保持一致[0008] 另外，上述分裂栅沟槽型MOSFET还存在所在芯片应力一致朝向的问题，因为所有元胞沟槽栅结构均沿同一个方向设置，容易对芯片造成过大的应力。
实用新型内容
实用新型内容
[0009] 本实用新型所要解决的技术问题之一是，现有分裂栅沟槽型MOSFET的沟槽栅结构间距一致性较差的问题。
[0010] 本实用新型所要解决的技术问题之二是，现有分裂栅沟槽型MOSFET的深沟槽易致使其所在芯片应力集中。
[0011] 为了解决上述问题，本实用新型提供了一种半导体器件，其包括：位于衬底内的终端沟槽栅结构和若干元胞沟槽栅结构；所述终端沟槽栅结构具有沿设定方向间隔排列的若干环形侧表面；若干所述元胞沟槽栅结构分别位于若干所述环形侧表面的内侧，且每一所述终端沟槽栅结构的环形侧表面与对应内侧的元胞沟槽栅结构的侧表面以恒定间距同心设置。
[0012] 可选的，所述终端沟槽栅结构的环形侧表面、所述元胞沟槽栅结构的侧表面的横向截面均为圆角矩形或直角矩形。
[0013] 可选的，所述终端沟槽栅结构包括：若干第一段；若干第二段，与若干所述元胞沟槽栅结构沿所述设定方向交错间隔排列；在所述设定方向上任意相邻的两所述第二段的端部通过所述第一段连接；所述横向截面为圆角矩形时，所述第一段为弧形段，所述第二段为条形段；所述横向截面为直角矩形时，所述第一段、第二段均为条形段。
[0014] 可选的，所述第一段的厚度与所述第二段的厚度相等，所述厚度为平行于所述衬底的方向上的尺寸。
[0015] 可选的，所述元胞沟槽栅结构的厚度等于所述第一段的厚度。
[0016] 可选的，所述半导体器件包括具有所述终端沟槽栅结构和元胞沟槽栅结构的分裂栅沟槽型MOSFET；所述终端沟槽栅结构和元胞沟槽栅结构均包括：位于所述衬底内的沟槽；覆盖于所述沟槽内壁的介电层；位于所述沟槽内的第一栅极，所述第一栅极通过所述介电层与衬底隔离开来；所述元胞沟槽栅结构还包括位于所述沟槽内的第二栅极，所述第一栅极和第二栅极通过所述介电层隔离开来。
[0017] 可选的，所述第一栅极与第二栅极沿平行于所述衬底的方向间隔设置，且所述第二栅极位于所述第一栅极的外侧。
[0018] 可选的，所述第一栅极与第二栅极沿所述沟槽的深度方向间隔排列。
[0019] 可选的，还包括：位于所述衬底、终端沟槽栅结构和元胞沟槽栅结构之上的绝缘层；穿过所述绝缘层的第一导电插塞，所述第一导电插塞与所述第一栅极形成欧姆接触电连接；位于所述绝缘层和第一导电插塞之上的金属层，所述金属层与所述第一导电插塞电连接。
[0020] 可选的，所述衬底内形成有第一类型掺杂区和第二类型掺杂区，所述第二类型掺杂区位于所述第一类型掺杂区的表面；所述半导体器件还包括：穿过所述绝缘层和第二类型掺杂区的第二导电插塞，所述第二导电插塞与所述第一类型掺杂区、第二类型掺杂区均形成欧姆接触电连接。
[0021] 可选的，所述半导体器件包括具有所述终端沟槽栅结构和元胞沟槽栅结构的沟槽型肖特基二极管；所述终端沟槽栅结构和元胞沟槽栅结构均包括：位于所述衬底内的沟槽；覆盖于所述沟槽内壁的介电层；位于所述沟槽内并覆盖于所述介电层之上的栅极。
[0022] 另外，本实用新型还提供了一种芯片，其包括上述任一所述的半导体器件。
[0023] 可选的，至少其中之一所述半导体器件的所述元胞沟槽栅结构沿第一方向间隔排列，至少其中另一所述半导体器件的所述元胞沟槽栅结构沿第二方向间隔排列，所述第二方向垂直于所述第一方向。
[0024] 本实用新型的半导体器件中，终端沟槽栅结构的环形侧表面与对应内侧的元胞沟槽栅结构的侧表面以恒定间距同心设置，使得每一终端沟槽栅结构的环形侧表面与相对应内侧的元胞沟槽栅结构的侧表面在360度方向上的间距始终保持为定值，实现沟槽栅结构间距保持一致，使得产品电参数具有更好的一致性。
[0025] 通过将芯片内某些半导体器件的元胞沟槽栅结构沿第一方向间隔排列，另外一些半导体器件的元胞沟槽栅结构沿垂直于第一方向的第二方向间隔排列，实现了芯片上的元胞沟槽栅结构沿两个相垂直的方向交替分布，元胞深沟槽结构带来的应力不会呈现一致朝向。附图说明
[0026] 图1是现有一种分裂栅沟槽型MOSFET的剖面示意图；
[0027] 图2是图1所示分裂栅沟槽型MOSFET中元胞沟槽栅结构与终端沟槽栅结构之间的一种平面排布图；
[0028] 图3是图1所示分裂栅沟槽型MOSFET中元胞沟槽栅结构与终端沟槽栅结构之间的另一种平面排布图；
[0029] 图4是本实用新型一实施例中半导体器件的元胞沟槽栅结构与终端沟槽栅结构之间的平面排布图；
[0030] 图5是图4沿A-A方向的剖面图；
[0031] 图6是图4沿B-B方向的剖面图；
[0032] 图7是本实用新型第一实施例中半导体器件的剖面示意图；
[0033] 图8至图13是图7所示半导体器件在各个制作阶段的剖面示意图；
[0034] 图14是本实用新型第二实施例中半导体器件的剖面示意图；
[0035] 图15是本实用新型第三实施例中半导体器件的剖面示意图；
[0036] 图16是本实用新型一实施例中芯片的平面示意图。
具体实施方式
[0037] 图4是本实用新型一实施例中半导体器件的元胞沟槽栅结构与终端沟槽栅结构之间的平面排布图，图5是图4沿A-A方向的剖面图，图6是图4沿B-B方向的剖面图，结合图4至图6所示，本实施例的半导体器件包括位于衬底10内的终端沟槽栅结构20和若干(图中以三个为例)元胞沟槽栅结构30。
[0038] 所述终端沟槽栅结构20具有沿设定方向X间隔排列的若干环形侧表面F1，在本实用新型中，所谓侧表面是指沿衬底10的厚度方向Z延伸的表面，所谓环形是指在360度方向上呈封闭状，该环形可以为圆形，也可以为圆形以外的环状。若干元胞沟槽栅结构30分别位于若干终端沟槽栅结构20的所述环形侧表面F1的内侧，使得终端沟槽栅结构20分布在各个元胞沟槽栅结构30的外围，以作为终端保护结构。
[0039] 每一终端沟槽栅结构20的环形侧表面F1与对应内侧的元胞沟槽栅结构30的侧表面F2以恒定间距同心设置，即：所有终端沟槽栅结构20的环形侧表面F1与所有元胞沟槽栅结构30一一对应，每一终端沟槽栅结构20的环形侧表面F1位于一个相对应的元胞沟槽栅结构30的外围，每一终端沟槽栅结构20的环形侧表面F1与相对应的元胞沟槽栅结构30的侧表面F2具有相同形状，每一环形侧表面F1与相对应内侧的侧表面F2均以恒定间距S同心设置，使得每一环形侧表面F1与相对应内侧的侧表面F2在360度方向上的间距始终保持为S，实现了半导体器件中的沟槽栅结构间距保持一致，使得产品电参数具有更好的一致性。
[0040] 在一些实施例中，环形侧表面F1与相对应内侧的侧表面F2之间的间距S为0.5μm至2.5μm，终端沟槽栅结构20、元胞沟槽栅结构30的深度为1μm至15μm。
[0041] 在本实施例中，每一终端沟槽栅结构20的环形侧表面F1、所述元胞沟槽栅结构30的侧表面F2的横向截面形状均为圆形矩形，所谓横向截面形状是指在平行于衬底的方向上的截面形状，所谓圆头矩形是指矩形的其中两条边为平行间隔设置的直线状，另外两条边为与所述其中两条边相切的半圆状或近半圆状。
[0042] 当然，在其他实施例中，终端沟槽栅结构20的环形侧表面F1、元胞沟槽栅结构30的侧表面F2也可以设置为其他易于制造的环状表面，只要两者同心设置即可，例如圆形、圆角六边形等等。例如，在一变换例中，终端沟槽栅结构20的环形侧表面F1、元胞沟槽栅结构30的侧表面F2的横向截面形状也可以均为直角矩形，这样更便于制造加工。在这种变换例中，终端沟槽栅结构包括若干沿设定方向X延伸的第一条形段和若干沿垂直于设定方向X的方向延伸的第二条形段，所有该第二条形段与所有所述元胞沟槽栅结构沿设定方向X交错间隔排列，且在设定方向X上任意相邻的两所述第二条形段的端部通过所述第一条形段连接。
[0043] 在本实施例中，终端沟槽栅结构20包括若干(图中以四个为例)条形段21和若干(图中以六个为例)弧形段22，若干条形段21与若干所述元胞沟槽栅结构30沿所述设定方向X交错间隔排列，在所述设定方向X上任意相邻的两所述条形段21的端部通过所述弧形段22连接，使得任意相邻的两个条形段21和对应的连接该两个条形段21的两个弧形段22围成包围一个元胞沟槽栅结构30的圆头矩形，终端沟槽栅结构20的侧面外轮廓F3与环形侧表面F1在相对应位置具有相同形状。
[0044] 需说明的是，在其他实施例中，终端沟槽栅结构20的侧面外轮廓F3与环形侧表面F1在相对应位置也可以具有不同形状，例如终端沟槽栅结构20的侧面外轮廓F3为矩形、圆形、椭圆形等。
[0045] 进一步地，所述弧形段22的厚度D1、所述条形段21的厚度D3、元胞沟槽栅结构30的厚度D2相等，使得终端沟槽栅结构20、元胞沟槽栅结构30的厚度保持相同，所谓厚度是指在平行于所述衬底的方向上的尺寸。在一些实施例中，厚度D1、D2、D3设置为1μm至3.5μm。
[0046] 需说明的是，在其他实施例中，终端沟槽栅结构20、元胞沟槽栅结构30的厚度也可以设置为不同，例如终端沟槽栅结构20的厚度大于元胞沟槽栅结构30的厚度。
[0047] 根据上面所述可知，终端沟槽栅结构与元胞沟槽栅结构之间的上述排布方式能够实现半导体器件内的沟槽栅结构间距保持一致，使得产品电参数具有更好的一致性。终端沟槽栅结构与元胞沟槽栅结构之间的该排布方式能够应用在多种具有沟槽栅结构的半导体器件中，下面将依次通过三个实施例做出说明。
[0048] 第一实施例
[0049] 图7是本实用新型第一实施例中半导体器件的剖面示意图，如图7所示，该半导体结构包括分裂栅沟槽型MOSFET，该分裂栅沟槽型MOSFET包括衬底10内的终端沟槽栅结构20和若干元胞沟槽栅结构30，终端沟槽栅结构20和若干元胞沟槽栅结构30之间的排布方式参考上面所述，在此不再赘述。
[0050] 终端沟槽栅结构20、元胞沟槽栅结构30均包括位于衬底10内的沟槽T，介电层40覆盖于沟槽T的内壁，第一栅极50位于所述沟槽T内，且第一栅极50通过介电层40与衬底10隔离开来。其中，元胞沟槽栅结构30还包括位于沟槽T内的第二栅极60，第二栅极60与第一栅极50通过介电层40隔离开来。具体地，所述第一栅极50与第二栅极60沿平行于所述衬底10的方向间隔设置，且所述第二栅极60位于所述第一栅极50的外侧。在另一些实施例中，第二栅极60的深度为0.6μm至2μm。
[0051] 在本实施例中，衬底10包括第一类型重掺杂基底101以及第一类型重掺杂基底101表面的第一类型轻掺杂外延层102，第一类型轻掺杂外延层102内形成有第一类型掺杂区103和第二类型掺杂区104，所述第二类型掺杂区104位于所述第一类型掺杂区103的表面。
在本实施例中，衬底10的材料为硅，所述第一类型为N型，第二类型为P型。在其他实施例中，根据半导体器件的类型，也可以设置为所述第一类型为P型、第二类型为N型。具体地，第一类型掺杂区103的深度可以设置为0.2μm至1.5μm，第二类型掺杂区104的深度可以设置为
0.1μm至0.7μm。
在本实施例中，衬底10的材料为硅，所述第一类型为N型，第二类型为P型。在其他实施例中，根据半导体器件的类型，也可以设置为所述第一类型为P型、第二类型为N型。具体地，第一类型掺杂区103的深度可以设置为0.2μm至1.5μm，第二类型掺杂区104的深度可以设置为
0.1μm至0.7μm。
[0052] 在本实施例中，沟槽T的纵向截面基本上为矩形，侧壁与衬底10表面垂直，且底部边角具有圆角，使得沟槽T内壁表面较为平滑，可以避免出现尖峰电场，从而提高器件的可靠性。在本实用新型的其他具体实施方式中，沟槽T具有倾斜侧壁，使得沟槽T的顶部宽度略大于底部宽度，便于填充沟槽内部物质，具体的所述倾斜侧壁的倾斜角度，即所述倾斜侧壁与衬底10表面之间的夹角为85°～90°(89.5～90deg最佳)，可以使电流通路上部宽度也可以达到底部宽度一致，导通电阻减小。
[0053] 在本实施例中，介电层40的材料为氧化硅，第一栅极50和第二栅极60的材料为多晶硅，且第一栅极50为第一类型的重掺杂。
[0054] 继续参考图7所示，衬底10、终端沟槽栅结构20和若干元胞沟槽栅结构30上覆盖有绝缘层70，第一导电插塞CT1穿过绝缘层70，并与第一栅极50形成欧姆接触电连接，第二导电插塞CT2穿过所述绝缘层70和第二类型掺杂区104，并与所述第一类型掺杂区103、第二类型掺杂区104均形成欧姆接触电连接。金属层80位于所述绝缘层70、第一导电插塞CT1、第二导电插塞CT2之上，并与第一导电插塞CT1、第二导电插塞CT2电连接。金属层80通过第二导电插塞CT2与第一类型掺杂区103形成欧姆接触，短接第一类型掺杂区103和第二类型掺杂区104以避免寄生三极管导通。第三导电插塞(未图示)穿过绝缘层70，其一端与第二栅极60形成欧姆接触电连接，另一端与另一金属层(未图示)电连接，该半导体器件工作时，向该另一金属层与金属层80施加不同的电压。
[0056] 图8至图13是图7所示半导体器件在各个制作阶段的剖面示意图，下面结合图7至图13对第一实施例的半导体器件的形成方法进行详细说明。
[0057] 如图8所示，提供衬底10。衬底10包括第一类型重掺杂基底101以及第一类型重掺杂基底101表面的第一类型轻掺杂外延层102。在本实施例中，衬底10的材料为硅，所述第一类型为N型，第二类型为P型。在其他实施例中，根据半导体器件的类型，也可以设置为所述第一类型为P型、第二类型为N型。
[0058] 在衬底10的轻掺杂外延层102内形成若干沟槽T，该沟槽包括两种，分别为用于形成终端沟槽栅结构的终端沟槽、用于形成元胞沟槽栅结构的元胞沟槽。形成沟槽T的方法包括：在衬底10上形成图形化掩膜层(未图示)；以所述图形化掩膜层为掩模对衬底10进行刻蚀，以形成沟槽T，所述刻蚀的方法可以为干法刻蚀或湿法刻蚀；去除所述图形化掩膜层。
[0059] 结合图4所示，在若干沟槽T中，终端沟槽栅结构20所在的终端沟槽具有沿设定方向X间隔排列的若干环形侧表面，若干元胞沟槽栅结构30所在的元胞沟槽分别位于若干所述环形侧表面的内侧，且每一所述终端沟槽的环形侧表面与对应内侧的元胞沟槽栅的侧表面以恒定间距同心设置。
[0060] 继续参考图8所示，形成覆盖衬底10的上表面、沟槽T的侧壁以及底壁的第一介电材料层400，第一介电材料层400未将沟槽T填满。第一介电材料层400的材料为氧化硅，厚度为0.5μm至2μm，形成方法为化学气相沉积、热氧化、原子层沉积等。在第一介电材料层400上形成第一栅极材料层500，部分第一栅极材料层500填充于沟槽T内。第一栅极材料层500的材料为多晶硅，形成方法为化学气相沉积、原子层沉积等。
[0061] 如图9所示，去除沟槽T之外的第一栅极材料层500(结合图8)，剩余的第一栅极材料层500构成第一栅极50。第一栅极材料层500的去除方法为干法刻蚀。
[0062] 如图10所示，去除元胞沟槽T内的部分所述第一介电材料层400(结合图9)，使得所述元胞沟槽T内的第一栅极50的顶部侧壁、沟槽T的端部侧壁均露出。在一些实施例中，露出的第一栅极50的顶部侧壁的深度H为0.6μm至2μm。
[0063] 如图11所示，在露出的所述第一栅极50的顶部侧壁、沟槽T的端部侧壁上形成第二介电材料层401，所述第二介电材料层401内具有位于所述第一栅极50外围的凹槽(未标识)。第二介电材料层401的材料为氧化硅，通过热氧化露出的所述第一栅极50的顶部侧壁、沟槽T的端部侧壁形成。形成覆盖于第二介电材料层401之上的第二栅极材料层600，第二栅极材料层600填充于第二介电材料层401的凹槽内。在一些实施例中，第二栅极材料层600的材料为多晶硅。
[0064] 如图12所示，去除沟槽T之外的第二介电材料层401和第二栅极材料层600(结合图11)，以分别形成终端沟槽栅结构20和元胞沟槽栅结构30。去除该部分第二介电材料层401和第二栅极材料层600的方法为刻蚀或化学机械研磨。
[0065] 如图13所示，对部分衬底10的轻掺杂外延层102进行离子注入以形成第一类型掺杂区103。在本实施例中，第一类型为N型，第一类型掺杂区103的深度为0.2μm至1.5μm。接着，对部分衬底10的轻掺杂外延层102再次进行离子注入以在第一类型掺杂区103的表层形成第二类型掺杂区104。在本实施例中，第二类型为P型，第二类型掺杂区104的深度为0.1μm至0.7μm。
[0066] 结合图7和图13所示，在衬底10、终端沟槽栅结构20和元胞沟槽栅结构30之上形成绝缘层70，在本实施例中，绝缘层70的材料为未掺杂硅玻璃或掺磷硼硅玻璃，形成方法为化学气相沉积。接着，进行刻蚀，以形成穿过所述绝缘层70的第一插孔(未标识)，第三插孔(未图示)以及穿过绝缘层70和第二类型掺杂区104的第二插孔(未标识)，所述第一插孔露出第一栅极50，所述第三插孔露出第二栅极60，所述第二插孔露出第一类型掺杂区103。然后，向所述第一插孔和第二插孔、第三插孔内填充金属以分别形成与所述第一栅极50欧姆接触电连接的第一导电插塞CT1，与所述第一类型掺杂区103、第二类型掺杂区104均欧姆接触电连接的第二导电插塞CT2，与第二栅极70电连接的第三导电插塞(未图示)。在本实施例中，第一导电插塞CT1、第二导电插塞CT2的孔径为0.2μm至1.2μm。最后，形成位于绝缘层70、第一导电插塞CT1和第二导电插塞CT2之上的金属层80，形成位于所述第三导电插塞上的另一金属层(未图示)。在本实施例中，金属层80的材料包括铝或Cu等其他金属材料，形成金属层80的方法为物理气相沉积或电镀。
[0067] 第二实施例
[0068] 第二实施例与第一实施例之间的区别在于：参考图14所示，所述第一栅极50与第二栅极60沿沟槽T的深度方向Z间隔排列。
[0069] 第三实施例
[0070] 参考图15所示，在本实施例中，半导体器件包括沟槽型肖特基二极管，该二极管包括衬底10b内的终端沟槽栅结构20b和若干元胞沟槽栅结构30b，终端沟槽栅结构20b和若干元胞沟槽栅结构30b之间的排布方式参考上面所述，在此不再赘述。终端沟槽栅结构20b和元胞沟槽栅结构30b均包括位于所述衬底10b内的沟槽T1、覆盖于所述沟槽T1内壁的介电层40b，以及位于所述沟槽T1内并覆盖于所述介电层40b之上的栅极50b。具体地，介电层40b的材料为氧化硅，栅极50b的材料为多晶硅。肖特基金属层90覆盖于衬底10b、终端沟槽栅结构
20b和元胞沟槽栅结构30b之上，以形成肖特基接触。
20b和元胞沟槽栅结构30b之上，以形成肖特基接触。
[0071] 在上述半导体器件的实施例基础之上，本实用新型还提供了一种芯片，该芯片包括若干第一种半导体器件和若干第二种半导体器件，所述第一种半导体器件、第二种半导体器件的具体结构参考上面所述，在此不再赘述。所述第一种半导体器件的所述元胞沟槽栅结构沿第一方向间隔排列，所述第二种半导体器件的所述元胞沟槽栅结构沿第二方向间隔排列，所述第二方向垂直于所述第一方向，由此，芯片上的元胞沟槽栅结构沿两个相垂直的方向交替分布，元胞沟槽栅结构带来的应力也沿两个相垂直的方向交替分布，避免了芯片的问题。
[0072] 在实施例中，参考图16所示，芯片包括半导体器件C1-C7，半导体器件C1-C6的元胞沟槽栅结构30c沿第一方向L1间隔排列，三个半导体器件C7的元胞沟槽栅结构30d沿垂直于第一方向L1的第二方向L2间隔排列。半导体器件C1-C3沿第一方向L1排布成一行，半导体器件C4-C6沿第一方向L1排布成一行，该两行半导体器件沿第二方向L2间隔排列。三个半导体器件C7沿第一方向L1排布成一行并分布在该两行半导体器件之间。
[0073] 以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
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