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半导体元件与其形成方法

阅读：268发布：2024-02-13

专利汇可以提供半导体元件与其形成方法专利检索，专利查询，专利分析的服务。并且本发明一实施例提供具有不对称的应变源极/漏极区的半导体元件与其形成方法，包含提供基板并形成多晶硅栅极堆叠于基板上。接着以垂直基板的方向为准，倾斜约10°至25°进行注入工艺。接着形成侧壁间隔物于基板上的多晶硅栅极两侧。蚀刻基板中的源极/漏极区后，分别沉积应力源极层与应力漏极层于基板中的蚀刻区域中。如此一来，在多晶硅栅极堆叠两侧形成不对称的应力源极层与应力漏极层。接着自基板移除多晶硅栅极堆叠，并以栅极后制工艺形成高介电常数的介电层与金属栅极于多晶硅栅极堆叠被移除的位置。本发明的上述不对称的源极/漏极结构能够增加元件效能如驱动电流或漏电流。，下面是半导体元件与其形成方法专利的具体信息内容。

权利要求

1.一种半导体元件，包括：
一基板；
一金属栅极形成于该基板上；
一补偿侧壁间隔物邻接该基板上的该金属栅极；
一掺质注入于该基板中形成一掺质区，其中该掺质区靠近该金属栅极的第一侧延伸进该补偿侧壁间隔物下方，该掺质区靠近该金属栅极的第二侧不会延伸进该补偿侧壁间隔物下方，且该金属栅极的第二侧位于该金属栅极的第一侧的相反侧；以及一第一与第二源极/漏极区形成于该基板中，且该第一与第二源极/漏极区不对称。
2.如权利要求1所述的半导体元件，其中该掺质区延伸至该补偿侧壁间隔物下方的部分仅邻接与结合该第一与第二源极/漏极区的其中之一，使其延伸至该补偿侧壁间隔物下。
3.如权利要求2所述的半导体元件，其中该掺杂区延伸至该补偿侧壁间隔物下的部分，沿着该基板的上表面延伸并邻接该补偿侧壁间隔物。
4.如权利要求2所述的半导体元件，其中该第一与第二源极/漏极区未邻接该掺杂区的部分，沿着该金属栅极的相反侧上的部分补偿侧壁间隔物的下方延伸。
5.如权利要求4所述的半导体元件，其中沿着该金属栅极的相反侧上的部分补偿侧壁间隔物的下方沿伸的该源极/漏极区，与该基板的上表面下方隔有一段距离且未邻接该补偿侧壁间隔物。
6.如权利要求1所述的半导体元件，还包括一第二侧壁间隔物邻接该基板上的该补偿侧壁间隔物。
7.一种半导体元件的形成方法，包括：
提供一基板；
形成一多晶硅栅极堆叠于该基板上；
以垂直该基板的方向为准，倾斜约10°至25°进行一注入工艺；
形成一侧壁间隔物邻接该基板上的该多晶硅栅极；
蚀刻该基板中的一第一与第二源极/漏极区，其中该第一与第二源极/漏极区不对称；
沉积一第一与第二应力源极/漏极层于该基板中蚀刻的该第一源极/漏极区；
自该基板移除该多晶硅栅极堆叠；以及
以一栅极后制工艺形成一高介电常数的介电层与一金属栅极于该多晶硅栅极堆叠被移除的位置。
8.如权利要求7所述的半导体元件的形成方法，其中该注入工艺的倾斜角度为由该半导体元件的漏极侧朝向该半导体元件的源极侧，该注入工艺的掺质包括氟化硼或硼，该注
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入工艺的能量介于约0.5keV至约5keV之间，且该注入工艺的掺杂剂量介于约1×10 cm
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至约3×10 cm 之间。
9.如权利要求7所述的半导体元件的形成方法，其中该注入工艺的倾斜角度为由该半导体元件的源极侧朝向该半导体元件的漏极侧，该注入工艺的掺质包括砷，该注入工艺
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的能量介于约1keV至约10keV之间，且该注入工艺的掺杂剂量介于约1×10 cm 至约
15 -2
3×10 cm 之间。
10.如权利要求7所述的半导体元件的形成方法，其中该多晶硅栅极堆叠的高度介于约至约之间。

说明书全文

半导体元件与其形成方法

技术领域

[0001] 本发明涉及半导体元件，尤其涉及其不对称的源极/漏极区与对应的形成方法。

背景技术

[0002] 半导体集成电路产业已快速成长一段时日。随着IC材料与设计的进步，每一代的IC均比前一代的IC更小更复杂。然而上述进步也会增加集成电路工艺及生产的复杂性，集成电路工艺也需要同样的进展以实现新世代的IC。在集成电路进步的过程中，其功能密度(每单位面积的芯片具有的内连线元件数目)越来越大，而其尺寸(工艺所能形成的最小元件或连线)则越来越小。工艺尺寸缩小有益于提高工艺效率及相关成本。上述尺寸缩减也会造成高功率消耗，这可通过采用低功率消耗的元件如互补式金属氧化物半导体(CMOS)元件来改善。

[0003] 在这股半导体元件尺寸缩小的趋势中，设计上往往存在着元件效能的矛盾，比如驱动电流与接点结漏电流的取舍。以场效晶体管(FET)为例，源极侧的邻接效应越小其应力越高，这将提高驱动电流。漏极侧的邻接效应越小，其结漏电流越高。此外，半导体元件如FET元件的形成方法往往采用垂直注入工艺将掺质注入基板中，这会使元件具有实质上对称的源极/漏极结构于基板中。如此一来，将难以同时最佳化元件电流效能与结漏电流。

[0004] 综上所述，目前亟需具有不对称的应变源极/漏极的半导体元件以克服上述问题。

发明内容

[0005] 为了解决上述问题，本发明提供一种半导体元件，包括基板；金属栅极形成于基板上；补偿侧壁间隔物邻接基板上的金属栅极；掺质注入于基板中形成掺质区，其中掺质区靠近金属栅极的第一侧延伸进补偿侧壁间隔物下方，掺质区靠近金属栅极的第二侧不会延伸进补偿侧壁间隔物下方，且金属栅极的第二侧位于金属栅极的第一侧的相反侧；以及第一与第二源极/漏极区形成于基板中，且第一与第二源极/漏极区不对称。

[0006] 本发明另一实施例提供一种半导体元件的形成方法，包括提供基板；形成多晶硅栅极堆叠于基板上；以垂直基板的方向为准，倾斜约10°至25°进行注入工艺；形成侧壁间隔物邻接基板上的多晶硅栅极；蚀刻基板中的第一与第二源极/漏极区，其中第一与第二源极/漏极区不对称；沉积第一与第二应力源极/漏极层于基板中蚀刻的第一源极/漏极区；自基板移除多晶硅栅极堆叠；以及以栅极后制工艺形成高介电常数的介电层与金属栅极于多晶硅栅极堆叠被移除的位置。

[0007] 本发明的半导体元件与公知技术的元件相较，上述不对称的源极/漏极结构具有多种优点如增加元件效能如驱动电流或漏电流。附图说明

[0008] 图1为本发明的一实施例中，形成具有不对称的应变源极/漏极的半导体元件的流程图；

[0009] 图2至图7为本发明一实施例中，根据图1的方法形成具有源极至漏极的斜角注入的半导体元件其中间工艺剖视图；以及

[0010] 图8至图13为本发明一实施例中，根据图1的方法形成具有源极至漏极的斜角注入的半导体元件其中间工艺剖视图。

[0011] 上述附图中的附图标记说明如下：

[0012] 100～方法；102、104、106、108、110、112、114～步骤；200、1200～半导体元件；202、1202～基板；206、1206～有源区；210、1210～虚置栅极堆叠；212、1212～高介电常数的介电层；214、1214～虚置多晶硅栅极层；216、1216～硬掩模层；218、1218～补偿侧壁间隔物；220、1220～注入；302、1302～漏极；304、1304～源极；402、1402～源极/漏极间隔物；500、1500～蚀刻工艺；502、1502～凹陷漏极区；504、1504～凹陷源极区；602、1602～应变漏极层；606、1606～应变源极层；702、1702～栅极结构

具体实施方式

[0013] 可以理解的是，下述内容提供多种实施例或实例以说明本发明的多种特征。为了简化说明，将采用特定的单元及组合方式说明。然而这些特例仅用以说明而非限制本发明。此外，形成某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。为了简化与清楚说明，可能以不同尺寸图示多种结构。

[0014] 图1为本发明的不同实施例中，形成不对称的源极/漏极区于半导体元件中的方法100其流程图。图2至图7为一实施例中，根据图1的方法100形成半导体元件200的中间工艺剖视图。图8至图13为另一实施例中，根据图1的方法100形成半导体元件1200的中间工艺剖视图。可以理解的是，下述揭示的实施例可采用高介电常数的栅极介电层搭配金属栅极(HKMG)与栅极后制(gate last)工艺。换句话说，半导体元件200可由栅极后制(也称之为置换多晶硅栅极工艺，RPG)工艺形成。在栅极后制工艺中，可先形成虚置介电层与虚置栅极结构，再进行一般的CMOS工艺直到沉积层间介电层(ILD)。接着移除虚置介电层与虚置多晶硅栅极结构，再置换成高介电常数的栅极介电层与金属栅极结构。

[0015] 半导体元件200及/或1200可作为集成电路的整体或部分，而集成电路可包含存储电路及/或逻辑电路，无源元件如电阻、电容、及电感，与有源元件如p型沟道场效晶体管(p-FET)、n型沟道场效晶体管(n-FET)、金属氧化物半导体场效晶体管(MOSFET)、或互补式金属氧化物半导体(CMOS)晶体管。必需注意的是，半导体200及/或1200的部分结构的形成方式可为CMOS工艺。如此一来，可以理解图1的方法100之前、之中、或之后可进行其他工艺，而这些工艺只会简述于下列说明中。另外必需理解的是，描述中的“上方”指的可能是某些层形成于其他层“上方”。然而实际上，不同层可能形成于另一层的上方或之中。此外，不同的层彼此可能接触或不接触，且不同层中可能另外含有其他层。

[0016] 如图2至图7所示的实施例中，方法100的步骤102形成半导体元件200于基板202上。基板202可依本领域技术的设计需求，具有多种掺杂组态。基板202也可为其他半导体元素如锗、硅锗合金、或其他III-V族半导体基板如砷化镓、砷化铟镓、或其他合适材料。在其他实施例中，基板202可为半导体化合物及/或半导体合金。在此实施例中，基板
202含有硅如硅基板。实际操作上，半导体元件200可具有有源区206于基板202中。

[0017] 虚置栅极堆叠210形成于基板202上的有源区206上。在一实施例中，虚置栅极堆叠210含有高介电常数的介电层212、虚置多晶硅栅极层214、与硬掩模层216。高介电常数的介电层212可为氧化铪。在其他实施例中，高介电常数的介电层212可为其他高介电常数的介电材料如氧化镧、氧化铝、氧化锆、氧化钛、氧化钽、氧化钇、氧化锶钛(STO)、氧化钡钛(BTO)、氧化钡锆、氧化铪锆、氧化铪镧、硅氧化镧、硅氧化铝、氧化铪钽、氧化铪钛、氧化钡锶钛(BST)、氮化硅、氮氧化物、或其他合适材料。高介电常数的介电材料层212的厚度可介于约至约之间。高介电常数的介电层212的形成方法可为原子层沉积(ALD)或其他合适技术。虚置多晶硅栅极层214可由适当沉积工艺形成于高介电常数的介电层212上。举例来说，硅烷、二硅烷、或二氯硅烷可作为形成虚置多晶硅栅极层214的CVD工艺的化学气体。虚置多晶硅栅极层214的厚度可介于约至约之间，但也可为其他
厚度。在其他实施例中，可视情况以非晶硅层取代多晶硅层作为虚置多晶硅栅极层214。

[0018] 虚置栅极堆叠210的硬掩模层216形成于虚置多晶硅栅极层214上。硬掩模层216的组成可为介电材料如氧化硅、氮化硅、氮氧化硅、或碳化硅。在此实施例中，硬掩模层
216可为氧化硅。其他材料也可作为硬掩模层216。

[0019] 总体而言，虚置栅极堆叠210的厚度可介于约至约之间。可以轻易了解的是，虚置栅极堆叠210的厚度可依有源区206的注入距离调整，而注入距离取决于下述的注入角度。

[0020] 在其他实施例中，虚置栅极堆叠210可含有栅极形成于高介电常数的介电层212上。此栅极可为任何适于作为整体或部分金属栅极的金属材料，比如功函数层、衬垫层、界面层、晶种层、粘着层、阻挡层、或类似层。举例来说，金属层可含有氮化钛、氮化钽、氮化锆、氮化铪、氮化钒、氮化铌、氮化铬、氮化钼、氮化钨、铝化钛、氮铝化钛、或上述的组合。栅极的形成方法可为ALD、物理气相沉积法(PVD)或溅镀、化学气相沉积法(CVD)、或其他合适工艺。栅极可进一步含有多层结构，比如有源层形成于金属层上。有源层的组成可为金属如铝、铜、钨、钛、钽、铬、钒、铌、锆、铪、钼、镍、钴、或上述的组合。有源层的形成方法可为多种沉积技术如PVD、CVD、ALD、电镀法、或其他合适技术。在栅极上可进一步形成金属硅化层以降低接触电阻。

[0021] 虚置栅极堆叠210可含有界面层(未图示)形成于基板202上。界面层可为氧化硅或氮氧化硅，其厚度可介于约至之间。

[0022] 可以理解的是，半导体元件200可进一步具有绝缘结构如浅沟槽绝缘(STI)结构(未图示)形成于基板202中，使基板202中的多个有源区206彼此绝缘。绝缘结构的组成可为介电材料如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、及/或本领域技术所知的低介电常数材料。在多种实施例中，有源区206的组态可为n型金属氧化物半导体晶体管(NMOS)或p型金属氧化物半导体晶体管(PMOS)。

[0023] 接着进行方法100的步骤104，沿着基板202上的虚置栅极堆叠210侧壁形成补偿侧壁间隔物218。补偿侧壁间隔物218的组成可为介电材料如氮化硅或氧化硅。在此实施例中，补偿侧壁间隔物218含有氮化硅。补偿侧壁间隔物218的形成方法可为沉积侧壁间隔物层于虚置栅极堆叠210及基板202上，再对侧壁间隔物层进行干蚀刻工艺。

[0024] 接着进行方法100的步骤106，自漏极侧朝源极侧倾斜地进行注入220于半导体元件220上，以形成不对称的源极/漏极形状。注入掺质可采用减缓蚀刻性的硼或氟化硼。通过虚置栅极堆叠210的高度、补偿侧壁间隔物218的宽度、以及注入角度(与垂直半导体元件200的方向相较)等几何参数，可形成不对称的源极/漏极区。换句话说，如图3所示，靠近漏极302的注入220会延伸进补偿侧壁间隔物218下方的基板202中。靠近源极304的注入220虽然会进入基板202中，但会与虚置栅极堆叠210及/或补偿侧壁间隔物218相隔一段距离。在一实施例中，以垂直半导体元件200的方向为基准，注入220的角度介于约10°至约25°之间。在一实施例中，氟化硼的掺杂能量介于约0.5keV至约5keV之间，14 -2 15 -2
其掺杂剂量介于约1×10 cm 至约3×10 cm 之间。在本发明的其他实施例中，可采用其他掺质、注入角度、注入能量、及剂量。

[0025] 接着进行方法100的步骤108，沿着基板202上的补偿间隔物218形成源极/漏极间隔物402。如图4所示，源极/漏极间隔物402的组成可为氮化硅或氧化硅。在此实施例中，源极/漏极间隔物402含有氮化硅。源极/漏极间隔物402的形成方法可为沉积间隔物层于虚置栅极堆叠210、补偿侧壁间隔物218、及基板202上，接着于间隔物层上进行干蚀刻工艺。

[0026] 如图5所示，方法100的步骤110进行蚀刻工艺500，形成凹陷漏极区502与凹陷源极区504于基板202中。蚀刻工艺500可为下述工艺的组合，包含干式等离子体蚀刻与湿式蚀刻。上述湿式蚀刻可采用浓度介于约1％至约10％之间的四甲基铵氢氧化物，且工艺温度介于约15℃至约25℃之间。除了上述蚀刻工艺外，也可采用其他蚀刻工艺。由于注入220的倾斜角度，靠近漏极302的注入区有部分位于补偿侧壁间隔物218及虚置栅极堆叠210下。由于虚置栅极堆叠210阻挡倾斜的注入220，靠近源极304的注入区不会位于补偿侧壁间隔物218下。如图5所示，蚀刻工艺会移除源极304的所有注入区，但会保留漏极302的部分注入区。如前所述，注入掺质可减缓蚀刻性，因此可减缓漏极侧的蚀刻速率。如此一来，可形成不对称的源极/漏极形状。

[0027] 接着进行方法100的步骤112，分别于步骤110蚀刻形成的凹陷漏极区502与凹陷源极区504中，沉积应变漏极层602及应变源极层606，如图6所示。可以理解的是，调整晶体管沟道区的应力可增加电子/空穴的迁移速率，进而增加沟道区的导电性。沉积硅锗合金可提供pFET所需的压缩应力，而沉积碳化硅可提供nFET所需的拉伸应力。除了上述材料外，也可采用其他方法与系统提供所源极与漏极所需的应力。必需指出的是，应变漏极层602与应变源极层606的不对称来自于蚀刻形成的不对称凹陷形状。在一实施例中，步骤112中应变漏极层602与应变源极层606的沉积方法为外延成长半导体材料，其采用一或多道的CVD工艺，且沉积材料可为硅锗合金、碳化硅、及/或上述的组合。此实施例的优点在于以应变结构增加载子移动率。此外，应变结构如应变漏极层602与应变源极层606，可隆起高于基板202的上表面。

[0028] 接着进行方法100的步骤114，以CVD及/或蚀刻工艺移除至少部分的虚置栅极堆叠210，再以HKMG及栅极后制等工艺形成高介电常数的栅极介电层与金属栅极的栅极结构702。

[0029] 可以理解的是，可采用蚀刻工艺移除补偿侧壁间隔物218及/或源极/漏极间隔物402。在移除补偿侧壁间隔物218与源极/漏极间隔物402后，可采用公知的注入工艺或扩散工艺形成淡掺杂源极/漏极(LDD)区于虚置栅极堆叠210两侧的基板202中。在一实施例中，有源区206可为PMOS元件，而p型掺质如氟化硼或硼可注入于PMOS元件中。在另一实施例中，有源区206可为NMOS元件，而n型掺质如磷或砷可注入于NMOS元件中。部分的LDD区可形成于硅基板中，而其他部分的LDD区可形成于凹陷区中的半导体材料中。可以理解的是，LDD区的形成步骤可在方法100的步骤102或步骤112后。

[0030] 可以理解的是，在虚置栅极堆叠210、基板202、应变漏极层602、及/或应变源极层606上可形成其他层。举例来说，其他层的形成方法可为CVD、ALD、或其他合适技术。其他层的组成可为氧化物如氧化硅，或氮化硅。

[0031] 可以理解的是，在方法100后可继续进行额外步骤以完成半导体元件200。举例来说，可采用适当的n型或p型掺质，搭配离子注入工艺或扩散工艺形成重掺杂源极/漏极区于虚置栅极堆叠210两侧的基板202中。重掺杂源极/漏极区可实质上对准结构外侧。金属硅化特征可形成于源极/漏极区与多晶硅层上，其形成方法为金属硅化工艺。接点蚀刻停止层(CESL)可形成于基板上，而层间介电层(ILD)可形成于CESL上。接着可形成接点与内连线以完成半导体元件200的电性连接。

[0032] 如图8至图13所示的实施例中，方法100的步骤102形成半导体元件1200于基板1202上。基板1202可依本领域技术的设计需求，具有多种掺杂组态。基板1202也可为其他半导体元素如锗、硅锗合金、或其他III-V族半导体基板如砷化镓、砷化铟镓、或其他合适材料。在其他实施例中，基板1202可为半导体化合物及/或半导体合金。在此实施例中，基板1202含有硅如硅基板。实际操作上，半导体元件1200可具有有源区1206于基板1202中。

[0033] 虚置栅极堆叠1210形成于基板1202上的有源区1206上。在一实施例中，虚置栅极堆叠1210含有高介电常数的介电层1212、虚置多晶硅栅极层1214、与硬掩模层1216。高介电常数的介电层1212可为氧化铪。在其他实施例中，高介电常数的介电层1212可为其他高介电常数的介电材料如氧化镧、氧化铝、氧化锆、氧化钛、氧化钽、氧化钇、氧化锶钛(STO)、氧化钡钛(BTO)、氧化钡锆、氧化铪锆、氧化铪镧、硅氧化镧、硅氧化铝、氧化铪钽、氧化铪钛、氧化钡锶钛(BST)、氮化硅、氮氧化物、或其他合适材料。高介电常数的介电材料层
1212的厚度可介于约至约之间。高介电常数的介电层1212的形成方法可为ALD
或其他合适技术。虚置多晶硅栅极层1214可由适当沉积工艺形成于高介电常数的介电层
1212上。举例来说，硅烷、二硅烷、或二氯硅烷可作为形成虚置多晶硅栅极层1214的CVD工艺的化学气体。虚置多晶硅栅极层1214的厚度可介于约至约之间，但也可
为其他厚度。在其他实施例中，可视情况以非晶硅层取代多晶硅层作为虚置多晶硅栅极层
1214。

[0034] 虚置栅极堆叠1210的硬掩模层1216形成于虚置多晶硅栅极层1214上。硬掩模层1216的组成可为介电材料如氧化硅、氮化硅、氮氧化硅、或碳化硅。在此实施例中，硬掩模层1216可为氧化硅。其他材料也可作为硬掩模层1216。

[0035] 总体而言，虚置栅极堆叠1210的厚度可介于约至约之间。可以轻易了解的是，虚置栅极堆叠1210的厚度可依有源区1206的注入距离调整，而注入距离取决于下述的注入角度。

[0036] 在其他实施例中，虚置栅极堆叠1210可含有栅极形成于高介电常数的介电层1212上。此栅极可为任何适于作为整体或部分金属栅极的金属材料，比如功函数层、衬垫层、界面层、晶种层、粘着层、阻挡层、或类似层。举例来说，金属层可含有氮化钛、氮化钽、氮化锆、氮化铪、氮化钒、氮化铌、氮化铬、氮化钼、氮化钨、铝化钛、氮铝化钛、或上述的组合。
栅极的形成方法可为ALD、PVD或溅镀、CVD、或其他合适工艺。栅极可进一步含有多层结构，比如有源层形成于金属层上。有源层的组成可为金属如铝、铜、钨、钛、钽、铬、钒、铌、锆、铪、钼、镍、钴、或上述的组合。有源层的形成方法可为多种沉积技术如PVD、CVD、ALD、电镀法、或其他合适技术。在栅极上可进一步形成金属硅化层以降低接触电阻。

[0037] 虚置栅极堆叠1210可含有界面层(未图示)形成于基板1202上。界面层可为氧化硅或氮氧化硅，其厚度可介于约至之间。

[0038] 可以理解的是，半导体元件1200可进一步具有绝缘结构如浅沟槽绝缘(STI)结构(未图示)形成于基板1202中，使基板1202中的多个有源区1206彼此绝缘。绝缘结构之组成可为介电材料如氧化硅、氮化硅、氮氧化硅、FSG、及/或本领域技术所知的低介电常数材料。在多种实施例中，有源区1206的组态可为NMOS或PMOS。

[0039] 接着进行方法100的步骤104，沿着基板1202上的虚置栅极堆叠1210侧壁形成补偿侧壁间隔物1218。补偿侧壁间隔物1218的组成可为介电材料如氮化硅或氧化硅。在此实施例中，补偿侧壁间隔物1218含有氮化硅。补偿侧壁间隔物1218的形成方法可为沉积侧壁间隔物层于虚置栅极堆叠1210及基板1202上，再对侧壁间隔物层进行干蚀刻工艺。

[0040] 接着进行方法100的步骤106，自源极侧朝漏极侧倾斜地进行注入1220于半导体元件1220上，以形成不对称的源极/漏极形状。注入掺质可采用增进蚀刻性的砷。通过虚置栅极堆叠1210的高度、补偿侧壁间隔物1218的宽度、以及注入角度(与垂直半导体元件1200的方向相较)等几何参数，可形成不对称的源极/漏极区。换句话说，如图9所示，靠近源极1304的注入1220会延伸进补偿侧壁间隔物1218下方的基板1202中。靠近漏极
1302的注入1220虽然会进入基板1202中，但会与虚置栅极堆叠1210及/或补偿侧壁间隔物1218相隔一段距离。在一实施例中，以垂直半导体元件1200的方向为基准，注入1220的角度介于约10°至约25°之间。在一实施例中，砷的掺杂能量介于约1keV至约10keV之
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间，其掺杂剂量介于约1×10 cm 至约3×10 cm 之间。在本发明的其他实施例中，可采用其他掺质、注入角度、注入能量、及剂量。

[0041] 接着进行方法100的步骤108，沿着基板1202上的补偿间隔物1218形成源极/漏极间隔物1402。如图10所示，源极/漏极间隔物1402的组成可为氮化硅或氧化硅。在此实施例中，源极/漏极间隔物1402含有氮化硅。源极/漏极间隔物1402的形成方法可为沉积间隔物层于虚置栅极堆叠1210、补偿侧壁间隔物1218、及基板1202上，接着于间隔物层上进行干蚀刻工艺。

[0042] 如图11所示，方法100的步骤110进行蚀刻工艺1500，形成凹陷漏极区1502与凹陷源极区1504于基板1202中。蚀刻工艺1500可为下述工艺的组合，包含干式等离子体蚀刻与湿式蚀刻。上述湿式蚀刻可采用浓度介于约1％至约10％之间的四甲基铵氢氧化物，且工艺温度介于约15℃至约25℃之间。除了上述蚀刻工艺外，也可采用其他蚀刻工艺。由于注入1220的倾斜角度，靠近源极1304的注入区有部分位于补偿侧壁间隔物1218及虚置栅极堆叠1210下。由于虚置栅极堆叠1210阻挡倾斜的注入1220，靠近漏极1302的注入区不会位于补偿侧壁间隔物1218下。如图11所示，蚀刻工艺会移除漏极1302的所有注入区，但会保留源极1304的部分注入区。如前所述，注入掺质可增进蚀刻性，因此可减缓源极侧的蚀刻速率。如此一来，可形成不对称的源极/漏极形状。

[0043] 接着进行方法100的步骤112，分别于步骤110蚀刻形成的凹陷漏极区1502与凹陷源极区1504中，沉积应变漏极层1602及应变源极层1606，如图12所示。可以理解的是，调整晶体管沟道区的应力可增加电子/空穴的迁移速率，进而增加沟道区的导电性。沉积硅锗合金可提供pFET所需的压缩应力，而沉积碳化硅可提供nFET所需的拉伸应力。除了上述材料外，也可采用其他方法与系统提供所源极与漏极所需的应力。必需指出的是，应变漏极层1602与应变源极层1606的不对称来自于蚀刻形成的不对称凹陷形状。在一实施例中，步骤112中应变漏极层1602与应变源极层1606的沉积方法为外延成长半导体材料，其采用一或多道的CVD工艺，且沉积材料可为硅锗合金、碳化硅、及/或上述的组合。此实施例的优点在于以应变结构增加载子移动率。此外，应变结构如应变漏极层1602与应变源极层1606，可隆起高于基板1202的上表面。

[0044] 接着进行方法100的步骤114，以CVD及/或蚀刻工艺移除至少部分的虚置栅极堆叠1210，再以HKMG及栅极后制等工艺形成高介电常数的栅极介电层与金属栅极的栅极结构1702。

[0045] 可以理解的是，可采用蚀刻工艺移除补偿侧壁间隔物1218及/或源极/漏极间隔物1402。在移除补偿侧壁间隔物1218与源极/漏极间隔物1402后，可采用公知的注入工艺或扩散工艺形成LDD区于虚置栅极堆叠1210两侧的基板1202中。在一实施例中，有源区1206可为PMOS元件，而p型掺质如氟化硼或硼可注入于PMOS元件中。在另一实施例中，有源区1206可为NMOS元件，而n型掺质如磷或砷可注入于NMOS元件中。部分的LDD区可形成于硅基板中，而其他部分的LDD区可形成于凹陷区中的半导体材料中。可以理解的是，LDD区的形成步骤可在方法100的步骤102或步骤112后。

[0046] 可以理解的是，在虚置栅极堆叠1210、基板1202、应变漏极层1602、及/或应变源极层1606上可形成其他层。举例来说，其他层的形成方法可为CVD、ALD、或其他合适技术。其他层的组成可为氧化物如氧化硅，或氮化硅。

[0047] 可以理解的是，在方法100后可继续进行额外步骤以完成半导体元件1200。举例来说，可采用适当的n型或p型掺质，搭配离子注入工艺或扩散工艺形成重掺杂源极/漏极区于虚置栅极堆叠1210两侧的基板1202中。重掺杂源极/漏极区可实质上对准结构外侧。金属硅化特征可形成于源极/漏极区与多晶硅层上，其形成方法为金属硅化工艺。接点蚀刻停止层(CESL)可形成于基板上，而层间介电层(ILD)可形成于CESL上。接着可形成接点与内连线以完成半导体元件1200的电性连接。

[0048] 总而言之，上述说明已揭示位于半导体元件的硅基板中的不对称源极/漏极区的结构、形成方法、及其优点。与公知技术的元件相较，上述不对称的源极/漏极结构具有多种优点如增加元件效能如驱动电流或漏电流。虽然本发明已以数个较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的保护范围为准。举例来说，上述实施例可采用栅极置换工艺、栅极优先工艺、或上述的组合。

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