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高K介质沟槽横向超结双扩散金属 氧化物元素 半导体场效应管及其制作方法

阅读：1发布：2020-07-29

专利汇可以提供高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管及其制作方法专利检索，专利查询，专利分析的服务。并且本发明提出了一种高K介质(High‑K Dielectric Pillar，HK)沟槽横向超结双扩散金属氧化物元素半导体场效应管(SJ‑LDMOS)及其制作方法。该器件主要是在SJ‑LDMOS器件的漏端区域形成具有深沟槽的高K介质层，其上端与漏电极相连接，下端穿过超结漂移区以及缓冲层并深入到衬底上方的外延层。深沟槽的高K介质层与元素半导体材料衬底形成MIS电容结构，在器件关断时高K介质层上具有均匀的电场从而可以调制SJ‑LDMOS器件的体内的电场分布，降低了器件漏端的纵向高峰电场，解决了横向LDMOS器件随着器件漂移区长度击穿电压易饱和的问题，优化了器件击穿电压与比导通电阻之间的矛盾关系。，下面是高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管及其制作方法专利的具体信息内容。

权利要求

1.高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，包括：
半导体材料的衬底；
在衬底上生长的外延层；
在所述外延层上形成的基区和缓冲层；缓冲层掺杂的浓度与缓冲层厚度的乘积满足电荷平衡原理以消除衬底辅助耗尽效应；
在所述缓冲层上形成的超结漂移区，超结漂移区由若干相间排列的N柱和P柱构成；
在所述基区上临近超结漂移区的一侧形成的源区和沟道，在超结漂移区的另一侧形成的漏区；
在基区中源区外侧形成的沟道衬底接触；
在源区和沟道衬底接触表面短接形成的源电极；
对应于沟道形成的栅绝缘层以及栅电极；
在漏区上形成的漏电极；
其特征在于：
所述衬底为元素半导体材料，部分漏区刻蚀形成深沟槽，该深沟槽下端穿过超结漂移区以及缓冲层并深入到衬底上方的外延层，深沟槽内填充有高K介质，高K介质的深宽比主要根据器件耐压等级确定，高K介质的上端经多晶硅接触层与所述漏电极相接。
2.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：多晶硅接触层和漏电极的整体厚度与栅电极的厚度相当。
3.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：高K介质的相对介电常数是100～2000。
4.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：高K介质的深度是超结漂移区长度的1/4～2倍。
5.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：器件耐压为600V时，高K介质的深宽比为5/1-20/1。
6.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：元素半导体材料的衬底的掺杂浓度为1×1013cm-3～1×1015cm-3。
7.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：缓冲层的掺杂浓度为1×1014cm-3～1×1016cm-3。
8.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：超结漂移区的掺杂浓度为1×1015cm-3～1×1017cm-3。
9.根据权利要求1所述的高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，其特征在于：所述元素半导体材料采用硅或锗。
10.一种制作权利要求1所述高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管的方法，包括以下步骤：
1)取元素半导体材料作为衬底；
2)在衬底上生长外延层；
3)在外延层上通过离子注入和热扩散工艺形成基区和缓冲层；
4)分别通过N型和P型离子注入在所述缓冲层上形成超结漂移区；
5)在基区和漂移区上通过场氧氧化工艺形成有源区；
6)有源区上生长栅氧化层并淀积多晶硅，再刻蚀多晶硅形成栅电极；
7)通过离子注入在基区临近超结漂移区的一侧形成源区和沟道，同时在超结漂移区的另一侧形成漏区；
8)在所述基区中源区外侧通过离子注入工艺形成沟道衬底接触；
9)在部分漏区通过沟槽刻蚀工艺形成深沟槽，然后淀积高K介质材料；
10)在高K介质沟槽表面淀积多晶硅形成与高K介质的接触；
11)在器件表面淀积钝化层，然后刻蚀接触孔；
12)在器件上表面淀积金属；
13)在所述源区和沟道衬底接触上方通过接触孔短接形成源电极；
14)在漏区上方通过接触孔形成漏电极。

说明书全文

高K介质沟槽横向超结双扩散金属 氧化物元素 半导体场效应

管及其制作方法

技术领域

[0001] 本发明涉及功率半导体器件领域，特别是涉及一种横向超结双扩散金属氧化物半导体场效应管及其制作方法。

背景技术

[0002] 以横向双扩散MOS(Lateral Double-diffused MOS，简称LDMOS)为代表的高耐压、低导通电阻的横向功率器件广泛应用在高压集成电路(High Voltage Integrated Circuit，简称HVIC)和智能功率集成电路(Smart Power Integrated Circuit，简称SPIC)中。超结(Super Junction，简称SJ)技术能够使得在一定的击穿电压(Breakdown Voltage,简称BV)条件下具有非常低的导通电阻(Specific On Resistance，简称RON,sp)，被应用于LDMOS形成SJ-LDMOS结构打破了传统功率MOS器件的极限关系。然而在SJ-LDMOS实现的过程中遇到了许多问题，包括衬底辅助耗尽效应(Substrate Assisted Depletion,简称SAD)等问题。随之国际上提出了一些消除SAD的器件结构，其中采用缓冲层结构的Buffered SJ-LDMOS器件能够有效地消除器件本身的SAD问题。然而，随着SJ-LDMOS器件漂移区长度的增加，在器件表面电场采用降低表面电场(Reduced Surface Field，简称RESURF)等技术优化的条件下，器件的纵向电场分布并没有优化，从而限制了SJ-LDMOS器件的BV。

[0003] 由于横向功率器件的耐压是由横向和纵向电场综合决定的，为了提高SJ-LDMOS的击穿电压，器件的横向电场和纵向电场需要同时优化。目前，优化SJ-LDMOS器件纵向电场的技术较少。

发明内容

[0004] 本发明提出高K介质(High-K Dielectric Pillar，HK)沟槽横向超结双扩散金属氧化物元素半导体场效应管，旨在优化SJ-LDMOS器件击穿电压与比导通电阻的矛盾关系。

[0005] 本发明的技术方案如下：

[0006] 该高K介质沟槽横向超结双扩散金属氧化物元素半导体场效应管，包括：

[0007] 半导体材料的衬底；

[0008] 在衬底上生长的外延层；

[0009] 在所述外延层上形成的基区和缓冲层；缓冲层掺杂的浓度与缓冲层厚度的乘积满足电荷平衡原理以消除衬底辅助耗尽效应；

[0010] 在所述缓冲层上形成的超结漂移区，超结漂移区由若干相间排列的N柱和P柱构成；

[0011] 在所述基区上临近超结漂移区的一侧形成的源区和沟道，在超结漂移区的另一侧形成的漏区；

[0012] 在基区中源区外侧形成的沟道衬底接触；

[0013] 在源区和沟道衬底接触表面短接形成的源电极；

[0014] 对应于沟道形成的栅绝缘层以及栅电极；

[0015] 在漏区上形成的漏电极；

[0016] 其特殊之处在于：

[0017] 所述衬底为元素半导体材料，部分漏区刻蚀形成深沟槽，该深沟槽下端穿过超结漂移区以及缓冲层并深入到衬底上方的外延层，深沟槽内填充有高K介质，高K介质的深宽比主要根据器件耐压等级确定，高K介质的上端经多晶硅接触层与所述漏电极相接。

[0018] 在以上方案的基础上，本发明还作了如下优化：

[0019] 多晶硅接触层和漏电极的整体厚度与栅电极的厚度相当。

[0020] 高K介质的相对介电常数是100～2000。

[0021] 高K介质的深度(即深沟槽的深度)与漂移区长度相关，较佳的取值为：高K介质的深度是超结漂移区长度的1/4～2倍。

[0022] 高K介质的深宽比(即深沟槽的深宽比)根据器件耐压等级和实际工艺进行确定。例如：器件耐压为600V时，高K介质的深宽比为5/1-20/1。

[0023] 元素半导体材料的衬底的掺杂浓度为1×1013cm-3～1×1015cm-3。

[0024] 缓冲层的掺杂浓度为1×1014cm-3～1×1016cm-3。

[0025] 超结漂移区的掺杂浓度为1×1015cm-3～1×1017cm-3。

[0026] 上述元素半导体材料可采用硅、锗等。

[0027] 一种制作上述高K介质沟槽的横向超结双扩散金属氧化物元素半导体场效应管制备方法，包括以下步骤：

[0028] 1)取元素半导体材料作为衬底；

[0029] 2)在衬底上生长外延层；

[0030] 3)在外延层上通过离子注入和热扩散工艺形成基区和缓冲层；

[0031] 4)分别通过N型和P型离子注入在所述缓冲层上形成超结漂移区；

[0032] 5)在基区和漂移区上通过场氧氧化工艺形成有源区；

[0033] 6)有源区上生长栅氧化层并淀积多晶硅，再刻蚀多晶硅形成栅电极；

[0034] 7)通过离子注入在基区临近超结漂移区的一侧形成源区和沟道，同时在超结漂移区的另一侧形成漏区；

[0035] 8)在所述基区中源区外侧通过离子注入工艺形成沟道衬底接触；

[0036] 9)在部分漏区通过沟槽刻蚀工艺形成深沟槽，然后淀积高K介质材料；

[0037] 10)在高K介质沟槽表面淀积多晶硅形成与高K介质的接触；

[0038] 11)在器件表面淀积钝化层，然后刻蚀接触孔；

[0039] 12)在器件上表面淀积金属；

[0040] 13)在所述源区和沟道衬底接触上方通过接触孔短接形成源电极；

[0041] 14)在漏区上方通过接触孔形成漏电极。

[0042] 本发明技术方案的有益效果如下：

[0043] 在SJ-LDMOS器件漏端形成沟槽，高K介质层下端穿过超结漂移区以及缓冲层并深入到衬底上方的外延层，上端与器件表面的漏电极相连接。高K介质深槽结构可以有效地降低器件漏区下方由柱面结引起的高峰电场，优化器件的纵向电场分布，使得器件整体性能提升。沟槽中高K介质层与元素半导体材料衬底形成MIS电容结构，在器件关断时可以辅助耗尽衬底中的电荷，提高了器件衬底的掺杂浓度，使得具有低阻衬底的LDMOS可以获得高的击穿电压。对于SJ-LDMOS器件，采用缓冲层结构有效地消除器件衬底辅助耗尽效应，并且在器件表面采用RESURF等技术优化了器件的表面电场分布，采用高K介质沟槽可以有效优化器件的体电场分布，从而使得器件整体性能提升。解决了横向LDMOS器件随着器件漂移区长度击穿电压易饱和的问题，进一步优化了器件击穿电压与比导通电阻之间的矛盾关系。附图说明

[0044] 图1为本发明实施例的器件三维结构示意图。

[0045] 图2为本发明实施例的器件正面示意图。

[0046] 附图标号说明：

[0047] 1-源电极；2-栅电极；3-栅绝缘层；4-超结漂移区；41-N柱；42-P柱；5-漏电极；6-多晶硅接触层；7-高K介质(填充于深沟槽)；8-漏区；9-缓冲层；10-外延层；11-衬底；12-基区；13-源区；14-沟道衬底接触；15-沟道。

具体实施方式

[0048] 如图1所示，本发明提出的高K介质沟槽的横向超结双扩散金属氧化物元素半导体场效应管，包括：

[0049] 元素半导体材料(例如硅或锗)的衬底11(掺杂浓度为1×1013cm-3～1×1015cm-3)；

[0050] 在衬底上生长的外延层10；

[0051] 在外延层上形成的基区12和缓冲层9；缓冲层掺杂的浓度与缓冲层厚度的乘积满足电荷平衡原理以消除衬底辅助耗尽效应；缓冲层的掺杂浓度为1×1014cm-3～1×1016cm-3；

[0052] 在缓冲层上形成的超结漂移区4，超结漂移区由若干相间排列的N柱41和P柱42构成；超结漂移区的掺杂浓度为1×1015cm-3～1×1017cm-3；

[0053] 在基区12上临近超结漂移区的一侧形成的源区13和沟道15，在超结漂移区的另一侧形成的漏区8；

[0054] 在基区中源区外侧形成的沟道衬底接触14；

[0055] 在源区和沟道衬底接触表面短接形成的源电极1；

[0056] 对应于沟道形成的栅绝缘层3以及栅电极2；

[0057] 在漏区上形成的漏电极5；

[0058] 部分漏区刻蚀形成深沟槽，该深沟槽下端穿过超结漂移区以及缓冲层并深入到衬底上方的外延层10，深沟槽内填充有高K介质7。高K介质的相对介电常数是100～2000。高K介质的深度是超结漂移区长度的1/4～2倍。器件耐压为600V时，高K介质的深宽比为5/1-20/1。高K介质的上端经多晶硅接触层与所述漏电极相接。多晶硅接触层和漏电极的整体厚度与栅电极的厚度相当。

[0059] 利用沟槽刻蚀工艺在SJ-LDMOS器件漏区内部上形成高深宽比的沟槽，沟槽内部淀积HK材料，在HK材料上方淀积多晶硅，并在表面形成漏电极。对于传统的SJ-LDMOS通过缓冲层技术可以有效地消除器件本身的衬底辅助耗尽效应，并且采用RESURF和场板等技术优化器件的表面电场。然而由于SJ-LDMOS器件漏区在缓冲层内为柱面结，在附近形成高峰电场，即器件的体电场没有优化，限制了器件的击穿电压。通过高K介质沟槽结构使得器件漏端的高峰电场降低，并有效地优化了器件的纵向电场分布，提升了器件的击穿电压。同时又由于高K介质层与元素半导体材料衬底形成MIS电容结构，在器件关断时能够辅助耗尽器件衬底中的电荷，从而提高了器件衬底的掺杂浓度，降低了衬底的电阻率。总之通过器件漏端的HK沟槽结构能够有效地提升器件的性能，进一步优化器件击穿电压和比导通电阻之间的矛盾关系。

[0060] 以下以基于元素半导体Si材料的N沟道SJ-LDMOS为例，具体可以通过以下步骤进行制备：

[0061] 1)取P型Si材料的衬底；

[0062] 2)在Si衬底上生长P型外延层；

[0063] 3)在外延层上分别通过P型和N型离子注入和热扩散工艺形成基区和缓冲层；

[0064] 4)分别通过N型和P离子注入在所述缓冲层上形成超结漂移区，超结漂移区由若干相间排列的N柱和P柱构成；

[0065] 5)在基区和漂移区上通过场氧氧化工艺形成有源区；

[0066] 6)有源区上生长栅氧化层并淀积多晶硅，再刻蚀多晶硅形成栅电极；

[0067] 7)然后通过N型离子注入工艺，在基区临近漂移区的一侧形成源区和沟道，同时在漂移区的另一侧形成漏区；

[0068] 8在所述基区中源区外侧通过P型离子注入工艺形成沟道衬底接触；

[0069] 9)在部分漏区通过沟槽刻蚀工艺形成深沟槽，然后淀积HK材料；

[0070] 10)在HK沟槽表面淀积多晶硅形成与HK材料的接触；

[0071] 11)在器件表面淀积钝化层，然后刻蚀接触孔；

[0072] 12)在器件上表面淀积金属；

[0073] 13)在所述源区和沟道衬底接触上方通过接触孔短接形成源电极；

[0074] 14)在漏区上方通过接触孔形成漏电极；

[0075] 经Sentaurus仿真，本发明提出的新型器件的性能较之于传统器件大幅度提升，在两种器件(本发明提出的器件和传统SJ-LDMOS器件)在漂移区长度相同的条件下新型器件的击穿电压提升了50％。

[0076] 当然，本发明中的SJ-LDMOS也可以为P型沟道，其结构与N沟道SJ-LDMOS等同，本发明提出的器件漏端的高K介质沟槽技术同样适应基于元素半导体材料的其它超结功率器件，包括：SJ-LIGBT，SJ-PiN 二极管等功率半导体器件，这些均应视为属于本申请权利要求的保护范围，在此不再赘述。

[0077] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换的方案也落入本发明的保护范围。

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