一种优化开关特性的超结半导体器件及制造方法
专利汇可以提供一种优化开关特性的超结半导体器件及制造方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种优化 开关 特性的超结 半导体 器件及制造方法，其特征在于：在沟槽栅型超结半导体器件的表面引入集成电容区，集成电容区包括栅电容板、第一绝缘介质层和第二导电类型体区，在半导体截面方向上，第一绝缘介质层与半导体 基板 相邻区域为第二导电类型体区，第一绝缘介质层上设有栅电容板且邻接，栅电容板与栅 电极 电性连通；本发明引入集成电容区，可以有效的增加器件输入电容Ciss，而器件反馈电容Crss、输出电容Coss不变，从而降低反馈、输入电容比Crss/Ciss，进而改善器件的开关特性，降低开关过程的dV/dt，且该器件制造方法与现有半导体工艺兼容，在不增加工艺步骤的前提下，即可完成集成电容区的制备，因此不增加任何成本。，下面是一种优化开关特性的超结半导体器件及制造方法专利的具体信息内容。
1.一种优化开关特性的超结半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型衬底（02）及位于第一导电类型衬底（02）上且邻接的第一导电类型漂移区（01），所述第一导电类型漂移区（01）的上表面为半导体基板的第一主面（001），所述第一导电类型衬底（02）的下表面为半导体基板的第二主面（002）；所述第一导电类型漂移区（01）内设置有若干超结结构，所述超结结构由第一导电类型柱（11）和第二导电类型柱（12）交替排布而成，所述第一导电类型柱（11）和第二导电类型柱（12）沿着第一主面（001）指向第二主面（002）的方向延伸；在第一导电漂移区（01）内的第二导电类型柱（12）上设有第二导电类型体区（13），且第二导电类型体区（13）设于第一导电漂移区（01）内，所述第二导电类型体区（13）内设有第一导电类型源区（17），所述第一导电类型源区（17）设置在第二导电类型体区（13）的两侧，所述第二导电类型体区（13）之间设有栅沟槽（04），且第二导电类型体区（13）内的第一导电类型源区（17）与栅沟槽（04）邻接，所述栅沟槽（04）内设有栅氧化层（19）和栅电极（15），栅沟槽（04）上覆盖有第二绝缘介质层（18），所述栅电极（15）被栅氧化层（19）和第二绝缘介质层（18）包裹；半导体基板的第一主面（001）上设置源极金属（20），所述源极金属（20）与第二导电类型体区（13）、第一导电类型源区（17）欧姆接触，半导体基板的第二主面（002）下设置漏极金属（21），所述漏极金属（21）与第一导电类型衬底（02）欧姆接触，其特征在于：在半导体基板的第一主面（001）上设有若干个集成电容区（03），所述集成电容区（03）包括栅电容板（16）、第一绝缘介质层（14）、和第二导电类型体区（13）；在集成电容区（03）截面方向上，第一绝缘介质层（14）与半导体基板相邻区域均为第二导电类型体区（13）；所述第一绝缘介质层（14）上设有栅电容板（16）且邻接；所述栅电容板（16）与栅电极（15）电性连通。
2.根据权利要求1所述的一种优化开关特性的超结半导体器件，其特征在于：对于N型超结半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型超结半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
3.根据权利要求1所述的一种优化开关特性的超结半导体器件，其特征在于：所述源极金属（20）与栅电容板（16）、栅电极（15）之间通过第二绝缘介质层（18）隔离。
4.根据权利要求1所述的一种优化开关特性的超结半导体器件，其特征在于：所述栅电容板（16）与栅电极（15）电性连通是指栅电容板（16）与栅电极（15）可以直接相连，或通过金属与栅电极（16）相连。
5.根据权利要求1所述的一种优化开关特性的超结半导体器件，其特征在于：所述超结半导体器件为MOS器件或IGBT器件。
6.一种优化开关特性的超结半导体器件的制作方法，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底（02）及生长在第一导电类型衬底（02）上的第一导电类型漂移区（01），所述第一导电类型漂移区（01）的上表面为第一主面（001），第一导电类型衬底（02）的下表面为第二主面（002）；
步骤二. 在第一主面（001）上淀积硬掩膜层（1），选择性地刻蚀硬掩膜层（1），形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层（1）的掩蔽，在第一主面（001）的表面利用各向异性刻蚀方法进行刻蚀，在第一导电类型漂移区（01）内形成多个深沟槽（2），所述深沟槽（2）从第一主面（001）向第一导电类型漂移区（01）延伸；
步骤三. 在深沟槽（2）内填充第二导电类型材料，然后去除硬掩膜层（1），在第一导电类型漂移区（01）中形成第一导电类型柱（11）和第二导电类型柱（12）交替的超结结构；
步骤四. 通过光刻版的遮挡，在半导体基板的第一主面（001）上选择性注入第二导电类型离子，然后推阱，形成第二导电类型体区（13）；
步骤五. 在第二导电类型体区（13）之间的半导体基板的第一主面（001）上进行刻蚀，形成栅沟槽（04），然后生长一层氧化层，在栅沟槽（04）内形成栅氧化层（19），在第二导电类型体区（13）上形成第一绝缘介质层（14）；
步骤六. 在第一主面（001）上淀积一层导电半导体层，通过光刻版的遮挡，对导电半导体层进行选择性刻蚀，保留栅沟槽（04）内的导电半导体层形成栅电极（15）；保留第一绝缘介质层（14）上的导电半导体层形成集成电容区（03）的栅电容板（16）；
步骤七. 通过光刻版的遮挡，在第二导电类型体区（13）内注入第一导电类型离子，形成第一导电类型源区（17）；
步骤八. 在表面淀积绝缘介质层，形成第二绝缘介质层（18），通过光刻版的遮挡，对第二绝缘介质层（18）进行刻蚀开孔，在第一导电类型源区（17）和第二导电类型体区（13）上形成源极接触孔，在源极接触孔内填充金属，形成源极金属（20），在半导体基板的第二主面（002）上淀积金属，形成漏极金属（21）。
7.根据权利要求6所述的一种优化开关特性的超结半导体器件的制作方法，其特征是，所述硬掩膜层（1）的材料为LPTEOS或SiO2或Si3N4。
8.根据权利要求6所述的一种优化开关特性的超结半导体器件的制作方法，其特征是，所述第二绝缘介质层（18）的材料为SiO2或BPSG。
9.根据权利要求6所述的一种优化开关特性的超结半导体器件的制作方法，其特征是，所述步骤五中的栅氧化层（19）和第一绝缘介质层（14）可以同时形成，所述步骤六中的栅电极（15）和栅电容板（16）可以同时形成。
一种优化开关特性的超结半导体器件及制造方法
技术领域
背景技术
发明内容
步骤二. 在第一主面上淀积硬掩膜层，选择性地刻蚀硬掩膜层，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层的掩蔽，在第一主面的表面利用各向异性刻蚀方法进行刻蚀，在第一导电类型漂移区内形成多个深沟槽，所述深沟槽从第一主面向第一导电类型漂移区延伸；
步骤三. 在深沟槽内填充第二导电类型材料，然后去除硬掩膜层，在第一导电类型漂移区中形成第一导电类型柱和第二导电类型柱交替的超结结构；
步骤四. 通过光刻版的遮挡，在半导体基板的第一主面上选择性注入第二导电类型离子，然后推阱，形成第二导电类型体区；
步骤五. 在第二导电类型体区之间的半导体基板的第一主面上进行刻蚀，形成栅沟槽，然后生长一层氧化层，在栅沟槽内形成栅氧化层，在第二导电类型体区上形成第一绝缘介质层；
步骤六. 在第一主面上淀积一层导电半导体层，通过光刻版的遮挡，对导电半导体层进行选择性刻蚀，保留栅沟槽内的导电半导体层形成栅电极；保留第一绝缘介质层上的导电半导体层形成集成电容区的栅电容板；
步骤七. 通过光刻版的遮挡，在第二导电类型体区内注入第一导电类型离子，形成第一导电类型源区；
步骤八. 在表面淀积绝缘介质层，形成第二绝缘介质层，通过光刻版的遮挡，对第二绝缘介质层进行刻蚀，第一导电类型源区和第二导电类型体区上形成接触孔，在接触孔内填充金属，形成源极金属，在半导体基板的第二主面上淀积金属，形成漏极金属。
2）本发明器件开关速度降低的同时并不增加器件的弥勒电容，因此可以有效的改善器件的开关特性，降低开关过程的dV/dt，降低器件对系统EMI的影响；
3）本发明集成电容区的形成工艺与现有半导体器件的制造工艺完全兼容；
4）本发明不增加任何工艺步骤的情况下完成了集成电容区的制造，因此不增加任何成本。
附图3为本发明实施例附图1沿B-B’的剖面结构示意图；
附图4为本发明实施例附图1沿C-C’的剖面结构示意图；
附图5～10为本发明以N型沟槽栅型超结半导体器件为例的具体实施步骤沿C-C’的剖视结构示意图，其中：
附图5为形成半导体基板的剖视结构示意图；
附图6为形成深沟槽的剖视结构示意图；
附图7为形成超结结构的剖视结构示意图；
附图8为形成第二导电类型体区的剖视结构示意图；
附图9 为形成栅沟槽、第一绝缘介质层和栅氧化层的剖视结构示意图；
附图10为形成栅电极和集成电容区的栅电容板的剖视结构示意图；
附图标记说明：001—第一主面；002—第二主面；01—第一导电类型漂移区；02—第一导电类型衬底；03—集成电容区；04—栅沟槽；11—第一导电类型柱；12—第二导电类型型柱；13—第二代导电类型体区；14—第一绝缘介质层；15—栅电极；16—栅电容板；17——第一导电类型源区；18—第二绝缘介质层；19—栅氧化层；20—源极金属；21—漏极金属；1—硬掩模层；2—深沟槽。
具体实施方式
如附图6所示，步骤二. 在第一主面001上淀积硬掩膜层1，所述硬掩膜层1的材料为LPTEOS或SiO2或Si3N4，选择性地刻蚀硬掩膜层1，形成多个用于沟槽刻蚀的硬掩膜窗口，通过硬掩膜层1的掩蔽，在第一主面001的表面利用各向异性刻蚀方法进行刻蚀，在第一导电类型漂移区01内形成多个深沟槽2，所述深沟槽2从第一主面001向第一导电类型漂移区01延伸，所述硬掩膜层1的材料为LPTEOS或SiO2或Si3N4；
如附图7所示，步骤三. 在深沟槽2内填充第二导电类型材料，然后去除硬掩膜层1，在第一导电类型漂移区01中形成第一导电类型柱11和第二导电类型柱12交替的超结结构；
如附图8所示，步骤四. 通过光刻版的遮挡，在半导体基板的第一主面001上选择性注入第二导电类型离子，然后推阱，形成第二导电类型体区13；
如附图9所示，步骤五. 在第二导电类型体区13之间的半导体基板的第一主面001上进行刻蚀，形成栅沟槽04，然后生长一层氧化层，在栅沟槽04内形成栅氧化层19，在第二导电类型体区13上形成第一绝缘介质层14，所述栅氧化层19和第一绝缘介质层14可以同时形成；
如附图10所示，步骤六. 在第一主面001上淀积一层导电半导体层，所述导电半导体层为掺杂多晶硅，通过光刻版的遮挡，对导电半导体层进行选择性刻蚀，保留栅沟槽04内的导电半导体层形成栅电极15；保留第一绝缘介质层14上的导电半导体层形成集成电容区03的栅电容板16，所述栅电极15和栅电容板16可以同时形成；步骤七. 通过光刻版的遮挡，在第二导电类型体区13内注入第一导电类型离子，形成第一导电类型源区17；
如附图4所示，步骤八. 在表面淀积绝缘介质层，形成第二绝缘介质层18，所述第二绝缘介质层18的材料为SiO2或BPSG，通过光刻版的遮挡，对第二绝缘介质层18进行刻蚀开孔，第一导电类型源区17和第二导电类型体区13上形成源极接触孔，在源极接触孔内填充金属，形成源极金属20，在半导体基板的第二主面002上淀积金属，形成漏极金属21。
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