半导体封装及其制造方法
阅读：787发布：2020-05-08
专利汇可以提供半导体封装及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 提供 半导体 封装结构，其包含经 图案化 导电层，所述经图案化导电层具有前表面、后表面以及连接所述前表面和所述后表面的侧表面。所述半导体封装结构进一步包含：第一 半导体芯片 ，其在所述前表面上并且电连接到所述经图案化导电层；第一囊封物，其至少 覆盖 所述经图案化导电层的所述后表面；以及第二囊封物，其至少覆盖所述经图案化导电层的所述前表面，所述侧表面由所述第一囊封物和所述第二囊封物中的一个覆盖。，下面是半导体封装及其制造方法专利的具体信息内容。
1.一种半导体封装结构，其包括：
经图案化导电层，其具有前表面、后表面以及连接所述前表面和所述后表面的侧表面；
第一半导体芯片，其在所述前表面上并且电连接到所述经图案化导电层；
第一囊封物，其至少覆盖所述经图案化导电层的所述后表面；以及
第二囊封物，其至少覆盖所述经图案化导电层的所述前表面，所述侧表面由所述第一囊封物和所述第二囊封物中的一个覆盖。
2.根据权利要求1所述的半导体封装结构，其中所述第一囊封物包括环氧树脂和填充物。
3.根据权利要求1所述的半导体封装结构，其进一步包括在所述经图案化导电层的所述后表面上并且由所述第一囊封物围绕的导电元件。
4.根据权利要求1所述的半导体封装结构，其中所述第一囊封物覆盖所述经图案化导电层的所述后表面和所述侧表面。
5.根据权利要求4所述的半导体封装结构，其中所述第一囊封物的水吸收速率小于或等于0.5％。
6.根据权利要求4所述的半导体封装结构，所述第一囊封物的杨氏模量大于或等于
15GPa。
7.根据权利要求1所述的半导体封装结构，其中边界介接所述第一囊封物和所述第二囊封物。
8.根据权利要求1所述的半导体封装结构，其中所述经图案化导电层包括核心衬底。
9.根据权利要求1所述的半导体封装结构，其进一步包括在所述经图案化导电层的所述后表面上并且电连接到所述经图案化导电层的第二半导体芯片。
10.一种半导体衬底，其包括：
经图案化导电层，其具有前表面、后表面以及连接所述前表面和所述后表面的侧表面；
囊封物，其覆盖所述经图案化导电层的所述后表面和所述侧表面。
11.根据权利要求10所述的半导体衬底，其中所述经图案化导电层包括第一导电层、第二导电层以及电连接所述第一导电层和所述第二导电层的导电通孔。
12.根据权利要求10所述的半导体衬底，其中所述经图案化导电层包括核心衬底。
13.根据权利要求10所述的半导体衬底，其进一步包括在所述经图案化导电层上方的阻焊层。
14.根据权利要求10所述的半导体衬底，其进一步包括多个介电单元，并且所述囊封物填充邻近介电单元之间的间隙。
15.一种用于制造半导体封装结构的方法，其包括：
提供载体；
在所述载体上方形成经图案化导电层，所述经图案化导电层具有接触所述载体的前表面、后表面，以及连接所述前表面和所述后表面的侧表面；
在所述经图案化导电层上方形成第一囊封物，覆盖所述第一囊封物的所述后表面和所述侧表面；以及
移除所述载体由此暴露所述经图案化导电层的所述前表面。
16.根据权利要求15所述的方法，其进一步包括：
在移除所述载体之后在所述前表面上方安置半导体芯片；以及
形成覆盖所述半导体芯片、所述前表面和所述第一囊封物的第二囊封物。
17.根据权利要求15所述的方法，其进一步包括移除所述第一囊封物的一部分由此通过开口暴露所述经图案化导电层的一部分。
18.根据权利要求15所述的方法，其进一步包括在形成所述第一囊封物之前形成从所述经图案化导电层的所述后表面伸出的导电元件。
19.根据权利要求18所述的方法，其进一步包括移除所述第一囊封物的一部分由此暴露所述导电元件。
20.根据权利要求16所述的方法，其中所述经图案化导电层包括多个介电单元，所述第一囊封物填充邻近介电单元之间的间隙，并且在安置所述半导体芯片之前分隔所述多个介电单元。
半导体封装及其制造方法
技术领域
背景技术
[0002] 近年来，随着对电子产品市场和高级处理技术的越来越高的要求，越来越多的3C产品强调便携式便利性和市场要求的大众化，常规的信号芯片封装技术无法满足市场的越来越新的要求，已变成众所周知的产品趋势是设计和生产具有轻、薄、短和小、增大的封装密度以及低成本的特性的产品。因此，在轻、薄、短和小的前提下，通过使用各种堆叠封装方式集成具有不同功能的各种集成电路(IC)，以便减小封装体积和封装厚度，这是对各种封装产品市场调研的主流。发明内容
[0003] 本发明的一些实施例提供半导体封装结构，其包含经图案化导电层，所述经图案化导电层具有前表面、后表面以及连接前表面和后表面的侧表面。所述半导体封装结构进一步包含：第一半导体芯片，其在所述前表面上并且电连接到经图案化导电层；第一囊封物，其至少覆盖经图案化导电层的后表面；以及第二囊封物，其至少覆盖经图案化导电层的前表面，所述侧表面由第一囊封物和第二囊封物中的一个覆盖。
[0004] 本发明的一些实施例提供半导体衬底，其包含经图案化导电层，所述经图案化导电层具有前表面、后表面以及连接前表面和后表面的侧表面。所述半导体衬底进一步包含覆盖经图案化导电层的后表面和侧表面的囊封物。
[0005] 本发明的一些实施例提供用于制造半导体封装结构的方法。所述方法包含提供载体、在载体上方形成经图案化导电层。所述经图案化导电层具有接触载体的前表面、后表面以及连接前表面和后表面的侧表面。在经图案化导电层上方形成第一囊封物、覆盖第一囊封物的后表面和侧表面，并且移除载体由此暴露经图案化导电层的前表面。附图说明
[0006] 当结合附图阅读时从以下详细描述最好地理解本发明的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。
[0007] 图1A示出了根据本发明的一些比较实施例的半导体封装的截面。
[0008] 图1B示出了根据本发明的一些比较实施例的半导体封装的截面。
[0009] 图2A到图2E示出了根据本发明的一些比较实施例在中间制造操作期间的半导体衬底的截面。
[0010] 图3A示出了根据本发明的一些实施例的具有1层嵌入迹线衬底(ETS)的芯片级封装(CSP)的截面。
[0011] 图3B示出了根据本发明的一些实施例的具有1层嵌入迹线衬底(ETS)的栅格阵列(LGA)封装的截面。
[0012] 图4A到图4G示出了根据本发明的一些实施例的在中间制造操作期间的图3A的半导体封装的截面。
[0013] 图5A示出了根据本发明的一些实施例的图4B的半导体衬底的截面。
[0014] 图5B示出了根据本发明的一些实施例的准备用于单体化的图4C的半导体衬底的截面。
[0015] 图6A到图6F示出了根据本发明的一些实施例的在中间制造操作期间的图3B的半导体封装的截面。
[0016] 图7A到图7E示出了根据本发明的一些实施例的在中间制造操作期间的半导体封装的截面。
[0017] 图8A示出了根据本发明的一些实施例的图7A的半导体衬底的截面。
[0018] 图8B示出了根据本发明的一些实施例的准备用于单体化的图7B的半导体衬底的截面。
[0019] 图9A示出了根据本发明的一些实施例的具有2层嵌入迹线衬底(ETS)的芯片级封装(CSP)的截面。
[0020] 图9B示出了根据本发明的一些实施例的具有2层嵌入迹线衬底(ETS)的栅格阵列(LGA)封装的截面。
[0021] 图10A到图10G示出了根据本发明的一些实施例的在中间制造操作期间的图9A的半导体封装的截面。
[0022] 图10CA、图10CB、图10CC图10CD是根据本发明的一些实施例的在中间制造操作期间的半导体封装的截面。
[0023] 图11A示出了根据本发明的一些实施例的图10B的半导体衬底的截面。
[0024] 图11B示出了根据本发明的一些实施例的准备用于单体化的图10C的半导体衬底的截面。
[0025] 图12A到图12E示出了根据本发明的一些实施例的在中间制造操作期间的图9A的半导体封装的截面。
[0026] 图13A示出了根据本发明的一些实施例的图12A的半导体衬底的截面。
[0027] 图13B示出了根据本发明的一些实施例的准备用于单体化的图12B的半导体衬底的截面。
[0028] 图14A到图14F示出了根据本发明的一些实施例的在中间制造操作期间的图9B的半导体封装的截面。
[0029] 图15A示出了根据本发明的一些实施例的图14B的半导体衬底的截面。
[0030] 图15B示出了根据本发明的一些实施例的准备用于单体化的图14C的半导体衬底的截面。
[0031] 图16A、图16B和图16C示出了根据本发明的一些实施例的具有与无源装置集成的2层嵌入迹线衬底(ETS)的芯片级封装(CSP)的截面。
[0032] 图17A示出了根据本发明的一些实施例的具有1层模制互连衬底(MIS)的芯片级封装(CSP)的截面。
[0033] 图17B示出了根据本发明的一些实施例的具有1层模制互连衬底(MIS)的栅格阵列(LGA)的截面。
[0034] 图18A到图18G示出了根据本发明的一些实施例的在中间制造操作期间的图17A的半导体封装的截面。
[0035] 图18AA、图18BB、图18CC、图18DD、图18EE、图18FF和图18GG示出了根据本发明的一些实施例的在中间制造操作期间的具有2层MIS的半导体封装的截面。
[0037] 图18AA"、图18BB"、图18CC"和图18DD"示出了根据本发明的一些实施例的在中间制造操作期间的具有2层可打印介电ETS的半导体封装的截面。
[0038] 图19A示出了根据本发明的一些实施例的图18B的半导体衬底的截面。
[0039] 图19B示出了根据本发明的一些实施例的准备用于单体化的图18C的半导体衬底的截面。
[0040] 图20A示出了根据本发明的一些实施例的具有垂直模制边界的核心半导体封装的截面。
[0041] 图20B示出了根据本发明的一些实施例的具有水平模制边界的核心半导体封装的截面。
[0042] 图21A到图21D示出了根据本发明的一些实施例的在中间制造操作期间的图20A的核心半导体封装的截面。
[0043] 图22A到图22E示出了根据本发明的一些实施例的在中间制造操作期间的图20B的核心半导体封装的截面。
[0044] 图23A到图23E示出了根据本发明的一些实施例的在中间制造操作期间的图20B的核心半导体封装的截面。
具体实施方式
[0045] 以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本发明。当然，这些只是实例且并不意图为限制性的。在本发明中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
[0046] 用于车辆应用的电子封装倾向于紧凑型/薄封装构形和高可靠性。在前述电子封装中，载体包含引线框和有机衬底。与基于有机衬底的对应物相比，基于引线框的产品拥有更高的可靠性但是更厚并且在导线布线中不太多功能。另一方面，基于有机衬底的产品可以拥有一或多个导线层以便在导线布线中展现其多功能性。然而，当基于有机衬底的封装厚度小于100微米或甚至50微米时，在封装过程期间需要载体附接和去载体操作以补偿衬底的弱机械强度。
[0047] 载体附接和去载体操作增加了封装过程的成本。另外，在模制操作期间，附接的衬底易于从载体剥离并且在高温处理期间引起玉米花效应。最后，在最终封装产品中，有机衬底(介电材料)直接地暴露于周围环境并且由于其高吸湿性(湿气吸收)可以产生可靠性问题。
[0048] 紧急需要的是在封装操作期间具有适当可靠性并且具有缓解在衬底处的水分吸收的后果的保护层的薄封装结构(例如，与100微米相比更薄的衬底)。
[0049] 本发明提供具有囊封导线层(例如，介电质、导线、焊料凸块)的第一模制品和囊封接合到导线层的裸片的第二模制品的封装结构。第一模制品随后被研磨以暴露焊料凸块。本发明还提供了具有囊封导线层(例如，介电质、导线)的第一模制品和囊封接合到导线层的裸片的第二模制品的封装结构。第一模制品随后被激光钻孔以暴露导线层的一部分和其上的植入焊料凸块。在封装期间操作第一模制品为导线层提供机械支撑，覆盖导线层的底部表面和侧表面以便缓解湿气吸收问题。
[0050] 参考图1A，图1A示出了根据本发明的一些比较实施例的具有1层嵌入迹线衬底(ETS)100和接合到ETS 100的顶部表面的半导体裸片110倒装芯片的半导体封装的截面。模制化合物120囊封半导体裸片110的顶部和侧面以及ETS 100的顶部表面。在当前比较实施例中，模制化合物120没有覆盖ETS 100的侧面100S。在一些实施例中，ETS 100的侧面100S暴露于环境并且暴露的侧面100S可以由例如BT(双马来酰亚胺-三嗪)树脂或环氧树脂的有机介电材料组成。
[0051] 参考图1B，图1B示出了根据本发明的一些比较实施例的具有2层嵌入迹线衬底(ETS)101和接合到ETS 101的顶部表面的半导体裸片111倒装芯片的半导体封装的截面。模制化合物120囊封半导体裸片111的顶部和侧面以及ETS 101的顶部表面。在当前比较实施例中，模制化合物120没有覆盖多层ETS 101的侧面101S。在一些实施例中，多层ETS 101的侧面101S暴露于环境并且暴露的侧面101S可以由例如BT(双马来酰亚胺-三嗪)树脂或环氧树脂的有机介电材料组成。
[0052] 如先前论述，有机材料直接地暴露于周围环境并且由于其高吸湿性(潮湿吸收)可以产生可靠性问题。因此，图1A和图1B中示出的半导体封装的可靠性可极大地受到所使用的有机衬底材料的吸湿性的影响。
[0053] 图2A到图2E示出了根据本发明的一些比较实施例在中间制造操作期间的薄半导体衬底的截面。在一些比较实施例中，所制造的半导体衬底具有小于100μm的厚度。在图2A中，提供涂覆有铜层211的第一载体201。图案化层211'(例如，光致抗蚀剂层)安置在铜层211上方，以便在图2B中形成经图案化的铜层212。在图2C中焊料掩模213随后在经图案化的铜层212上形成且经图案化。具有涂覆在至少一个表面上的铜层215的第二载体202通过按压操作经由经图案化的焊料掩模213层合到第一载体201，如图2D中所说明。随后在图2E中执行去载体操作以从第二载体202以及其上的层合层拆卸第一载体201，随后是铜闪蚀以暴露焊料掩模213的表面远离铜层215。到了图2E，薄衬底中的第一导电迹线217的一部分通过第二载体202的支撑形成，并且在薄衬底的机械强度足以用于各种制造处理之前其它导电迹线可以通过类似载体附接和去载体操作进一步堆叠在第一导电迹线217上。
[0054] 如先前论述，载体附接和去载体操作增加了封装过程的成本并且所附接的衬底易于从载体剥离并且在高温处理期间引起玉米花效应。
[0055] 参考图3A，图3A示出了根据本发明的一些实施例的具有1层嵌入迹线衬底(ETS)的芯片级封装(CSP)30A的截面。CSP 30A包含经图案化导电层301，例如，嵌入于有机介电层中的1层导电迹线。经图案化导电层301具有前表面301F和与前表面301F相对的后表面301B。前表面301F与后表面301B相比更接近半导体芯片302。在一些实施例中，前表面301F暴露嵌入迹线的一部分以便在经图案化导电层301与半导体芯片302之间形成电气连接。
[0056] CSP 30A进一步包含放置在经图案化导电层301的后表面301B处的第一囊封物303A。如图3A中所示，第一囊封物303A覆盖经图案化导电层301的后表面301B和侧表面
301S。因为经图案化导电层301的侧表面301S可以由具有高吸湿性的有机介电材料组成，所以在侧表面301S处第一囊封物303A的覆盖可能降低在有机介电材料处的吸水率并且防止经图案化导电层301降解。CSP 30A进一步包含放置在经图案化导电层301的前表面301F处的第二囊封物303B。第二囊封物303B覆盖半导体芯片302的顶部、侧面和底部以及经图案化导电层301的前表面301F。在CSP 30A的边缘处，第一囊封物303A和第二囊封物303B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在CSP 30A中可以观察到与经图案化导电层301的前表面301F基本上齐平的水平边界。
301S。因为经图案化导电层301的侧表面301S可以由具有高吸湿性的有机介电材料组成，所以在侧表面301S处第一囊封物303A的覆盖可能降低在有机介电材料处的吸水率并且防止经图案化导电层301降解。CSP 30A进一步包含放置在经图案化导电层301的前表面301F处的第二囊封物303B。第二囊封物303B覆盖半导体芯片302的顶部、侧面和底部以及经图案化导电层301的前表面301F。在CSP 30A的边缘处，第一囊封物303A和第二囊封物303B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在CSP 30A中可以观察到与经图案化导电层301的前表面301F基本上齐平的水平边界。
[0057] 图3A的CSP 30A进一步包含放置在经图案化导电层301的后表面301B处并且电连接到经图案化导电层301中的嵌入迹线的导电元件305。在一些实施例中，导电元件305由第一囊封物303A部分围绕。举例来说，如图3A中所描绘，导电元件305包含由第一囊封物303A横向地囊封的第一部分305A以及从第一囊封物303A的表面伸出的第二部分305B。第一部分305A和第二部分305B物理地接合并且可以由相同或不同材料组成。举例来说，第一部分
305A可以由呈焊料柱或铜柱形式的焊料或铜组成。第二部分305B可以由焊料凸块或焊料球组成。在一些实施例中，第一部分305A具有与经图案化导电层301中的嵌入迹线直接接触的第一表面和与第一表面相对的第二表面。第二表面与第一囊封物303A的底部表面共面。第一囊封物303A的底部表面与第一囊封物303A的顶部表面相比距离半导体芯片302更远。
305A可以由呈焊料柱或铜柱形式的焊料或铜组成。第二部分305B可以由焊料凸块或焊料球组成。在一些实施例中，第一部分305A具有与经图案化导电层301中的嵌入迹线直接接触的第一表面和与第一表面相对的第二表面。第二表面与第一囊封物303A的底部表面共面。第一囊封物303A的底部表面与第一囊封物303A的顶部表面相比距离半导体芯片302更远。
[0058] CSP 30A的第一囊封物303A可以由环氧树脂和填充物组成以用于热传导增强。填充物可以是球形或柱形的。在一些实施例中，由于在第一囊封物303A的底部表面处的平坦化操作，在此类底部表面处可以观察到不完整的填充物，例如，在破裂球体或破裂柱形中的填充物。为了防止在经图案化导电层301的有机介电材料处的吸水，第一囊封物303A可具有低于所囊封的有机材料的例如小于或等于0.5％的吸水率。第一囊封物303A可以选自具有大于或等于15GPa的杨氏模量的介电材料以在经图案化导电层301的制造和处理期间为其提供足够的机械支撑。
[0059] 第二囊封物303B可以由与第一囊封物303A相同或不同的材料组成。举例来说，第二囊封物303B可以由或可以不由环氧树脂和填充物、不完整填充物组成。第二囊封物303B可能具有或可能不具有小于或等于0.5％的吸水率或大于或等于15GPa的杨氏模量。
[0060] 图3B示出了根据本发明的一些实施例的具有1层嵌入迹线衬底(ETS)的栅格阵列(LGA)封装30B。在图3B和图3A中的相同数字标记指示类似元件或其等效物并且此处为简洁起见不再重复。LGA封装30B中的导电元件305可以由通过第一囊封物303A横向地围绕的焊料柱组成。焊料柱的底部可以与第一囊封物303A的底部表面共面。
[0061] 图4A到图4G示出了根据本发明的一些实施例的在中间制造操作期间的图3A的CSP 30A的截面。在图4A中，经图案化导电层301(例如，1层嵌入迹线结构)形成于载体400上。经图案化导电层301具有与载体400接触的前表面301F和与前表面301F相对的后表面301B。经图案化导电层301的侧表面301S连接前表面301F和后表面301B。在一些实施例中，有机介电材料经图案化以暴露导电迹线的一部分。在图4B中，导电元件的第一部分305A(例如，铜柱或焊料柱)例如通过光刻操作经由先前从有机介电材料暴露的开口连接到导电迹线。导电元件的第一部分305A从经图案化导电层301的后表面301B伸出。第一囊封层303A'形成为覆盖导电元件的第一部分305A、经图案化导电层301的后表面301B和侧表面301S，如图4C中所示。在单体化操作之前多个经图案化导电层单元可以形成于载体400上直到图4C中的操作，如将在图5A和图5B中所论述。
[0062] 图4D示出了去载体操作，其中载体400从经图案化导电层301和第一囊封层303A'脱离并且暴露经图案化导电层301的前表面301F。半导体芯片302是接合到在经图案化导电层301的前表面301F处暴露的导电迹线并且随后通过第二囊封层303B'囊封的倒装芯片。如图4E中所示，第二囊封层303B'覆盖半导体芯片302、经图案化导电层301的前表面301F以及第一囊封层303A'。图4F是平坦化或薄化操作，其中第一囊封层303A'经平坦化或薄化直至暴露导电元件的第一部分305A或形成由第一囊封物303A和导电元件的第一部分305A组成的共面表面。第二囊封层303B'可以任选地在当前操作或先前操作处薄化以获得具有所期望的厚度的第二囊封物303B。在图4G中，导电元件的第二部分305B(例如，焊料球或焊料凸块)连接到第一部分305A，电连接到经图案化导电层301和半导体芯片302。
[0063] 图5A示出了根据本发明的一些实施例的图4B的半导体衬底50A的截面，并且图5B示出了根据本发明的一些实施例的准备用于单体化的图4C的半导体衬底50B的截面。如先前描述，在单体化操作之前多个经图案化导电层单元500A、500B、500C和500D形成于载体400上，如图5A中所示。随后，第一囊封层303A'形成于多个经图案化导电层单元500A、500B、
500C和500D上方，填充邻近经图案化导电层单元之间的间隙500AB、500BC和500CD。半导体衬底50B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层303A'覆盖的侧表面301S，如图4C中所说明。
500C和500D上方，填充邻近经图案化导电层单元之间的间隙500AB、500BC和500CD。半导体衬底50B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层303A'覆盖的侧表面301S，如图4C中所说明。
[0064] 图6A到图6F示出了根据本发明的一些实施例的在中间制造操作期间的图3B的LGA封装30B的截面。在图6A中，经图案化导电层301(例如，1层嵌入迹线结构)形成于载体600上。经图案化导电层301具有与载体600接触的前表面301F和与前表面301F相对的后表面301B。经图案化导电层301的侧表面301S连接前表面301F和后表面301B。在一些实施例中，有机介电材料经图案化以暴露导电迹线的一部分。在图6B中，导电元件305(例如，焊料凸块或焊料球)经由先前从有机介电材料暴露的开口连接到导电迹线。导电元件的第一部分
305A从经图案化导电层301的后表面301B伸出。第一囊封层303A'形成为覆盖导电元件305、经图案化导电层301的后表面301B和侧表面301S，如图6C中所示。在单体化操作之前多个经图案化导电层单元可以形成于载体600上直到图6C中的操作。
305A从经图案化导电层301的后表面301B伸出。第一囊封层303A'形成为覆盖导电元件305、经图案化导电层301的后表面301B和侧表面301S，如图6C中所示。在单体化操作之前多个经图案化导电层单元可以形成于载体600上直到图6C中的操作。
[0065] 图6D示出了去载体操作，其中载体600从经图案化导电层301和第一囊封层303A'脱离并且暴露经图案化导电层301的前表面301F。半导体芯片302是接合到在经图案化导电层301的前表面301F处暴露的导电迹线并且随后通过第二囊封层303B'囊封的倒装芯片。如图6E中所示，第二囊封层303B'覆盖半导体芯片302、经图案化导电层301的前表面301F以及第一囊封层303A'。图6F是平坦化或薄化操作，其中第一囊封层303A'经平坦化或薄化直至暴露导电元件305形成由第一囊封物303A和导电元件305组成的共面表面。第二囊封层303B'可以任选地在当前操作或先前操作处薄化以获得具有所期望的厚度的第二囊封物
303B。
303B。
[0066] 图7A到图7E示出了根据本发明的一些实施例的在中间制造操作期间的半导体封装的截面。在图7A中，经图案化导电层301(例如，1层嵌入迹线结构)形成于载体700上。经图案化导电层301具有与载体700接触的前表面301F和与前表面301F相对的后表面301B。经图案化导电层301的侧表面301S连接前表面301F和后表面301B。在一些实施例中，有机介电材料经图案化以暴露导电迹线的一部分。在图7B中，第一囊封层303A'形成为覆盖经图案化导电层301和载体700。在单体化操作之前多个经图案化导电层单元可以形成于载体700上直到图7B中的操作，如将在图8A和图8B中所描述。
[0067] 图7C示出了去载体操作，其中载体700从经图案化导电层301和第一囊封层303A'脱离并且暴露经图案化导电层301的前表面301F。半导体芯片302是接合到在经图案化导电层301的前表面301F处暴露的导电迹线并且随后通过第二囊封层303B'囊封的倒装芯片。第二囊封层303B'覆盖半导体芯片302、经图案化导电层301的前表面301F和第一囊封层303A'。任选地，第一囊封层303A'可以经平坦化或薄化直至第一囊封物303A具有所期望的厚度。在图7D中，移除第一囊封物303A的一部分以经由开口303C暴露经图案化导电层301中的导电迹线。在一些实施例中，开口303C通过机械加工、激光或光蚀刻形成。激光的类型包含二氧化碳激光、YAG(钇铝石榴石)激光、准分子激光等，其中二氧化碳激光是优选的。在一些实施例中，开口的尺寸是根据导电元件305(例如，焊料球或焊膏)的大小确定的。如图7E中所示，导电元件305可以放置或填充到开口303C中，随后是恰当的回焊操作。导电元件305可以从第一囊封物303A的底部表面伸出。
[0068] 图8A示出了根据本发明的一些实施例的图7A的半导体衬底80A的截面，并且图8B示出了根据本发明的一些实施例的准备用于单体化的图7B的半导体衬底80B的截面。如先前描述，在单体化操作之前多个经图案化导电层单元800A、800B、800C和800D形成于载体700上，如图8A中所示。随后，第一囊封层303A'形成于多个经图案化导电层单元800A、800B、
800C和800D上方，填充邻近经图案化导电层单元之间的间隙500AB、500BC和500CD。半导体衬底80B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层303A'覆盖的侧表面301S，如图7B中所说明。
800C和800D上方，填充邻近经图案化导电层单元之间的间隙500AB、500BC和500CD。半导体衬底80B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层303A'覆盖的侧表面301S，如图7B中所说明。
[0069] 参考图9A，图9A示出了根据本发明的一些实施例的具有2层嵌入迹线衬底(ETS)的芯片级封装(CSP)90A的截面。CSP 90A包含经图案化导电层901，例如，至少部分嵌入于有机介电质层9010中的2层导电迹线。举例来说，2层导电迹线包含接近前表面901F的第一导电层9011、接近后表面901B的第二导电层9012，以及连接第一导电层9011和第二导电层9012的导电通孔9013。第二导电层9012可以从有机介电层9010暴露。经图案化导电层901具有前表面901F和与前表面901F相对的后表面901B。前表面901F与后表面901B相比更接近半导体芯片902。在一些实施例中，前表面901F暴露嵌入迹线的一部分以便在经图案化导电层901与半导体芯片902之间形成电气连接。
[0070] CSP 90A进一步包含放置在经图案化导电层901的后表面901B处的第一囊封物903A。如图9A中所示，第一囊封物903A覆盖经图案化导电层901的后表面901B和侧表面
901S。因为经图案化导电层901的侧表面901S可以由具有高吸湿性的有机介电材料组成，所以在侧表面901S处第一囊封物903A的覆盖可能降低在有机介电材料处的吸水率并且防止经图案化导电层901降解。CSP 90A进一步包含放置在经图案化导电层901的前表面901F处的第二囊封物903B。第二囊封物903B覆盖半导体芯片902的顶部、侧面和底部以及经图案化导电层901的前表面901F。在CSP 90A的边缘处，第一囊封物903A和第二囊封物903B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在CSP 90A中可以观察到与经图案化导电层901的前表面901F基本上齐平的水平边界。
901S。因为经图案化导电层901的侧表面901S可以由具有高吸湿性的有机介电材料组成，所以在侧表面901S处第一囊封物903A的覆盖可能降低在有机介电材料处的吸水率并且防止经图案化导电层901降解。CSP 90A进一步包含放置在经图案化导电层901的前表面901F处的第二囊封物903B。第二囊封物903B覆盖半导体芯片902的顶部、侧面和底部以及经图案化导电层901的前表面901F。在CSP 90A的边缘处，第一囊封物903A和第二囊封物903B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在CSP 90A中可以观察到与经图案化导电层901的前表面901F基本上齐平的水平边界。
[0071] 图9A的CSP 90A进一步包含放置在经图案化导电层901的后表面901B处并且电连接到经图案化导电层901中的嵌入迹线的导电元件905。在一些实施例中，导电元件905由第一囊封物903A部分围绕。举例来说，如图9A中所描绘，导电元件905包含由第一囊封物903A横向地囊封的第一部分905A以及从第一囊封物903A的表面伸出的第二部分905B。第一部分905A和第二部分905B物理地接合并且可以由相同或不同材料组成。举例来说，第一部分
905A可以由呈焊料柱或铜柱形式的焊料或铜组成。第二部分905B可以由焊料凸块或焊料球组成。在一些实施例中，第一部分905A具有与经图案化导电层901中的嵌入迹线直接接触的第一表面和与第一表面相对的第二表面。第二表面与第一囊封物903A的底部表面共面。第一囊封物903A的底部表面与第一囊封物903A的顶部表面相比距离半导体芯片902更远。
905A可以由呈焊料柱或铜柱形式的焊料或铜组成。第二部分905B可以由焊料凸块或焊料球组成。在一些实施例中，第一部分905A具有与经图案化导电层901中的嵌入迹线直接接触的第一表面和与第一表面相对的第二表面。第二表面与第一囊封物903A的底部表面共面。第一囊封物903A的底部表面与第一囊封物903A的顶部表面相比距离半导体芯片902更远。
[0072] CSP 90A的第一囊封物903A可以由环氧树脂和填充物组成以用于热传导增强。填充物可以是球形或柱形的。在一些实施例中，由于在第一囊封物903A的底部表面处的平坦化操作，在此类底部表面处可以观察到不完整的填充物，例如，在破裂球体或破裂柱形中的填充物。为了防止在经图案化导电层901的有机介电材料处的吸水，第一囊封物903A可具有低于所囊封的有机材料的例如小于或等于0.5％的吸水率。第一囊封物903A可以选自具有大于或等于15GPa的杨氏模量的介电材料以在经图案化导电层901的制造和处理期间为其提供足够的机械支撑。
[0073] 第二囊封物903B可以由与第一囊封物903A相同或不同的材料组成。举例来说，第二囊封物903B可以由或可以不由环氧树脂和填充物、不完整填充物组成。第二囊封物903B可能具有或可能不具有小于或等于0.5％的吸水率或大于或等于15GPa的杨氏模量。
[0074] 图9B示出了根据本发明的一些实施例的具有1层嵌入迹线衬底(ETS)的栅格阵列(LGA)封装90B。在图9B和图3A中的相同数字标记指示类似元件或其等效物并且此处为简洁起见不再重复。LGA封装90B中的导电元件905可以由通过第一囊封物903A横向地围绕的焊料柱组成。焊料柱的底部可以与第一囊封物903A的底部表面共面。
[0075] 图10A到图10G示出了根据本发明的一些实施例的在中间制造操作期间的图9A的CSP 90A的截面。在图10A中，经图案化导电层901(例如，2层嵌入迹线结构)形成于载体1000上。经图案化导电层901具有与载体1000接触的前表面901F和与前表面901F相对的后表面901B。经图案化导电层901的侧表面901S连接前表面901F和后表面901B。连续导电层9011'覆盖载体1000的顶部表面并且连接第一导电层9011的个体图案。在图10B中，导电元件的第一部分905A(例如，铜柱或焊料柱)例如通过光刻操作经由先前从有机介电材料暴露的开口连接到导电迹线。导电元件的第一部分905A从经图案化导电层901的后表面901B伸出。第一囊封层903A'形成为覆盖导电元件的第一部分905A、经图案化导电层901的后表面901B和侧表面901S，如图10C中所示。在单体化操作之前多个经图案化导电层单元可以形成于载体
1000上直到图10C中的操作，如将在图11A和图11B中所论述。
1000上直到图10C中的操作，如将在图11A和图11B中所论述。
[0076] 图10D示出了去载体操作，其中载体1000从经图案化导电层901和第一囊封层903A'脱离并且暴露经图案化导电层901的前表面901F。连续导电层9011'在当前操作中通过闪蚀操作被移除。半导体芯片902是接合到在经图案化导电层901的前表面901F处暴露的导电迹线并且随后通过第二囊封层903B'囊封的倒装芯片。如图10E中所示，第二囊封层
903B'覆盖半导体芯片902、经图案化导电层901的前表面901F以及第一囊封层903A'。图10F是平坦化或薄化操作，其中第一囊封层903A'经平坦化或薄化直至暴露导电元件的第一部分905A或形成由第一囊封物903A和导电元件的第一部分905A组成的共面表面。第二囊封层
903B'可以任选地在当前操作或先前操作处薄化以获得具有所期望的厚度的第二囊封物
903B。在图10G中，导电元件的第二部分905B(例如，焊料球或焊料凸块)连接到第一部分
905A，电连接到经图案化导电层901和半导体芯片902。
903B'覆盖半导体芯片902、经图案化导电层901的前表面901F以及第一囊封层903A'。图10F是平坦化或薄化操作，其中第一囊封层903A'经平坦化或薄化直至暴露导电元件的第一部分905A或形成由第一囊封物903A和导电元件的第一部分905A组成的共面表面。第二囊封层
903B'可以任选地在当前操作或先前操作处薄化以获得具有所期望的厚度的第二囊封物
903B。在图10G中，导电元件的第二部分905B(例如，焊料球或焊料凸块)连接到第一部分
905A，电连接到经图案化导电层901和半导体芯片902。
[0077] 图10CA、图10CB、图10CC、图10CD是根据本发明的一些实施例的在中间制造操作期间的CSP 90A的截面。在图10CA中，在图10C中的操作之后，通过第一囊封层903A'的机械支撑，探测孔9030可以通过与导电元件905的第一部分905A对齐而打开。探测孔9030可以通过各种技术形成，包含(但不限于)在图7D中所描述的技术。图10CB是去载体操作，所述载体1000可以从经图案化导电层901脱离。在图10CC中，连续导电层9011'可以通过闪蚀操作移除。在图10CD中，测试探针1010B可以从后表面901B接近导电元件905的第一部分905A以执行各种电气测试。类似地，测试探针1010F可以从前表面901F接近导电性2层嵌入迹线结构的第一导电层9011以执行各种电气测试。在一些实施例中，同时使用测试探针1010B和测试探针1010F执行电气测试可以提供不良经图案化导电层单元的早期筛选并且在封装组装之后进一步减小裸片丢失率。
[0078] 在1层嵌入迹线结构中，光学检查用于不良经图案化导电层单元的早期筛选。然而，在2或更多层嵌入迹线结构中，本发明允许电气测试在薄衬底(例如，与100μm相比更薄的衬底)制造的早期阶段执行。通过在载体1000上方形成第一囊封层903A'，薄衬底的后续处理可以通过第一囊封层903A'单独支撑并且避免第二载体的应用，如在图2A到图2E中的比较实施例中所描述。
[0079] 图11A示出了根据本发明的一些实施例的图10B的半导体衬底110A的截面，并且图11B示出了根据本发明的一些实施例的准备用于单体化的图10C的半导体衬底110B的截面。
如先前描述，在单体化操作之前多个经图案化导电层单元1100A、1100B、1100C形成于载体
1000上，如图11A中所示。随后，第一囊封层903A'形成于多个经图案化导电层单元1100A、
1100B、1100C上方，填充邻近经图案化导电层单元之间的间隙1100AB和1100BC。半导体衬底
110B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层903A'覆盖的侧表面901S，如图10C中所说明。
如先前描述，在单体化操作之前多个经图案化导电层单元1100A、1100B、1100C形成于载体
1000上，如图11A中所示。随后，第一囊封层903A'形成于多个经图案化导电层单元1100A、
1100B、1100C上方，填充邻近经图案化导电层单元之间的间隙1100AB和1100BC。半导体衬底
110B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层903A'覆盖的侧表面901S，如图10C中所说明。
[0080] 图12A到图12E示出了根据本发明的一些实施例的在中间制造操作期间的图9A的CSP 90A的截面。在图12A中，经图案化导电层901(例如，2层嵌入迹线结构)形成于载体1200上。经图案化导电层901具有与载体1200接触的前表面901F和与前表面901F相对的后表面901B。经图案化导电层901的侧表面901S连接前表面901F和后表面901B。连续导电层9011'覆盖载体1000的顶部表面并且连接第一导电层9011的个体图案。在图12B中，第一囊封层
903A'形成为覆盖经图案化导电层901的后表面901B和侧表面901S。在单体化操作之前多个经图案化导电层单元可以形成于载体1200上直到图12B中的操作，如将在图13A和图13B中所论述。
903A'形成为覆盖经图案化导电层901的后表面901B和侧表面901S。在单体化操作之前多个经图案化导电层单元可以形成于载体1200上直到图12B中的操作，如将在图13A和图13B中所论述。
[0081] 图12C示出了去载体操作，其中载体1200从经图案化导电层901和第一囊封层903A'脱离并且暴露经图案化导电层901的前表面901F。连续导电层9011'在当前操作中通过闪蚀操作被移除。半导体芯片902是接合到在经图案化导电层901的前表面901F处暴露的导电迹线并且随后通过第二囊封层903B'囊封的倒装芯片。如图12C中所示，第二囊封层
903B'覆盖半导体芯片902、经图案化导电层901的前表面901F以及第一囊封层903A'。第一囊封层903A'可以在当前或先前操作中薄化直至所期望的厚度以获得第一囊封物903A。在图12D中，移除第一囊封物903A的一部分以暴露第二导电层9012的一部分。移除第一囊封物
903A在第一囊封物903A中形成与第二导电层9012的导电迹线对齐的开口903C。焊膏或焊料球安置于开口903C中并且通过恰当回焊操作填充开口以形成从第一囊封物903A的底部表面伸出的导电元件905。
903B'覆盖半导体芯片902、经图案化导电层901的前表面901F以及第一囊封层903A'。第一囊封层903A'可以在当前或先前操作中薄化直至所期望的厚度以获得第一囊封物903A。在图12D中，移除第一囊封物903A的一部分以暴露第二导电层9012的一部分。移除第一囊封物
903A在第一囊封物903A中形成与第二导电层9012的导电迹线对齐的开口903C。焊膏或焊料球安置于开口903C中并且通过恰当回焊操作填充开口以形成从第一囊封物903A的底部表面伸出的导电元件905。
[0082] 图13A示出了根据本发明的一些实施例的图12A的半导体衬底130A的截面，并且图13B示出了根据本发明的一些实施例的准备用于单体化的图12B的半导体衬底130B的截面。
如先前描述，在单体化操作之前多个经图案化导电层单元1300A、1300B、1300C形成于载体
1200上，如图13A中所示。随后，第一囊封层903A'形成于多个经图案化导电层单元1300A、
1300B、1300C上方，填充邻近经图案化导电层单元之间的间隙1300AB和1300BC。半导体衬底
130B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层903A'覆盖的侧表面901S，如图12B中所说明。
如先前描述，在单体化操作之前多个经图案化导电层单元1300A、1300B、1300C形成于载体
1200上，如图13A中所示。随后，第一囊封层903A'形成于多个经图案化导电层单元1300A、
1300B、1300C上方，填充邻近经图案化导电层单元之间的间隙1300AB和1300BC。半导体衬底
130B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层903A'覆盖的侧表面901S，如图12B中所说明。
[0083] 图14A到图14F示出了根据本发明的一些实施例的在中间制造操作期间的图9B的LGA封装90B的截面。在图14A中，经图案化导电层901(例如，2层嵌入迹线结构)形成于载体1400上。经图案化导电层901具有与载体1400接触的前表面901F和与前表面901F相对的后表面901B。经图案化导电层901的侧表面901S连接前表面901F和后表面901B。阻焊层9010'通过经图案化导电层901的第二导电层9012上方的开口经图案化。在图14B中，焊料球或焊膏安置在暴露第二导电层9012的开口处，随后是恰当回焊操作以形成导电元件905。导电元件905可从阻焊层9010'伸出。在图14C中，第一囊封层903A'形成为覆盖经图案化导电层901的后表面901B和侧表面901S。在单体化操作之前多个经图案化导电层单元可以形成于载体
1400上直到图14C中的操作，如将在图15A和图15B中所论述。
1400上直到图14C中的操作，如将在图15A和图15B中所论述。
[0084] 图14D示出了去载体操作，其中载体1400从经图案化导电层901和第一囊封层903A'脱离并且暴露经图案化导电层901的前表面901F。半导体芯片902是接合到在经图案化导电层901的前表面901F处暴露的导电迹线并且随后通过第二囊封层903B'囊封的倒装芯片。如图14E中所示，第二囊封层903B'覆盖半导体芯片902、经图案化导电层901的前表面
901F以及第一囊封层903A'。第一囊封层903A'随后在当前操作中薄化直至所期望的厚度以获得第一囊封物903A以从第一囊封物903A暴露导电元件905，如图14F中所示。在一些实施例中，第一囊封物903A的底部表面和导电元件905的暴露表面共面。
901F以及第一囊封层903A'。第一囊封层903A'随后在当前操作中薄化直至所期望的厚度以获得第一囊封物903A以从第一囊封物903A暴露导电元件905，如图14F中所示。在一些实施例中，第一囊封物903A的底部表面和导电元件905的暴露表面共面。
[0085] 图15A示出了根据本发明的一些实施例的图14B的半导体衬底150A的截面，并且图15B示出了根据本发明的一些实施例的准备用于单体化的图14C的半导体衬底150B的截面。
如先前描述，在单体化操作之前多个经图案化导电层单元1500A、1500B、1500C形成于载体
1400上，如图15A中所示。随后，第一囊封层903A'形成于多个经图案化导电层单元1500A、
1500B、1500C上方，填充邻近经图案化导电层单元之间的间隙1500AB和1500BC。半导体衬底
150B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层903A'覆盖的侧表面901S，并且阻焊层9010'的侧表面也由第一囊封层
903A'覆盖，如图14C中所说明。
如先前描述，在单体化操作之前多个经图案化导电层单元1500A、1500B、1500C形成于载体
1400上，如图15A中所示。随后，第一囊封层903A'形成于多个经图案化导电层单元1500A、
1500B、1500C上方，填充邻近经图案化导电层单元之间的间隙1500AB和1500BC。半导体衬底
150B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层903A'覆盖的侧表面901S，并且阻焊层9010'的侧表面也由第一囊封层
903A'覆盖，如图14C中所说明。
[0086] 图16A、图16B和图16C示出了具有与无源装置集成的2层嵌入迹线衬底(ETS)的芯片级封装(CSP)160A、160B、160C的截面。在图16A中，例如电阻器、电容器或电感器的无源装置907安置在经图案化导电层901的后表面901B处并且由第一囊封物903A囊封。在例如当前应用的图14B中所示的操作处无源装置907可以集成到经图案化导电层901并且经由经图案化导电层901电连接到半导体芯片902。
[0087] 在图16B中，多个无源装置907在经图案化导电层901的前表面901F处公开并且由第二囊封物903B囊封。额外的半导体芯片908是接合到后表面901B、通过第一囊封物903A囊封并且电耦合到经图案化导电层901中的导电迹线的倒装芯片。在例如在当前应用的图14E中所示的操作处多个无源装置907可以集成到经图案化导电层901。在例如在当前应用的图14B中所示的操作处额外半导体芯片908可以集成到经图案化导电层901。在图16C中的CSP
160C类似于在图16B中的CSP 160B，不同之处在于额外半导体芯片908被导线接合到后表面
901B、由第一囊封物903A囊封，并且电耦合到经图案化导电层901中的导电迹线。
160C类似于在图16B中的CSP 160B，不同之处在于额外半导体芯片908被导线接合到后表面
901B、由第一囊封物903A囊封，并且电耦合到经图案化导电层901中的导电迹线。
[0088] 参考图17A，图17A示出了根据本发明的一些实施例的具有1层模制互连衬底(MIS)的芯片级封装(CSP)的截面。CSP 170A包含经图案化导电层1701，例如，嵌入于第一囊封物1703A中的1层导电迹线。任选地，阻焊层1701A'安置在导电迹线1701A上。经图案化导电层
1701具有前表面1701F和与前表面1701F相对的后表面1701B。前表面1701F与后表面1701B相比更接近半导体芯片1702。在一些实施例中，前表面1701F暴露嵌入迹线的一部分以便在经图案化导电层1701与半导体芯片1702之间形成电气连接。
1701具有前表面1701F和与前表面1701F相对的后表面1701B。前表面1701F与后表面1701B相比更接近半导体芯片1702。在一些实施例中，前表面1701F暴露嵌入迹线的一部分以便在经图案化导电层1701与半导体芯片1702之间形成电气连接。
[0089] CSP 170A进一步包含放置在经图案化导电层1701的后表面1701B处的第一囊封物1703A。如图17A中所示，第一囊封物1703A覆盖经图案化导电层1701的后表面1701B和侧表面1701S。CSP 170A进一步包含放置在经图案化导电层1701的前表面1701F处的第二囊封物
1703B。第二囊封物1703B覆盖半导体芯片1702的顶部、侧面和底部以及经图案化导电层
1701的前表面1701F。在CSP 170A的边缘处，第一囊封物1703A和第二囊封物1703B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在CSP 170A中可以观察到与经图案化导电层1701的前表面1701F基本上齐平的水平边界。
1703B。第二囊封物1703B覆盖半导体芯片1702的顶部、侧面和底部以及经图案化导电层
1701的前表面1701F。在CSP 170A的边缘处，第一囊封物1703A和第二囊封物1703B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在CSP 170A中可以观察到与经图案化导电层1701的前表面1701F基本上齐平的水平边界。
[0090] 图17A的CSP 170A进一步包含放置在经图案化导电层1701的后表面1701B处并且电连接到经图案化导电层1701中的导电迹线1701A的导电元件1705。在一些实施例中，导电元件1705由第一囊封物1703A部分围绕。举例来说如图3A中所描绘，导电元件305由第一囊封物1703A部分围绕并且从第一囊封物1703A部分伸出。
[0091] CSP 170A的第一囊封物1703A可以由环氧树脂和填充物组成以用于热传导增强。填充物可以是球形或柱形的。在一些实施例中，由于在第一囊封物1703A的底部表面处的平坦化操作，在此类底部表面处可以观察到不完整的填充物，例如，在破裂球体或破裂柱形中的填充物。第一囊封物303A可以选自具有大于或等于15GPa的杨氏模量的介电材料以在经图案化导电层1701的制造和处理期间为其提供足够的机械支撑。
[0092] 第二囊封物1703B可以由与第一囊封物1703A相同或不同的材料组成。举例来说，第二囊封物1703B可以由或可以不由环氧树脂和填充物、不完整填充物组成。第二囊封物1703B可能具有或可能不具有大于或等于15GPa的杨氏模量。
[0093] 图17B示出了根据本发明的一些实施例的具有1层模制互连衬底(MIS)的栅格阵列(LGA)封装170B。在图17B和图17A中的相同数字标记指示类似元件或其等效物并且此处为简洁起见不再重复。LGA封装170B中的导电元件1705可以由通过第一囊封物1703A横向地围绕的焊料柱组成。焊料柱的底部可以与第一囊封物1703A的底部表面共面。
[0094] 图18A到图18G示出了根据本发明的一些实施例的在中间制造操作期间的图17A的CSP 170A和图17B的LGA封装170B的截面。在图18A中，经图案化导电层1701(例如，1层导电迹线1701A和任选地阻焊层1701A')形成于载体1800上。具有开口的经图案化阻焊层1701A'安置在导电迹线1701A上方。经图案化导电层1701具有与载体1800接触的前表面1701F和与前表面1701F相对的后表面1701B。经图案化导电层1701的侧表面1701S连接前表面1701F和后表面1701B。在图18B中，例如焊料球或焊膏的导电元件1705经由先前从阻焊层1701A'暴露的开口连接到导电迹线1701A。在图18B中未示出的其它实施例中，导电元件1705可以是铜柱或焊料柱，如先前在图10B中所描述。导电元件1705从经图案化导电层1701的后表面1701B伸出。第一囊封层1703A'形成为覆盖导电元件1705、经图案化导电层1701的后表面
1701B和侧表面1701S，如图18C中所示。导电迹线1701A和第一囊封层1703A'一起形成模制互连衬底(MIS)。在单体化操作之前多个经图案化导电层单元可以形成于载体1800上直到图18C中的操作，如将在图19A和图19B中所论述。
1701B和侧表面1701S，如图18C中所示。导电迹线1701A和第一囊封层1703A'一起形成模制互连衬底(MIS)。在单体化操作之前多个经图案化导电层单元可以形成于载体1800上直到图18C中的操作，如将在图19A和图19B中所论述。
[0095] 图18D示出了去载体操作，其中载体1800从经图案化导电层1701和第一囊封层1703A'脱离并且暴露经图案化导电层1701的前表面1701F。半导体芯片1702是接合到在经图案化导电层1701的前表面1701F处暴露的导电迹线并且随后通过第二囊封层1703B'囊封的倒装芯片。如图18E中所示，第二囊封层1703B'覆盖半导体芯片1702、经图案化导电层
1701的前表面1701F以及第一囊封层1703A'。图18F是平坦化或薄化操作，其中第一囊封层
1703A'经平坦化或薄化直至暴露导电元件1705，或形成由第一囊封物1703A和导电元件
1705组成的共面表面。第二囊封层1703B'可以任选地在当前操作或先前操作处薄化以获得具有所期望的厚度的第二囊封物1703B。具有1层MIS的LGA封装形成于图18F中。替代地，在图18G中，导电元件1705可为经由在第一囊封物1703A中的激光钻孔的开口连接到MIS中的导电迹线1701A的焊料球，如可以参考先前描述的图12D和图12E。在图18G中形成具有1层MIS的CSP。
1701的前表面1701F以及第一囊封层1703A'。图18F是平坦化或薄化操作，其中第一囊封层
1703A'经平坦化或薄化直至暴露导电元件1705，或形成由第一囊封物1703A和导电元件
1705组成的共面表面。第二囊封层1703B'可以任选地在当前操作或先前操作处薄化以获得具有所期望的厚度的第二囊封物1703B。具有1层MIS的LGA封装形成于图18F中。替代地，在图18G中，导电元件1705可为经由在第一囊封物1703A中的激光钻孔的开口连接到MIS中的导电迹线1701A的焊料球，如可以参考先前描述的图12D和图12E。在图18G中形成具有1层MIS的CSP。
[0096] 图18AA、图18BB、图18CC、图18DD、图18EE、图18FF和图18GG示出了根据本发明的一些实施例的在中间制造操作期间的具有2层MIS的半导体封装的截面。在图18AA中，经图案化导电层1801(例如，具有导电元件1805的第一部分1805A和第一囊封层1803A'的2层MIS结构)形成于载体1800上方。经图案化导电层1801具有接近载体1800的前表面1801F和远离载体的后表面1801B。在图18BB中，若干测试孔1801'形成于第一囊封层1803A'中，其中与经图案化导电层1801的导电迹线的对齐通过(但不限于)先前在图10CA中所描述的方法形成并且可以参考图10CA。图18CC是去载体操作，其中载体1800从经图案化导电层1801脱离并且随后是铜闪蚀操作。在图18DD中，测试探针1810B可以从后表面1801B接近导电元件1805的第一部分1805A以执行各种电气测试。类似地，测试探针1810F可以从前表面1801F接近MIS的导电迹线以执行各种电气测试。在一些实施例中，同时使用测试探针1810B和测试探针1810F执行电气测试可以提供不良MIS单元的早期筛选并且在封装组装之后进一步减小裸片丢失率。
[0097] 在图18EE中，在电气测试之后，半导体芯片1802是从前表面1801F接合到经图案化导电层1801的暴露的导电迹线的倒装芯片。第二囊封层1803B'覆盖半导体芯片1802、经图案化导电层1801的前表面1801F和第一囊封层1803A'。图18FF是平坦化或薄化操作，其中第一囊封层1803A'经平坦化或薄化直至暴露导电元件1805的第一部分1805A，或形成由第一囊封物1803A和导电元件1805的第一部分1805A组成的共面表面。第二囊封层1803B'可以任选地在当前操作或先前操作处薄化以获得具有所期望的厚度的第二囊封物1803B。在图18GG中，导电元件1805的第二部分1805B(例如，焊料球)可以放置成与导电元件1805的第一部分1805A对齐。在图18GG中可以获得具有2层经图案化导电层1801的CSP。
[0098] 图18AA'、图18BB'、图18CC'和图18DD'示出了根据本发明的一些实施例的在中间制造操作期间的具有2层树脂涂覆铜(RCC)嵌入迹线衬底(ETS)的半导体封装的截面。图18AA'、图18BB'、图18CC'和图18DD'类似于图18AA、图18BB、图18CC和18DD，不同之处在于经图案化导电层1801由2层RCC ETS组成。导电元件1805的第一部分1805A形成于经图案化导电层1801上方并且还由第一囊封物1803A'(例如，RCC介电质)囊封。由于RCC介电质可能并不是玻璃纤维强化的事实，将铜层1804A'涂覆于RCC介电质上以增强RCC介电质的稳固性。
在图18BB'中，若干测试孔1801'形成于第一囊封层1803A'中，其中与经图案化导电层1801的导电迹线的对齐通过(但不限于)先前在图10CA中所描述的方法并且可以参考图10CA。图
18CC'是去载体操作，其中载体1800从经图案化导电层1801脱离并且随后是铜闪蚀操作。在图18DD'中，测试探针1810B可以从后表面1801B接近导电元件1805的第一部分1805A以执行各种电气测试。类似地，测试探针1810F可以从前表面1801F接近经图案化导电层1801的导电迹线以执行各种电气测试。在一些实施例中，同时使用测试探针1810B和测试探针1810F执行电气测试可以提供不良RCC ETS单元的早期筛选并且在封装组装之后进一步减小裸片丢失率。
在图18BB'中，若干测试孔1801'形成于第一囊封层1803A'中，其中与经图案化导电层1801的导电迹线的对齐通过(但不限于)先前在图10CA中所描述的方法并且可以参考图10CA。图
18CC'是去载体操作，其中载体1800从经图案化导电层1801脱离并且随后是铜闪蚀操作。在图18DD'中，测试探针1810B可以从后表面1801B接近导电元件1805的第一部分1805A以执行各种电气测试。类似地，测试探针1810F可以从前表面1801F接近经图案化导电层1801的导电迹线以执行各种电气测试。在一些实施例中，同时使用测试探针1810B和测试探针1810F执行电气测试可以提供不良RCC ETS单元的早期筛选并且在封装组装之后进一步减小裸片丢失率。
[0099] 图18AA"、图18BB"、图18CC"和图18DD"示出了根据本发明的一些实施例的在中间制造操作期间的具有2层可打印介电ETS的半导体封装的截面。图18AA"、图18BB"、图18CC"和图18DD"类似于图18AA、图18BB、图18CC和18DD，不同之处在于经图案化导电层1801由2层ETS组成。导电元件1805的第一部分1805A形成于经图案化导电层1801上方并且还由第一囊封物1803A'(例如，可打印介电质)囊封。如图18AA"中所示，可打印介电质具有遵循导电元件和经图案化导电层1801的底层形态的保形表面。在图18BB"中，若干测试孔1801'形成于第一囊封层1803A'中，其中与经图案化导电层1801的导电迹线的对齐通过(但不限于)先前在图10CA中所描述的方法并且可以参考图10CA。图18CC"是去载体操作，其中载体1800从经图案化导电层1801脱离并且随后是铜闪蚀操作。在图18DD'中，测试探针1810B可以从后表面1801B接近导电元件的第一部分1805A以执行各种电气测试。类似地，测试探针1810F可以从前表面1801F接近经图案化导电层1801的导电迹线以执行各种电气测试。在一些实施例中，同时使用测试探针1810B和测试探针1810F执行电气测试可以提供不良ETS单元的早期筛选并且在封装组装之后进一步减小裸片丢失率。
[0100] 图19A示出了根据本发明的一些实施例的图18B的半导体衬底190A的截面，并且图19B示出了根据本发明的一些实施例的准备用于单体化的图18C的半导体衬底190B的截面。
如先前描述，在单体化操作之前多个经图案化导电层单元1900A、1900B、1900C形成于载体
1800上，如图19A中所示。随后，第一囊封层1703A'形成于多个经图案化导电层单元1900A、
1900B、1900C上方，填充邻近经图案化导电层单元之间的间隙1900AB和1900BC。半导体衬底
190B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层1703A'覆盖的侧表面1701S，如图18C中所说明。
如先前描述，在单体化操作之前多个经图案化导电层单元1900A、1900B、1900C形成于载体
1800上，如图19A中所示。随后，第一囊封层1703A'形成于多个经图案化导电层单元1900A、
1900B、1900C上方，填充邻近经图案化导电层单元之间的间隙1900AB和1900BC。半导体衬底
190B随后被模锯成多个单体化衬底芯片以用于后续封装操作。单体化衬底芯片中的每一个具有由第一囊封层1703A'覆盖的侧表面1701S，如图18C中所说明。
[0101] 图20A示出了根据本发明的一些实施例的具有垂直模制边界的核心半导体封装200A的截面。核心半导体封装200A包含具有前表面2001F和后表面2001B的核心衬底2001。
核心衬底2001可以是由核心层形成的有机衬底，所述核心层由玻璃纤维强化BT(双马来酰亚胺-三嗪)树脂或FR-4玻璃纤维强化环氧树脂制成。在一些实施例中，前表面2001F暴露嵌入迹线的一部分以便在核心衬底2001与半导体芯片2002之间形成电气连接。核心半导体封装200A进一步包含放置在核心衬底2001的后表面2001B处的第一囊封物2003A。如图20A中所示，第一囊封物2003A覆盖核心衬底2001的后表面2001B，并且第二囊封物2003B覆盖核心衬底2001的前表面2001F和侧表面2001S。因为经图案化导电层301的侧表面2001S可以由具有高吸湿性的有机介电材料组成，所以在侧表面2001S处的第二囊封物2003B的覆盖可降低在有机介电材料处的吸水率并且防止核心衬底2001降解。第二囊封物2003B覆盖半导体芯片2002的顶部、侧面和底部以及核心衬底2001的前表面2001F。在核心半导体封装200A的边缘处，第一囊封物2003A和第二囊封物2003B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在核心半导体封装200A中可以观察到基本上与核心衬底2001的侧表面
2001S对齐的垂直边界2003AB。
核心衬底2001可以是由核心层形成的有机衬底，所述核心层由玻璃纤维强化BT(双马来酰亚胺-三嗪)树脂或FR-4玻璃纤维强化环氧树脂制成。在一些实施例中，前表面2001F暴露嵌入迹线的一部分以便在核心衬底2001与半导体芯片2002之间形成电气连接。核心半导体封装200A进一步包含放置在核心衬底2001的后表面2001B处的第一囊封物2003A。如图20A中所示，第一囊封物2003A覆盖核心衬底2001的后表面2001B，并且第二囊封物2003B覆盖核心衬底2001的前表面2001F和侧表面2001S。因为经图案化导电层301的侧表面2001S可以由具有高吸湿性的有机介电材料组成，所以在侧表面2001S处的第二囊封物2003B的覆盖可降低在有机介电材料处的吸水率并且防止核心衬底2001降解。第二囊封物2003B覆盖半导体芯片2002的顶部、侧面和底部以及核心衬底2001的前表面2001F。在核心半导体封装200A的边缘处，第一囊封物2003A和第二囊封物2003B直接接触并且可以观察到在两个囊封物之间的边界。举例来说，在核心半导体封装200A中可以观察到基本上与核心衬底2001的侧表面
2001S对齐的垂直边界2003AB。
[0102] 图20B示出了根据本发明的一些实施例的具有水平模制边界的核心半导体封装200B的截面。核心半导体封装200B类似于核心半导体封装200A，不同之处在于第一囊封物
2003A覆盖核心衬底2001的后表面2001B和侧表面2001S，而第二囊封物2003B覆盖核心衬底
2001的顶部表面2001F和第一囊封物2003A的边缘部分。在核心半导体封装200B的边缘处，第一囊封物2003A和第二囊封物2003B直接接触并且可以观察到在两个囊封物之间的边界。
举例来说，在核心半导体封装200B中可以观察到与核心衬底2001的前表面2001F基本上齐平的水平边界2003AB。
2003A覆盖核心衬底2001的后表面2001B和侧表面2001S，而第二囊封物2003B覆盖核心衬底
2001的顶部表面2001F和第一囊封物2003A的边缘部分。在核心半导体封装200B的边缘处，第一囊封物2003A和第二囊封物2003B直接接触并且可以观察到在两个囊封物之间的边界。
举例来说，在核心半导体封装200B中可以观察到与核心衬底2001的前表面2001F基本上齐平的水平边界2003AB。
[0103] 图21A到图21D示出了根据本发明的一些实施例的在中间制造操作期间的图20A的核心半导体封装200A的截面。在图21A中，挑选在后表面2001B处附接到第一囊封层2003A'的已知的良好衬底200A'并且将其放置在条带2004上方。在一些实施例中，在核心衬底200的后表面2001B处的导电元件2005被按压到第一囊封层2003A'中。在图21A中所示的操作是衬底重构操作。在图21B中，半导体芯片2002是接合到核心衬底2001的前表面2001F的倒装芯片，随后，第二囊封层2003B'通过填充在邻近已知的良好衬底200A'之间的间隙中形成为囊封核心衬底2001的前表面2001F和侧表面2001S。在图21C中，从第一囊封层2003A'移除条带2004并且执行薄化操作以将第一囊封层2003A'薄化至所期望的厚度。在一些实施例中，在薄化操作之后导电元件2005从第一囊封层2003A'中暴露。在图21D中，焊料球附接到暴露的导电元件2005并且在核心衬底2001的后表面2001B处形成球状栅格阵列。随后执行模锯操作以将半导体封装单体化成多个核心半导体封装200A，如图20A中所示。
[0104] 图22A到图22E示出了根据本发明的一些实施例的在中间制造操作期间的图20B的核心半导体封装200B的截面。在图22A中，通过挑选和放置操作已知的良好衬底200A'附接到在前表面2001F处的条带2004。已知的良好衬底200A'随后通过第一囊封层2003A'模制。第一囊封层2003A'覆盖核心衬底2001的后表面2001B和侧表面2001S。在图22A中所示的操作是衬底重构操作。在图22B中，从模制衬底移除条带2004。在图22C中，半导体芯片2002是接合到核心衬底2001的前表面2001F的倒装芯片，随后，第二囊封层2003B'形成为囊封核心衬底2001的前表面2001F和半导体芯片2002。在图22D中，执行薄化操作以将第一囊封层
2003A'薄化至所期望的厚度。在一些实施例中，在薄化操作之后导电元件2005从第一囊封层2003A'中暴露。在图22E中，焊料球附接到暴露的导电元件2005并且在核心衬底2001的后表面2001B处形成球状栅格阵列。随后执行模锯操作以将半导体封装单体化成多个核心半导体封装200B，如图20B中所示。
2003A'薄化至所期望的厚度。在一些实施例中，在薄化操作之后导电元件2005从第一囊封层2003A'中暴露。在图22E中，焊料球附接到暴露的导电元件2005并且在核心衬底2001的后表面2001B处形成球状栅格阵列。随后执行模锯操作以将半导体封装单体化成多个核心半导体封装200B，如图20B中所示。
[0105] 图23A到图23E示出了根据本发明的一些实施例的在中间制造操作期间的图20B的核心半导体封装200B的截面。在图23A中，通过挑选和放置操作已知的良好衬底200A'附接到在前表面2001F处的条带2004。已知的良好衬底200A'随后通过第一囊封层2003A'模制。第一囊封层2003A'覆盖核心衬底2001的后表面2001B和侧表面2001S。在图23A中所示的操作是衬底重构操作。在图23B中，从模制衬底移除条带2004。在下一阶段的当前阶段中可执行薄化操作以将第一囊封层2003A'薄化到所期望的厚度。在图23C中，半导体芯片2002是接合到核心衬底2001的前表面2001F的倒装芯片，随后，第二囊封层2003B'形成为囊封核心衬底2001的前表面2001F和半导体芯片2002。在图23D中，多个开口形成于第一囊封物2003A中，与在核心衬底2001上的导电迹线对齐。在图23E中，焊料球或焊膏安置在开口2003C中并且通过恰当回焊操作在核心衬底2001的后表面2001B处形成球状栅格阵列。随后执行模锯操作以将半导体封装单体化成多个核心半导体封装200B，如图20B中所示。
[0106] 上文详细论述了本发明的实施例。然而，应了解，本发明提供了可在多种多样的特定情境中实施的许多适用的概念。所论述的特定实施例仅仅是说明性的且并不限制本发明的范围。
[0107] 另外，本文中可使用的空间相对术语，例如，“下方”、“低于”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”及类似者是为了易于描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的取向之外，空间上相对的术语意图涵盖在使用或操作中的装置的不同取向。设备可以其它方式定向(旋转90度或处于其它取向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到所述另一元件，或可存在中间元件。
[0108] 阐述本发明的广泛范围的数值范围和参数是近似值，并且可尽可能精确地报告特定实例中所阐述的数值。然而，一些数值可含有由其相应测试测量值中所发现的标准差必然造成的某些误差。并且，如本文中所使用，术语“大约”通常意味着给定值或范围的±10％、±5％、±1％或±0.5％以内。替代地，当由一般技术人员考虑时，术语“大约”意味着在平均值的可接受标准误差内。除了在操作/工作实例中以外，或除非另外明确指定，否则所有数值范围、量、值和百分比(例如，用于本文中所公开的材料数量、持续时间、温度、操作条件、量的比率及其类似者的那些数值范围、量、值和百分比)应理解为在所有情况下由术语“大约”修饰。相应地，除非相反地指示，否则本发明及所附权利要求书中所阐述的数值参数为可改变的近似值。至少应根据所报告的有效数字的数目且通过应用一般舍入技术来解释每个数值参数。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外规定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如，沿着同一平面定位的在10μm内、5μm内、1μm内或0.5μm内。当参考“基本上”相同的数值或特性时，术语可指处于所述值的平均值的±10％、±
5％、±1％或±0.5％内的值。
5％、±1％或±0.5％内的值。
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