半导体封装件及其制造方法
阅读：1036发布：2020-05-21
专利汇可以提供半导体封装件及其制造方法专利检索，专利查询，专利分析的服务。并且公开了一种包括穿孔的 半导体 封装件以及制造方法。半导体封装件包括： 框架 ，具有容纳部，并被构造成通过设置在容纳部周围的穿孔在其上部与下部之间传输电 信号 ；一个或更多个 半导体芯片 ，容纳在容纳部中；布线部，设置在框架和半导体芯片下方，并被构造为将穿孔连接到半导体芯片；包封件，被成型，以将框架和半导体芯片一体化；导电球或导电柱，连接到穿孔的上部。，下面是半导体封装件及其制造方法专利的具体信息内容。
1.一种半导体封装件，所述半导体封装件包括：
框架，具有容纳部，并被构造成通过设置在容纳部周围的穿孔在其上部与下部之间传输电信号；
至少一个半导体芯片，容纳在容纳部中；
布线部，设置在框架和半导体芯片下方，布线部被构造为将穿孔连接到半导体芯片；
外部连接端子，设置在布线部下方，以电连接到布线部；
包封件，被成型，以将框架和半导体芯片一体化，并覆盖半导体芯片的非有源表面、框架的上部和侧表面；
导电柱，连接到穿孔的上部，
其中，框架被提供为印刷电路板，印刷电路板具有设置在其中心处的芯层和堆叠在芯层的上表面上的保护层，
其中，穿孔包括：
穿透部，填充穿过框架的过孔；
连接延伸部，在穿透部的上部上沿芯层的上表面延伸到穿透部的外侧，其中，保护层具有暴露连接延伸部的开口，
其中，导电柱设置在穿孔的上表面上，并且
其中，半导体封装件的上表面和下表面通过导电柱和外部连接端子电连接到外部部件。
2.根据权利要求1所述的半导体封装件，其中，容纳部形成在框架的中心处，过孔被设置成多个，所述多个过孔设置在容纳部的周围，
其中，导电柱连接到连接延伸部。
3.根据权利要求2所述的半导体封装件，其中，连接延伸部在框架的宽度方向上延伸穿透部的剖面区域。
4.根据权利要求1所述的半导体封装件，其中，框架被提供为印刷电路板，其中，上保护层和下保护层分别堆叠在芯层的上表面和芯层的下表面上，
其中，连接延伸部包括：
上连接延伸部，沿芯层的上表面延伸；
下连接延伸部，沿芯层的下表面延伸，
其中，上保护层具有暴露上连接延伸部的开口，下保护层具有暴露下连接延伸部的开口。
5.根据权利要求1所述的半导体封装件，其中，导电柱连接到位于比连接延伸部的区域大的区域中的穿孔，以容纳位于导电柱内侧的连接延伸部，连接延伸部在框架的表面上被暴露。
6.根据权利要求1所述的半导体封装件，其中，包封件形成有凹区域，以暴露导电柱的外侧，凹区域向下被锥化。
7.根据权利要求1所述的半导体封装件，其中，布线部包括：
第一绝缘层，堆叠在框架和半导体芯片的表面上，以暴露半导体芯片的信号焊盘和穿孔的表面；
布线层，设置在第一绝缘层上，并且被构造为将半导体芯片的信号焊盘连接到穿孔的表面；
第二绝缘层，覆盖布线层并使布线层绝缘。
8.根据权利要求1所述的半导体封装件，其中，包封件的上表面和导电柱的上表面共面。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括堆叠在包封件的上部上的上布线部，
其中，上布线部包括：
第一上绝缘层，堆叠在包封件的表面上，以暴露导电柱的端部；
上布线层，设置在第一上绝缘层上，并被构造为连接到导电柱；
第二上绝缘层，覆盖上布线层并使上布线层绝缘。
10.根据权利要求1所述的半导体封装件，其中，框架被设置为具有与半导体芯片的高度相同的高度，或者具有比半导体芯片的高度高的高度。
11.一种半导体封装件，所述半导体封装件包括：
框架，具有容纳部，并被构造为通过设置在容纳部周围的穿孔在其上部与下部之间传输电信号；
至少一个半导体芯片，容纳在容纳部中；
布线部，设置在框架和半导体芯片下方，布线部被构造为将穿孔连接到半导体芯片；
外部连接端子，设置在布线部下方，以电连接到布线部；
包封件，被成型，以将框架和半导体芯片一体化，并覆盖半导体芯片的非有源表面、框架的上部和侧表面；
导电球，连接到穿孔的上部，
其中，框架被提供为印刷电路板，印刷电路板具有设置在其中心处的芯层和堆叠在芯层的上表面上的保护层，
其中，穿孔包括：
穿透部，填充穿过框架的过孔；
连接延伸部，在穿透部的上部上沿芯层的上表面延伸到穿透部的外侧，其中，保护层具有暴露连接延伸部的开口，
其中，导电柱设置在穿孔的上表面上，并且
其中，半导体封装件的上表面和下表面通过导电柱和外部连接端子电连接到外部部件。
12.根据权利要求11所述的半导体封装件，其中，容纳部形成在框架的中心处，过孔被设置为多个，所述多个过孔设置在容纳部的周围，
其中，导电球连接到连接延伸部。
13.根据权利要求12所述的半导体封装件，其中，连接延伸部在框架的宽度方向上延伸穿透部的剖面区域。
14.根据权利要求11所述的半导体封装件，其中，框架被提供为印刷电路板，其中，上保护层和下保护层分别堆叠在芯层的上表面上和芯层的下表面上，
其中，连接延伸部包括：
上连接延伸部，沿芯层的上表面延伸，
下连接延伸部，沿芯层的下表面延伸，
其中，上保护层具有暴露上连接延伸部的开口，下保护层具有暴露下连接延伸部的开口。
15.根据权利要求11所述的半导体封装件，其中，开口被设置在比连接延伸部的区域大的区域中，以容纳位于导电柱内侧的连接延伸部，连接延伸部在框架的表面上被暴露。
16.根据权利要求11所述的半导体封装件，其中，包封件形成有暴露导电柱的外侧的凹区域，凹区域向下被锥化。
17.根据权利要求11所述的半导体封装件，其中，布线部包括：
第一绝缘层，堆叠在框架和半导体芯片的表面上，以暴露半导体芯片的信号焊盘和穿孔的表面；
布线层，设置在第一绝缘层上，并被构造为将半导体芯片的信号焊盘连接到穿孔的表面；
第二绝缘层，覆盖布线层并使布线层绝缘。
18.根据权利要求11所述的半导体封装件，其中，导电球具有平坦的上表面，包封件的上表面和导电球的上表面共面。
19.一种制造半导体封装件的方法，所述方法包括以下步骤：
形成具有容纳部的框架，框架被构造为通过设置在容纳部周围的穿孔在其上部与下部之间传输电信号；
将导电柱或导电球附着到穿孔的上部；
在容纳部中设置半导体芯片；
将包封件成型，以使框架和半导体芯片一体化；
在半导体芯片的有源表面上形成布线部；
去除包封件的围绕导电柱或导电球的部分，以暴露形成在框架中的导电柱的端部或导电球的端部。
20.根据权利要求19所述的方法，其中，导电柱的端部或导电球的端部被形成为与包封件共面。
21.根据权利要求19所述的方法，所述方法还包括：
在暴露导电柱的端部或导电球的端部之后，在导电柱的端部或导电球的端部所暴露的附近蚀刻包封件，以形成凹区域。
22.根据权利要求21所述的方法，其中，连接延伸部的形成在框架的穿孔上的表面通过形成凹区域被完全地暴露。
半导体封装件及其制造方法
[0001] 本申请要求于2015年11月17日在美国专利商标局提交的第62/256,686号美国临时申请和于2015年12月8日在美国专利商标局提交的第62/264,847号临时申请的优先权，该两件临时申请的所有内容通过引用包含于此。
技术领域
背景技术
[0003] 近来，在半导体装置中，随着由于小型化工艺技术和功能的多样化而引起的芯片尺寸的减小和输入端子与输出端子的数量的增加，电极焊盘之间的节距逐渐减小，加速了各种功能的聚合，并因此已经出现了将各种装置集成在单个封装件中的系统级封装技术。另外，为了使操作之间的噪音最小化并改善信号速率，系统级封装技术正在变成可保持短信号距离的三维(3D)堆叠技术。
[0004] 同时，除了这样的用于技术改善的需要之外，为了控制产品成本、增加产量并减少制造成本，正在引进通过堆叠多个半导体芯片形成的半导体封装件。例如，正在采用多个半导体芯片堆叠在单个半导体封装件中的多芯片封装(MCP)和不同类型的堆叠芯片作为单个系统操作的系统级封装(SiP)。
[0006] 以这种方式，近年来，半导体封装件已经逐渐最小化，其厚度也已经减小。
[0007] 然而，在相关领域的层叠封装件(PoP)中，将半导体封装件纤薄化存在限制，难以满足由最小化而引起的精细节距。
发明内容
[0008] 因此，提供本发明的示例实施例以基本上解决由于相关领域的限制和缺点而导致的一个或更多个问题。
[0009] 本发明的示例实施例提供了一种能够制造纤薄封装件和精细节距的半导体封装件及其制造方法。
[0010] 在一些示例实施例中，半导体封装件包括：框架，具有容纳部，并被构造成通过设置在容纳部周围的穿孔在其上部与下部之间传输电信号；一个或更多个半导体芯片，容纳在容纳部中；布线部，设置在框架和半导体芯片下方，并被构造为将穿孔连接到半导体芯片；包封件，被成型，以将框架和半导体芯片一体化；导电球，连接到穿孔的上部，其中，框架被提供为印刷电路板(PCB)，印刷电路板具有设置在其中心处的芯层和堆叠在芯层的上表面上的保护层，穿孔包括填充穿过框架的过孔的穿透部和被构造为从穿透部的上部沿芯层的上表面延伸到穿透部的外侧的连接延伸部，保护层具有形成为暴露连接延伸部的开口。
[0011] 容纳部可以形成在框架的中心处，过孔可以被设置为多个，多个过孔可以设置在容纳部的周围，导电球可以连接到连接延伸部。
[0012] 连接延伸部可以在框架的宽度方向上延伸穿透部的剖面区域。
[0013] 框架可以被提供为PCB，其中，上保护层和下保护层分别可以堆叠在芯层的上表面和芯层的下表面上，连接延伸部可以包括沿芯层的上表面延伸的上连接延伸部和沿芯层的下表面延伸的下连接延伸部，其中，上保护层可以具有形成为暴露上连接延伸部的开口，下保护层可以具有形成为暴露下连接延伸部的开口。
[0014] 开口可以被设置为具有比连接延伸部的面积大的面积，以容纳在连接延伸部中，连接延伸部的侧表面可以被开口暴露。
[0015] 包封件可以通过在导电球附近凹入而形成有凹区域，导电球的侧表面可以被凹区域暴露。
[0016] 凹区域可以形成为向下被锥化，倾斜的表面可以设置在凹区域的侧表面上。
[0017] 布线部可以包括：第一绝缘层，堆叠在框架和半导体芯片的一个表面上，以暴露半导体芯片的信号焊盘和穿孔的一个表面；布线层，设置在第一绝缘层上，并被构造为将半导体芯片的信号焊盘连接到穿孔的一个表面；第二绝缘层，被构造为覆盖布线层，并使布线层绝缘。
[0018] 另外，半导体封装件还可以包括设置在布线部下方的外部连接端子，以电连接到布线层。
[0019] 另外，导电球可以包括焊球。
[0020] 另外，导电球可以具有平坦的上表面，包封件的上表面和导电球的上表面可以共面。
[0021] 另外，框架可以被设置为具有与半导体芯片的高度相同的高度或高于半导体芯片的高度。
[0022] 在其它示例实施例中，制造半导体封装件的方法包括：设置具有形成在其中的穿孔的框架；将导电球附着到穿孔的一侧；在第一载体上设置框架，使得导电球被设置在其上；设置半导体芯片，以容纳在框架的容纳部中；设置半导体芯片的有源表面，以面向下；使用包封件密封框架、半导体芯片和导电球，以集成为单个结构；去除第一载体；将包封件的一个表面设置在第二载体上；在去除第一载体的表面上形成布线层；去除第二载体；通过研磨第二载体被去除的表面来暴露导电球。
[0024] 通过参照附图详细地描述本发明的示例实施例，本发明的示例实施例将变得更加明显，在附图中：
[0025] 图1是示出根据本发明的第一实施例的半导体封装件的剖视图；
[0026] 图2至图11是示出根据本发明的第一实施例的制造半导体封装件的工艺的剖视图；
[0027] 图12是示出根据本发明的第一实施例的层叠封装(PoP)的剖视图；
[0029] 图14是示出根据本发明的第一实施例的第二修改实施例的半导体封装件的剖视图；
[0030] 图15是示出根据本发明的第二实施例的半导体封装件的剖视图；
[0031] 图16至图25是示出根据本发明的第二实施例的制造半导体封装件的工艺的剖视图；
[0032] 图26是示出根据本发明的第二实施例的PoP的剖视图；
[0033] 图27是示出根据本发明的第二实施例的修改实施例的PoP的剖视图。
具体实施方式
[0034] 在下文中，将参照附图详细地描述本发明的示例实施例。以下描述的示例实施例仅是示例，以将本发明的范围更加清楚地传达给本领域的技术人员的，而本发明不限于此。本发明可以以其它示例实施例来实施。为了清楚地解释本发明，附图中省略了与描述无关的部分，为了便于解释，可以夸大附图中的组件的宽度、长度和厚度。贯穿该说明书，同样的附图标记表示同样的元件。另外，如这里使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。
[0035] 图1是示出根据本发明的第一实施例的半导体封装件100的剖视图。
[0036] 根据本发明的第一实施例的半导体封装件100可以包括：框架120，包含穿孔160；一个或更多个半导体芯片110(110-1和110-2)，容纳在框架120的容纳部121中；布线部130，电连接到半导体芯片110和穿孔160；包封件140，被成型，以将框架120和半导体芯片110一体化；外部连接端子150，电连接到布线部130，并将半导体封装件100连接到外部电路(未示出)。
[0037] 半导体芯片110可以包括第一半导体芯片110-1和第二半导体芯片110-2。第一半导体芯片110-1可以是集成电路(IC)(或裸片)，第二半导体芯片110-2可以是有源元件或无源元件。可选择地，与附图不同，根据本发明的第一实施例的半导体封装件100可以仅包括单个半导体芯片。
[0038] 可选择地，第一半导体芯片110-1和第二半导体芯片110-2可以是存储器芯片或逻辑芯片。例如，存储器芯片可以包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁阻随机存取存储器(MRAM)等。例如，逻辑芯片可以是控制存储器芯片的控制器。
[0039] 第一半导体芯片110-1和第二半导体芯片110-2可以是相同类型的芯片或不同类型的芯片。例如，第一半导体芯片110-1和第二半导体芯片110-2可以被提供为不同类型的芯片，并可以以芯片彼此电连接并作为单个系统操作的系统级封装件(SiP)的形式来设置。
[0040] 第一半导体芯片110-1可以包括有源表面111，有源表面111包括其中形成有电路的有源区域。另外，与有源表面111相对的表面可以是非有源表面112。用于与外部交换信号的信号焊盘113可以形成在有源表面111上。信号焊盘113可以与第一半导体芯片110-1集成。
[0042] 第一半导体芯片110-1和第二半导体芯片110-2可以设置在容纳部121中，容纳部121形成在框架120的中心处。另外，半导体芯片110的侧表面可以与框架120间隔开。另外，半导体芯片110与框架120之间的间隙可以填充有包封件140。
[0043] 另外，第一半导体芯片110-1的有源表面111可以设置为面向下，因此可以面对布线部130。在此情况下，第一半导体芯片110-1的有源表面111(即，下表面)和框架120的下表面可以共面。
[0044] 另外，第一半导体芯片110-1和第二半导体芯片110-2的高度可以与框架120的高度相同或低于框架120的高度。在附图中，第一半导体芯片110-1的高度示出为与框架120的高度的相同，第二半导体芯片110-2的高度示出为低于框架120的高度。由于半导体芯片110未从框架120的上部突出，因此半导体芯片110可以免受外部冲击。
[0045] 框架120可以包括：容纳部121，容纳半导体芯片110，并形成在框架120的中心处；多个穿孔(即，多个过孔122)，形成在容纳部121周围。容纳部121可以设置为位于框架120的中心处的开口区域，或者可以形成为穿过框架120。
[0046] 例如，在俯视图中，框架120可以具有被与容纳部121对应的区域变空的矩形形状，或者设置为被与容纳部121对应的区域间隔开的一对矩形形状。另外，框架120可以设置为具有代替以上形状的另一形状。
[0047] 另外，过孔122可以形成为穿过框架120并沿半导体芯片110的边缘设置为多个。另外，在竖直方向上传输电信号的穿孔160设置在过孔122中。以下将详细地描述穿孔160。
[0048] 框架120可以是通孔框架。通孔框架可以设置为穿过其形成有穿孔160的基底。例如，框架120可以是其上形成有电路的印刷电路板(PCB)。可选择地，框架120可以是绝缘框架。绝缘框架可以包括绝缘材料。例如，绝缘材料可以包括硅、玻璃、陶瓷、塑料或聚合物。
[0049] 在附图中，PCB被示出为框架120的示例。PCB可以包括设置在其中心处的芯层123以及设置在芯层123上方和下方的保护层124。例如，芯层123可以是插件(interposer)，保护层124可以是覆盖插件的两个表面的钝化层。
[0050] 另外，框架120可以用作支撑半导体封装件100的支撑构件。框架120可以用作支撑半导体芯片并保护半导体芯片免受外部湿气或冲击的框架。
[0052] 穿孔160可以在半导体封装件100的竖直方向上传输电信号。例如，穿孔160的一侧连接到设置在框架120的一个表面处的布线部130，并且可以通过布线层132和134电连接到第一半导体芯片110-1和/或第二半导体芯片110-2，穿孔160的另一侧可以电连接到外部电路或堆叠在半导体封装件100上的另一个半导体封装件(未示出)。
[0053] 另外，穿孔160的一侧可以电连接到外部连接端子150。
[0054] 另外，可以通过设置在框架120中的过孔122在竖直方向上设置穿孔160。穿孔160可以是填充过孔122的导电材料。例如，穿孔160可以设置为具有圆柱形形状。
[0055] 可选择地，穿孔160可以是过孔122的内周表面涂覆的金属层。可选择地，穿孔160可以具有焊球形状等并穿过过孔122，或者可以是填充过孔122的阻焊墨。
[0057] 同时，虽然附图中未示出，但是框架120可以包括多条信号引线(未示出)。信号引线可以附着到框架120的一个表面。
[0058] 另外，穿孔160可以包括容纳在过孔122中的穿透部161以及设置在穿透部161的上部和下部中的至少一处的连接延伸部162。连接延伸部162可以设置为具有比穿透部161的面积大的面积。因此，连接延伸部162可以扩大穿孔160的连接面积，因此可以改善其连接可靠性。
[0059] 参照附图，连接延伸部162可以与穿透部161集成。可选择地，与附图不同，连接延伸部162可以具有附着到穿透部161的一端的焊盘的形状。
[0060] 另外，电连接到连接延伸部162的上部或穿透部161的导电柱163可以附着到穿孔160的一个表面。导电柱163可以电连接到外部端子(未示出)，外部端子设置在穿孔160上并且设置在可堆叠在半导体封装件100上的封装件的下部上。
[0061] 导电柱163可以由包括金属的导电材料制成，并可以包括例如铜(Cu)。另外，导电柱163可以设置为具有圆柱形形状。另外，导电柱163的上表面可以不比以下将描述的包封件140的上表面处于更高水平处。例如，导电柱163的上表面和包封件140的上表面可以共面。
[0062] 布线部130可以将半导体芯片110电连接到穿孔160。布线部130可以例如通过重排金属导线的工艺来形成。
[0063] 布线部130可以包括布线层132和134以及绝缘层131、133和135。布线层132和134可以包括例如金属的导电材料。例如，布线层132和134可以包括铜、铝或它们的合金。另外，绝缘层131、133和135可以包括有机绝缘材料或无机绝缘材料。例如，绝缘层131、133和135可以包括环氧树脂。
[0064] 绝缘层131、133和135可以形成为具有三层结构，布线层132和134可以置于绝缘层131、133和135之间。例如，布线部130可以包括第一布线层132、第二布线层134、第一绝缘层
131、第二绝缘层133和第三绝缘层135，第一布线层132和第二布线层134被设置为具有两层结构并彼此电连接，第一绝缘层131使半导体芯片110和框架120与第一布线层132的一个表面绝缘，第二绝缘层133使第一布线层132的另一表面与第二布线层134的一个表面绝缘，第三绝缘层135使第二布线层134的另一表面与外部绝缘。
131、第二绝缘层133和第三绝缘层135，第一布线层132和第二布线层134被设置为具有两层结构并彼此电连接，第一绝缘层131使半导体芯片110和框架120与第一布线层132的一个表面绝缘，第二绝缘层133使第一布线层132的另一表面与第二布线层134的一个表面绝缘，第三绝缘层135使第二布线层134的另一表面与外部绝缘。
[0065] 另外，第一布线层132可以连接到穿孔160和半导体芯片110，第二布线层134可以连接到以下将描述的外部连接端子150。
[0066] 布线部130可以再布线半导体芯片110以形成电路。该工艺也被称作积层工艺(build-up process)。即，半导体芯片110可以通过布线部130来再布线，因此半导体封装件100可以具有扇出结构。因此，可以最小化半导体芯片110的输入和输出端子，也可以增加输入和输出端子的数量。
[0067] 包封件140可以被成型，以将第一半导体芯片110-1、第二半导体芯片110-2、框架120和布线部130集成。包封件140可以包括绝缘材料，例如，环氧成型化合物(EMC)或密封剂。
[0068] 包封件140可以以流体态注入，然后在高温环境下固化。例如，上面的工艺可以包括加热并压缩包封件140的工艺，在此情况下，可以通过添加真空工艺来去除包封件140中的气体等。在固化包封件140的同时框架120、第一半导体芯片110-1和第二半导体芯片110-2被集成为单个结构包封件。
[0069] 另外，包封件140可以填充框架120的容纳部121与半导体芯片110之间的间隙以及第一半导体芯片110-1与第二半导体芯片110-2之间的间隙。另外，包封件140可以设置为覆盖框架120和半导体芯片110的上部。另外，包封件140可以设置为围绕框架120的边缘。因此，框架120和半导体芯片110可以被包封件140围绕并且不被暴露到外部，并且可以保护框架120和半导体芯片110免受外部冲击。
[0070] 另外，由于包封件140密封框架120和半导体芯片110的上表面和侧表面，因此可以使在制造工艺中由框架120湿气吸附而产生的气体的量最小化，因此可以稳定工艺。另外，由于防止了框架120直接吸附湿气，因此可以使由于湿气吸附而导致的变形最小化。
[0071] 在具有扇出结构的半导体封装件100中，外部连接端子150被设置为具有大于半导体芯片110的有源区域的连接区域。这里，外部连接端子150的连接区域指最外侧的外部连接端子150连接到布线层132和134时形成的区域，半导体芯片110的有源区域指连接最外侧信号焊盘113时形成的区域。
[0072] 外部连接端子150连接到布线层132和134，以将半导体封装件100电连接到外部电路或另一个半导体封装件(未示出)。在附图中，尽管焊球被示出为外部连接端子150的示例，但是外部连接端子150可以包括焊料凸块等。另外，在外部连接端子150的表面上执行了诸如有机涂覆或金属镀覆等的表面处理，因此可以防止表面被氧化。例如，有机涂覆可以是有机焊料保护(OSP)涂覆，可以通过金(Au)、镍(Ni)、铅(Pb)或银(Ag)镀覆来执行金属镀覆。
[0073] 由于根据本发明的第一实施例的半导体封装件100包括在竖直方向上穿过框架120的穿孔160，因此半导体封装件100可以在竖直方向上传输电信号。具体地，连接到穿孔
160的上部的外部端子(未示出)可以电连接到连接到穿孔160的下部的布线部130，布线部
130可以连接到半导体芯片110。
160的上部的外部端子(未示出)可以电连接到连接到穿孔160的下部的布线部130，布线部
130可以连接到半导体芯片110。
[0074] 另外，可以通过连接到穿孔160的上部的导电柱163来帮助外部端子(未示出)的连接。
[0075] 具体地，包封件140可以形成有暴露导电柱163的凹区域141。另外，凹区域141可以包括将外部端子(未示出)引导到导电柱163的引导表面。例如，凹区域141可以形成为向下锥化。例如，凹区域141可以具有锥形形状的部分。
[0076] 如上所述，导电柱163被设置并且凹区域141形成在在包封件140中，因此，当另一个封装件(未示出)堆叠在半导体封装件100上时，封装件的外部端子(未示出)可以容易地与导电柱163对准，并可以改善其连接可靠性。
[0077] 接着，将参照附图描述根据第一实施例的制造半导体封装件100的工艺。图2至图11是示出根据本发明的第一实施例的制造半导体封装件100的工艺的剖视图。
[0078] 图2示出了设置其中形成有穿孔160的框架120的工艺。
[0079] 参照图2，框架120可以被提供为PCB。即，框架120可以包括布置在其中心处的芯层123、堆叠在芯层123上方和下方的保护层124。
[0080] 另外，框架120可以处于其中设置有穿孔160的状态。即，形成在框架120中的过孔122可以被穿孔160填充。
[0081] 另外，穿孔160可以包括在竖直方向上穿过芯层123的穿透部161以及沿芯层123的上表面和下表面扩大穿透部161的连接区域的连接延伸部162。
[0082] 在附图中，连接延伸部162被示出为形成在芯层123的上表面和下表面两者上。然而，与附图不同，连接延伸部162可以仅形成在其表面上或者可以不形成在任何表面上。
[0083] 另外，可以在单个工艺中形成穿孔160和连接延伸部162。例如，连接延伸部162可以是信号引线。可选择地，在形成穿孔160之后，可以将连接延伸部162形成为附着到穿孔160。例如，连接延伸部162可以是信号焊盘。
[0084] 另外，可以将保护层124设置为覆盖连接延伸部162。在此情况下，保护层124可以包括绝缘体。
[0085] 图3示出了通过在保护层124中形成开口124a和124b来暴露穿孔160的工艺，图4示出了附着导电柱163的工艺。
[0086] 参照图3，通过形成在框架120的两个表面中的开口124a和124b来暴露穿孔160。例如，可以通过形成在框架120的一个表面中的开口124a或124b来暴露穿孔160的连接延伸部162。
[0087] 在附图中，形成在框架120的一个表面中的开口124a或124b的面积被示出为小于连接延伸部162的面积。另外，可以将芯层123不形成为被开口124a和124b暴露。
[0088] 可选择地，与附图不同，开口124a和124b的面积可以大于连接延伸部162的面积。在此情况下，由于暴露了连接延伸部162的侧表面，因此可以改善导电柱163的连接可靠性。
即，即使当导电柱163错位时，也增加了导电柱163和连接延伸部162可电连接的可能性。
即，即使当导电柱163错位时，也增加了导电柱163和连接延伸部162可电连接的可能性。
[0089] 参照图4，导电柱163可以是例如铜(Cu)柱。另外，导电柱163下部的截面面积可以小于形成在框架120的一个表面中的开口124a的截面面积。即，由于具有相对小的面积的导电柱163连接到具有被开口124a暴露的相对大的面积的连接延伸部162，可以有助于导电柱163的对准工艺，并且可以改善其连接可靠性。另外，如上所述，当暴露连接延伸部162的侧表面时，因为开口124a的面积大于连接延伸部162的面积，所以可以在附着导电柱163的工艺中进一步改善连接可靠性。
[0090] 参照附图，形成在穿孔160的上部中的开口124a是导电柱163连接于此的区域，形成在穿孔160的下部中的开口124b是以下将描述的第一布线层132连接于此的区域。
[0091] 图5示出了在第一载体170上的附着工艺。
[0092] 参照图5，将框架120设置在第一载体170上，将第一半导体芯片110-1和第二半导体芯片110-2设置在形成在框架120的中心处的容纳部121中。可以通过结合层171将框架120和第一半导体芯片110-1与第二半导体芯片110-2固定到第一载体170。
[0093] 在此情况下，将框架120设置在第一载体170上，使得导电柱163面向上，将第一半导体芯片110-1设置在第一载体170上，使得有源表面111面向下。
[0094] 另外，可以将第一半导体芯片110-1和第二半导体芯片110-2设置为与框架120的容纳部121的侧表面分离，可以将两个半导体芯片110-1和110-2设置为彼此分离。
[0095] 同时，尽管第一半导体芯片110-1的有源表面111被示出为直接附着到图5中的结合层171，但是电连接到信号焊盘113的信号传输部(未示出)可以结合到结合层171，因此，与附图不同，可以将第一半导体芯片110-1设置为与结合层171分离。
[0096] 同时，尽管在附图中单个半导体封装件100被示出为在第一载体170上制造，可以将多个框架120和半导体芯片110以预定的间隔附着到第一载体170，因此，与附图不同，可以在一个工艺中同时地制造多个半导体封装件100。
[0097] 用于支撑框架120和半导体芯片110的第一载体170可以由具有高刚性和低热应变的材料制成。第一载体170可以由刚性材料制成，可以将诸如成型制品或聚酰亚胺带等的材料用作第一载体170。
[0098] 可以将双侧粘合膜用作结合层171，可以将结合层171的一个表面固定地附着到第一载体170，可以将结合层171的其它表面附着到框架120等。
[0099] 图6示出了使包封件140成型的工艺。
[0100] 参照图6，可以通过在第一载体170与上模具(未示出)之间注入包封件来将处于流体态的包封件140设置在第一载体170上，并且可以在高温下通过上模具来压缩并固化包封件140。
[0101] 通过将包封件140注入到模具中来使包封件140填充框架120与第一半导体芯片110-1和第二半导体芯片110-2之间的间隙，并将包封件设置为覆盖框架120以及第一半导体芯片110-1和第二半导体芯片110-2的上部，并设置为围绕框架120的两侧。
[0102] 随着时间的推移，固化包封件140，在该工艺中，将框架120、第一半导体芯片110-1和第二半导体芯片110-2一体化。
[0103] 尽管处于流体态的包封件140被描述为作为成型包封件140的方法注入，但是可以使用涂覆、印刷等不同的方法。另外，在相关领域中通用的各种技术可以被用作成型包封件140的方法。
[0104] 同时，在附图中，包封件140被示出为被设置成具有覆盖导电柱163的合适的高度。然而，与附图不同，可以将包封件140形成为暴露导电柱163的端部。即，为了在成型包封件
140的工艺中暴露导电柱163的端部，可以调节包封件140的厚度。这在后续工艺中可以省略蚀刻包封件140以暴露导电柱163的端部的工艺方面是有意义的。
140的工艺中暴露导电柱163的端部，可以调节包封件140的厚度。这在后续工艺中可以省略蚀刻包封件140以暴露导电柱163的端部的工艺方面是有意义的。
[0105] 为了调节包封件140的厚度，掩模构件(未示出)可以与导电柱163的暴露部分接触。掩模构件可以是用于防止上模具(未示出)和包封件140粘合的膜，并可以是例如释放膜。另外，掩模构件包括单独地插入到上模具的下部的构件。
[0106] 掩模构件可以具有弹性，从而容纳导电柱163的暴露部分。因此，当包封件140填充第一载体170与掩模构件之间的间隙时，导电柱163的暴露部分可以不被包封件140密封。
[0107] 图7示出了在第二载体180上的附着工艺，图8示出了形成布线部130和外部连接端子150的工艺。
[0108] 参照图7，将固化的包封件140的一个表面设置在第二载体180上。在此情况下，将包封件140设置为向上暴露第一半导体芯片110-1和第二半导体芯片110-2的有源表面111及框架120的一个表面。另外，暴露布置在框架120的上表面上的穿孔160的一端。
[0109] 用于支撑框架120、半导体芯片110和包封件140的第二载体180可以由具有高刚性和低热应变的材料制成。第二载体180可以由刚性材料制成，可以将诸如成型制品、聚酰亚胺带等的材料用作第二载体180.
[0110] 可以将双侧粘合膜用作结合层181，可以将结合层181的一个表面固定地附着到第二载体180，可以将结合层181的另一表面附着到包封件140。
[0111] 参照图8，可以在框架120、第一半导体芯片110-1和第二半导体芯片110-2中的每个的一个表面上形成布线部130。另外，可以将外部连接端子150附着到布线部130的上部。
[0112] 具体地，可以将第一绝缘层131堆叠在框架120、第一半导体芯片110-1和第二半导体芯片110-2中的每个的一个表面上，以暴露穿孔160和第一半导体芯片110-1的信号焊盘113的部分。通过激光工艺、化学工艺等蚀刻第一绝缘层131的方法可以用作暴露第一绝缘层131的一部分的方法。
[0113] 另外，在第一绝缘层131上形成第一布线层132。第一布线层132可以通过第一绝缘层131的暴露部分来电连接到信号焊盘113和穿孔160，并且可以形成再布线层。另外，可以使用诸如沉积、电镀等的各种方法来形成第一布线层132。另外，可以以图案预先形成在其中的状态在第一绝缘层131上堆叠第一布线层132，或者可以在将第一布线层132堆叠在第一绝缘层131上之后通过掩模来形成图案。
[0114] 另外，可以在第一绝缘层131的一个表面上堆叠第二绝缘层133，以暴露第一布线层132的一部分。另外，可以在第二绝缘层133上形成第二布线层134。可以将第二布线层134为连接到第一布线层132，并且可以形成再布线层。另外，可以在第二绝缘层133的一个表面上堆叠第三绝缘层135，以暴露第二布线层134的一部分。另外，可以将外部连接端子150附着到第三绝缘层135的暴露区域，并电连接到第二布线层134。
[0115] 第一绝缘层131的描述可以应用到第二绝缘层133和第三绝缘层135的描述，第一布线层132的描述可以应用到第二布线层134的描述。
[0116] 另外，尽管附图中示出了包括具有两层结构的布线层132和134的布线部130，但是布线部130可以包括具有与附图不同的一层结构的布线层。在此情况下，可以设置具有两层结构的绝缘层。
[0117] 外部连接端子150附着到布线部130的一个表面，并将半导体封装件100电连接到外部部件。外部部件可以是外部电路或另一个半导体封装件(未示出)。虽然焊球在附图中被示出为外部连接端子150的示例，但是外部连接端子150可以包括焊料凸块等。
[0118] 图9示出了去除第二载体180的工艺，图10示出了通过研磨包封件140来暴露导电柱163的工艺，图11了示出在导电柱163附近形成凹区域141的工艺。
[0119] 参照图9，可以去除支撑包封件140的一个表面的第二载体180。另外，可以设置中间产品，使得外部连接端子150面向下。
[0120] 同时，尽管未在附图中示出，但是可以通过结合层将中间产品固定到另一个载体(未示出)。另外，结合层或载体可以容纳外部连接端子150以防止外部连接端子150损坏。
[0121] 参照图10，可以通过研磨包封件140的一个表面来暴露导电柱163的端部。在此情况下，也可以研磨导电柱163的端部的部分。
[0122] 参照图11，可以通过蚀刻导电柱163的周围来形成凹区域141。凹区域141可以引导连接到的导电柱163的外部端子(未示出)以电连接到导电柱163。另外，由于增大了导电柱163和外部端子(未示出)的连接区域，因此可允许对准误差。即，可以降低对准工艺的困难程度。
[0123] 同时，尽管凹区域141在附图中被示出为被蚀刻以暴露框架120的部分，但是可以蚀刻凹区域141，使得框架120与附图不同地不被暴露。
[0124] 图12是示出根据本发明的第一实施例的层叠封装(PoP)的剖视图。
[0125] 在根据本发明的第一实施例的PoP中，另一封装件190被堆叠在图11中示出的半导体封装件100上并连接到图11中示出的半导体封装件100。堆叠的封装件190可以是半导体芯片、半导体封装件、电路板等。
[0126] 堆叠的封装件190可以包括电路部191和连接端子192。连接端子192电连接到电路部191。
[0127] 连接端子192可以连接到半导体封装件100的导电柱163。例如，连接端子192可以被设置为焊球。另外，连接端子192和导电柱163可以彼此连接，使得穿孔160的一端不被暴露到外部。
[0128] 图13是示出根据本发明的第一实施例的第一修改实施例的半导体封装件101的剖视图。
[0129] 在根据第一修改实施例的半导体封装件101中，可以设置不同类型的导电柱163-1。具体地，导电柱163-1可以被设置为具有比穿孔160的连接延伸部162的截面面积大的截面面积。即，在根据第一修改实施例的半导体封装件101中，由于导电柱163-1被设置为具有比穿孔160的截面面积大的截面面积，因此可以改善其连接可靠性。
[0130] 例如，连接延伸部162可以被设置，使得其整个区域被暴露。具体地，形成在框架120的保护层124中的开口124c可以形成为具有适合于将连接延伸部162容纳在其中的尺寸。因此，连接延伸部162的侧表面可以被开口124c暴露。
[0131] 另外，导电柱163-1可以连接到被开口124c暴露的连接延伸部162的整个区域。即，导电柱163-1可以连接到连接延伸部162的侧表面和连接延伸部162的上表面。
[0132] 同时，当导电柱163-1错位时，导电柱163-1可以仅连接到连接延伸部162的一个表面。然而，在此情况下，可以保持导电柱163-1的连接可靠性。
[0133] 图14是示出根据本发明的第一实施例的第二修改实施例的半导体封装件102的剖视图。
[0134] 在根据第二修改实施例的半导体封装件102中，上布线部200可以堆叠在包封件140上。上布线部200可以包括：第一上绝缘层201堆叠在包封件140上，并被设置为暴露导电柱163的一端；上布线层202，电连接到导电柱163，并在第一上绝缘层201上形成图案；第二上绝缘层203，堆叠在第一上绝缘层201上，并被设置为暴露上布线层202的部分。
[0135] 另外，在根据第二修改实施例的半导体封装件102中，凹区域141(见图11)可以不形成在导电柱163附近。即，如图10中所示，可以在通过研磨包封件140的一个表面暴露导电柱163的端部之后形成上布线部200。
[0136] 图15是示出根据本发明的第二实施例的半导体封装件103的剖视图。
[0137] 在根据本发明的第二实施例的半导体封装件103中，导电柱163-2可以被设置为具有球形形状。例如，导电柱163-2可以是焊球。
[0138] 由于导电柱163-2被设置为具有可变形的球形形状，因此导电柱163-2可以容易地连接到穿孔160。当导电柱163-2被设置为焊球时，其形状可以在连接工艺中进行修改，可以在修改形状的工艺中扩大与穿孔160的接触面积。
[0139] 另外，当导电柱163-2被设置为焊球时，导电柱163-2可以容易地连接到外部端子(未示出)。例如，当外部端子(未示出)也被设置为焊球时，能够在将外部端子(未示出)连接到导电柱163-2的工艺中执行自对准。另外，由于焊球的柔性(焊球的形状可变形性)，可以克服因半导体封装件的翘曲而产生的台阶。
[0140] 另外，可以设置穿孔160的连接延伸部162，使得其整个区域被暴露。具体地，形成在框架120的保护层124中的开口124c可以被形成为具有适合于将连接延伸部162容纳在其中的尺寸。因此，连接延伸部162的侧表面可以被开口124c暴露。
[0141] 在附图中，导电柱163-2被示出为仅连接到连接延伸部162的上表面。然而，与附图不同，导电柱163-2可以连接到连接延伸部162，以将连接延伸部162容纳在其中。即，导电柱163-2可以连接到连接延伸部162的侧表面和连接延伸部162的上表面。即，尽管导电柱163-
2的对准误差，也可以改善其连接可靠性。
2的对准误差，也可以改善其连接可靠性。
[0142] 另外，可以在研磨包封件140的工艺中将导电柱163-2的上部平坦化。随着导电柱163-2的上部被平坦化，可以扩大与外部端子(未示出)的接触面积。在此情况下，导电柱
163-2的上表面和包封件140的上表面可以共面。
163-2的上表面和包封件140的上表面可以共面。
[0143] 接着，将参照附图描述根据第二实施例的制造半导体封装件103的工艺。图16至图25是示出根据本发明的第二实施例的制造半导体封装件103的工艺的剖视图。
[0144] 图16示出了设置其中形成有穿孔160的框架120的工艺。
[0145] 参照图16，框架120可以被提供为PCB。即，框架120可以包括布置在其中心处的芯层123以及堆叠在芯层123上方和下方的保护层124。
[0146] 另外，框架120可以处于其中设置有穿孔160的状态。即，形成在框架120中的过孔122可以填充有穿孔160。
[0147] 另外，穿孔160可以包括在竖直方向上穿过芯层123的穿透部161以及沿芯层123的上表面和下表面扩大穿透部161的连接区域的连接延伸部162。尽管连接延伸部162在附图中被示出为形成在芯层123的上表面和下表面两者上，但是连接延伸部162可以仅形成在其一个表面上，或者可以不形成其两个表面上。
[0148] 另外，可以在单个工艺中形成穿孔160和连接延伸部162。例如，连接延伸部162可以是信号引线。可选择地，在形成穿孔160之后，可以将连接延伸部162形成为附着到穿孔160。例如，连接延伸部162可以是信号焊盘。
[0149] 另外，可以将保护层124设置为覆盖连接延伸部162。在此情况下，保护层124可以包括绝缘体。
[0150] 图17示出了通过在保护层124中形成开口124b和124c而暴露穿孔160的工艺，图18示出了附着导电柱163-2的工艺。
[0151] 参照图17，通过形成在框架120的两个表面中的开口124b和124c来暴露穿孔160。例如，可以通过形成在框架120的两个表面中的开口124b或124c来暴露穿孔160的连接延伸部162。
[0152] 在此情况下，形成在框架120的上表面中的开口124c的面积可以大于连接延伸部162的面积，形成在框架120的下表面中的开口124b的面积可以小于连接延伸部162的面积。
即，可以通过形成在框架120的上表面中的开口124c来暴露连接延伸部162的侧表面，可以不通过形成在框架120的下表面中的开口124b来暴露连接延伸部162的侧表面。
即，可以通过形成在框架120的上表面中的开口124c来暴露连接延伸部162的侧表面，可以不通过形成在框架120的下表面中的开口124b来暴露连接延伸部162的侧表面。
[0153] 参照图18，导电柱163-2可以是例如焊球。在附着到穿孔160之前，导电柱163-2可以具有球形形状。然而，在附着工艺期间，可以通过施加的压力来修改导电柱163-2的下部的形状，可以在导电柱163-2与穿孔160之间应用表面接触而不是点接触。
[0154] 另外，导电柱163-2的下部的截面面积可以小于形成在框架120的一个表面中的开口124c的截面面积。即，由于具有相对小的面积的导电柱163-2连接到具有被开口124c暴露的相对大的面积的连接延伸部162，因此可以有助于导电柱163的对准工艺，并且可以改善其连接可靠性。
[0155] 参照附图，形成在穿孔160的上部中的开口124c是导电柱163-2所连接到的区域，形成在穿孔160的下部中的开口124b是以下将描述的第一布线层132所连接到的区域。
[0156] 图19示出了在第一载体170上的附着工艺，图20示出了成型包封件140的工艺，图21示出了在第二载体180上的附着工艺，图22示出了形成布线部130和外部连接端子150的工艺，图23示出了去除第二载体180的工艺。
[0157] 将用图5至图9的描述来替换图19至23的描述。
[0158] 图24示出了通过研磨包封件140来暴露导电柱163-2的工艺，图25示出了在导电柱163-2附近形成凹区域141-1的工艺。
[0159] 参照图24，可以通过研磨包封件140的一个表面来暴露导电柱163-2的端部。在此情况下，也可以研磨导电柱163-2的端部的一部分。当将导电柱163-2设置为具有球形形状时，可以将其上部研磨以形成平坦的剖面。
[0160] 参照图25，可以通过蚀刻导电柱163-2的周围来形成凹区域141-1。凹区域141-1可以引导连接到导电柱163-2的外部端子(未示出)电连接到导电柱163-2。另外，扩大了导电柱163-2与外部端子(未示出)之间的连接区域，因此可以允许对准误差。即，可以降低对准工艺中的困难程度。
[0161] 同时，尽管凹区域141-1在附图中被示出为被蚀刻以暴露框架120的部分，但是与附图不同，可以蚀刻凹区域141-1，使得框架120不被暴露。
[0162] 图26是示出根据本发明的第二实施例的PoP的剖视图。
[0163] 在根据本发明的第二实施例的PoP中，另一个封装件190堆叠在图25中示出的半导体封装件103上并连接到图25中示出的半导体封装件103。堆叠的封装件190可以是半导体芯片、半导体封装件、电路板等。
[0164] 堆叠的封装件190可以包括电路部191和连接端子192。连接端子192电连接到电路部191。
[0165] 连接端子192可以连接到半导体封装件103的导电柱163-2。例如，连接端子192可以被设置为焊球。另外，连接连接端子192和导电柱163-2可以被连接，使得穿孔160的一端不被暴露到外侧。
[0166] 图27是示出根据本发明的第二实施例的修改实施例的PoP的剖视图。
[0167] 参照图27，在PoP中，另一封装件190堆叠在根据本发明的第二实施例的修改实施例的半导体封装件104上并连接到半导体封装件104。
[0168] 在半导体封装件104中，凹区域141-1(见图26)可以不形成在导电柱163-2附近。即，如图24中所示，在通过研磨包封件140-1的一个表面暴露导电柱163-2的端部之后，另一封装件190可以堆叠在半导体封装件104上并连接到半导体封装件104。
[0169] 参照图12和图27，与导电柱163如图12中所示被设置为铜柱的情况相比，当导电柱163-2被设置为焊球时，可以增加与外部连接端子192的对准范围。因此，即使当不形成用于引导外部端子的对准的凹区域141-1(见图26)时，也不增大堆叠另一封装件190的工艺的困难程度。
[0170] 在根据本发明的实施例的半导体封装件及其制造方法中，使用穿过框架的通孔和设置在通孔上的导电柱，因此可以克服对精细节距的限制，同时能使封装件纤薄化。
[0171] 另外，形成凹区域，因此可以减少精细节距误差的数量。
[0172] 另外，当将导电柱设置为焊球时，能够执行自对准并且能够克服翘曲。
[0173] 另外，当使用金属设置框架时，可以减少封装件的翘曲，并且有利于散热和噪音屏蔽。
[0174] 另外，使用在研磨包封件的同时暴露导电柱的工艺，因此可以降低暴露导电柱的工艺的困难程度。
[0175] 尽管已经参照附图中示出的示例实施例描述了本发明，但是这些应被解释为仅是描述性的含义，并且本领域技术人员将理解的是，可以做出各种替换物和等同的其它的实施例。因此，本发明的范围由权利要求书所限定。
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