技术领域
[0001] 本
发明属于
半导体器件特性测量领域，公开了一种接触电阻率和沟道迁移率的测试结构和测试方法。
背景技术
[0002]
碳化
硅材料具有禁带宽度大、击穿场强高、
介电常数小等优势，使其在高频大功率器件、高温
电子器件等方面倍受青睐，被誉为前景十分广阔的第三代半导体材料。碳化硅材料制作工艺相对成熟，可以通
过热氧化工艺在碳化硅表面形成
二氧化硅层，制备出各种MOS栅器件。与双极型晶体管相比，MOSFET器件具有输入阻抗高、
温度稳定性好、功耗低等特点，同时由于其多子导电的特性，无少子存储效应，关断速度快，已在
开关稳压电源、高频加热、
汽车电子以及功率
放大器等方面取得了广泛的应用。
[0003] 比接触电阻率ρc是
欧姆接触性质的最主要参数。要使得碳化硅材料在高温、大功率和高频半导体器件领域的潜
力得到开发，要解决的一个关键工艺问题就是制备电阻低且稳定性高的欧姆接触，其
质量的好坏直接影响器件的效率和开关速度等性能指标，不良的欧姆接触器件的工作性能和稳定性将受到较大的限制。
[0004] 沟道载流子迁移率是决定MOSFET器件特性和影响器件模拟精确度的重要参数，对于MOSFET器件，碳化硅-二氧化硅界面较高的界面态的存在，使反型层沟道载流子迁移率大幅度降低，限制了功率MOSFET器件及
电路性能的进一步改善。反型层迁移率只有体材料迁移率的的5％-10％。其沟道载流子迁移率会直接影响器件整体迁移率，限制了功率MOSFET器件及电路性能的进一步改善。通过改变沟道材料、对沟道引入
应力来提高器件中载流子的迁移率，从而提高器件的驱动
电流。但是无论是哪一种提升方式，对于器件的制造来说，最终都需要准确的获取反型层沟道载流子的迁移率。
[0005] 沟道载流子迁移率通常通过制备横向MOSFET器件并建立ID-VD特性模型获得，其中ID漏端电流，VD为施加的漏端
电压，现有测试模型普遍直接忽略欧姆电阻两侧的电压对VD的影响，当欧姆接触电阻较大时，对反型层沟道载流子迁移率的测试结果准确性有较大的影响。由于碳化硅材料的欧姆接触电阻率仍较高，忽略碳化硅的欧姆接触电阻而直接拟合所获的沟道载流子迁移率并不准确。
发明内容
[0006] 本发明的目的是针对现有IV法测试沟道载流子迁移率的过程中，未充分考虑高的欧姆接触电阻对测试准确性的影响，提出了一种接触电阻率和沟道迁移率的测试结构，所述测试结构由若干欧姆接触
电极和多组栅氧结构在同一器件上集成，通过传输线模型测试获取比欧姆接触电阻率，排除高欧姆接触电阻对沟道载流子迁移率测试结果的影响，最终获得准确的沟道载流子迁移率参数。
[0007] 所述接触电阻率和沟道迁移率的测试结构由若干欧姆接触电极和多组栅氧结构组成，包括：一N+衬底1，其上方依次为一N
外延层2，一P阱区3，若干N+注入区4，多组栅氧化层6和栅极7，若干欧姆接触电极；其中N+注入区4嵌入P阱区3内部，且间隔长度依次递增；所述欧姆接触电极位于N+注入区4上方，且与N+注入区4形成欧姆接触；所述多组栅氧化层6和栅极7依次叠置于P阱区3之上且横跨相邻的N+注入区4。
[0008] 基于同样得发明构思，本发明另提供一种测试结构的制备方法，包括：
[0009] S1：在N+衬底1上生长N-外延层2；
[0010] S2：在所述N-外延层2上
离子注入形成P阱区3；
[0011] S3：在所述P阱区3内部离子注入形成结构相同、间隔长度依次递增的若干N+注入区4；
[0012] S4：在所述P阱区3和所述N+注入区4上热氧化形成整体的栅氧化层，并在所述整体的栅氧化层上沉积整体的栅极；
[0013] S5：
刻蚀所述整体的栅极和所述整体的栅氧化层暴露出欧姆接触区域，形成若干分立的、长度依次增加的多组栅极6和栅氧化层7；所述多组栅氧化层6和栅极7横跨相邻的N+注入区4；
[0014] S6：在所述欧姆接触区域剥离金属形成若干欧姆接触电极。
[0015] 本发明的另一方面，还公开了基于上述测试结构的测试方法。包括以下步骤：
[0016] M1测试若干欧姆接触电极的平均接触电阻 和接触电阻率ρc，优选的，所述M1步骤具体如下：
[0017] M 11栅极7施加一大于
阈值电压的正电压 电极81接地，电极82施加一较小的正电压VD，保持横向MOSFET器件在线性区工作，测试经过电极82的电流ID1；
[0018] M 12维持栅极电压不变，电极82接地，电极83施加一较小的正电压VD，测试经过电极83的电流ID2；
[0019] M 13维持栅极电压不变，电极83接地，电极84施加一较小的正电压VD，测试经过电极84的电流ID3；
[0020] M 14拟合计算平均接触电阻 及接触电阻率ρc，其中：
[0021]
[0022]
[0023] 式中L1为欧姆电极81与82间沟道长度；L2为欧姆电极82与83间沟道长度；L3为欧姆电极83与84间沟道长度；S为欧姆接触面积。
[0024] M 2通过上述平均欧姆接触电阻 测得反型层沟道载流子迁移率 优选的，所述M2步骤具体如下：
[0025] M 21栅极7施加一大于阈值电压的正电压VG，电极81接地，电极82施加一较小的正电压V1，保持横向MOSFET器件在线性区工作，测试经过电极82的电流I；
[0026] M 22逐步增大栅极电压VG，保持施加在电极82上的正电压V1不变，测试不同栅压下经过电极82的电流I；
[0027] M 23计算不同栅压下的沟道载流子迁移率：
[0028]
[0029]
[0030] 式中，VD为漏端电压，此漏端电压为排除高欧姆接触电阻影响后的实际电压；VT为阈值电压，L1为欧姆电极81与82间沟道长度，C0为单位面积电容，Z为欧姆电极81与82间沟道宽度。
[0031] 为获得更准确的测试结果，可适当增加本发明欧姆接触电极8和栅氧结构7的数量，获取更多的测试数据，提高欧姆接触电阻率和沟道载流子迁移率测试的准确性。
[0032] 有益结果：
[0033] 针对现有沟道载流子迁移率测试方法未能考虑到高欧姆接触电阻对器件IV关系的影响，本发明提出了一种接触电阻率和沟道迁移率的测试结构及测试方法，将欧姆接触电阻的影响考虑到测试方法中，通过测试并拟合获得欧姆接触电阻和欧姆接触电阻率，接着考虑到高的欧姆接触电阻对器件导通特性的影响，进一步获得准确的MOS沟道端电压，并计算获得准确的沟道载流子迁移率。本发明在测得准确的沟道载流子迁移率的同时测得了欧姆接触电阻率，该测试结构与所在同一
晶圆上所设计的MOSFET器件采用的制备工艺完全兼容，能够在仅通过版图图形设计的改变而无需增加其他工艺步骤实现测试结构的制备，工艺简单，成本较低。
附图说明
[0034] 图1(a)为碳化硅DMOSFET结构示意图；
[0035] 图1(b)为本发明接触电阻率和MOSFETT沟道迁移率测试结构的示意图；
[0036] 图2为本发明接触电阻率和MOSFETT沟道迁移率测试结构的制备
流程图；
[0037] 图3为本发明接触电阻率和MOSFETT沟道迁移率的测试结构制备步骤示意图；
[0038] 图4为本发明测试流程图。
[0039] N+衬底1，N-外延层2，P阱区3，P+基区5，N+注入区4，栅氧化层6，栅极7，欧姆接触电极81-84，源电极8，漏电极9
具体实施方式
[0040] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体
实施例，并参照附图，对本发明作进一步的详细说明。
[0041] 实施例：
[0042] 本发明的实施例一方面提出一种集成欧姆接触电阻测试和反型层沟道载流子迁移率测试的测试结构，该测试结构与所在同一晶圆上所设计的MOSFET器件工艺采用制备工艺完全兼容。
[0043] 图1(b)为本发明接触电阻率和MOSFETT沟道迁移率的测试结构的示意图，如图1(b)所示，所述测试结构由多组欧姆接触电极和栅氧结构的传输线测试结构组成，包括：一N+衬底1，其上方依次为一N-外延层2，一P阱区3，若干N+注入区4，栅氧化层6，栅极7，若干欧姆接触电极81-84。其中N+注入区4嵌于P阱区3内部，且间隔长度依次递增。欧姆接触电极81-84位于N+注入区4上方，和N+注入区4形成欧姆接触。栅氧化层6和栅极7依次叠置于P阱区3之上，且横跨相邻的N+注入区4。
[0044] 在本实施例中，优选的，所述N+衬底1、N-外延层2、P阱区3、N+注入区4，栅氧化层6，栅极7，欧姆接触电极81至84与如图1a所示的DMOSFET的衬底1、外延层2、P阱区3、源区4、氧化层6、栅极7掺杂浓度和工艺尺寸相一致，两者可以在同一晶圆上用相同工艺实现。
[0045] 基于同样的发明构思，本发明实施例的另一方面，提供了该测试结构的制备方法，包含下述步骤：
[0046] 步骤S1：如图3a所示，在N+衬底1上生长N-外延层2；
[0047] 步骤S2：如图3b所示，在外延层2上离子注入形成P阱区3，P阱区3的形成与DMOSFET的阱区形成方法相同，可以在晶圆上一同形成。清洗晶片，在1000℃至1300℃下热氧化形成10nm至30nm的薄二氧化硅。使用PECVD在其表面沉积1.5um至3um的二氧化硅，并在氧化炉中增密。涂胶、
光刻、显影并坚膜后，以
光刻胶为掩膜使用ICP刻蚀二氧化硅，形成P阱区注入掩膜。以二氧化硅为掩膜，使用Al离子注入形成P阱区3。
[0048] 步骤S3：如图3c所示，离子注入形成结构相同、间隔长度依次递增的若干N+注入区4，N+注入区4的形成与DMOSFET的源区形成方法相同，可以在晶圆上一同形成。清洗晶片，在
1000℃至1300℃下热氧化形成10nm至30nm的薄二氧化硅。使用PECVD在其表面沉积1.5um至
3um的二氧化硅，并在氧化炉中增密。涂胶、光刻、显影并坚膜后，以光刻胶为掩膜使用ICP刻蚀二氧化硅，形成阱区注入掩膜。以二氧化硅为掩膜，使用N离子注入形成N+注入区4。
[0049] 步骤S4：如图3d所示，热氧化形成栅氧化层6，并沉积形成栅极7；清洗晶片表面后将晶片在氧化炉中干氧氧化，氧化温度为1000℃至1500℃，氧化层厚度约为40nm至60nm。氧化完成后，在N2环境下原位
退火，并在NO环境下退火，退火温度均在1200℃至1400℃，使用LPCVD沉积N掺
多晶硅形成栅极7。
[0050] 步骤S5：如图3e所示，清洗晶片后，涂胶、光刻、显影并坚膜,使用BOE溶液
腐蚀栅极和栅氧化层，露出欧姆接触区域，形成多个分立的、长度依次增加的栅极6和氧化层7，栅氧化层6和栅极7依次叠置于P阱区3之上，且横跨相邻的N+注入区4。
[0051] 步骤S6：如图3f所示，清洗晶片后，涂胶、光刻、显影并坚膜，使用
磁控溅射在晶片表面溅射Ni，并剥离Ni，在950℃至1050℃下快速热退火1至3分钟，形成欧姆接触电极81至84，形成最终测试结构。
[0052] 本实施例的第三个方面，提出一种基于上述MOSFET沟道载流子迁移率测试结构的测试方法，包括下述步骤
[0053] 首先测试欧姆接触电阻和欧姆接触电阻率：
[0054] M11栅极7施加一大于阈值电压的正电压VG1，电极81接地，电极82施加一较小的正电压VD，保持横向MOSFET器件在线性区工作，测试经过电极82的电流ID1；
[0055] M12维持栅极电压不变，电极82接地，电极83施加一较小的正电压VD，测试经过电极83的电流ID2；
[0056] M13维持栅极电压不变，电极83接地，电极84施加一较小的正电压VD，测试经过电极84的电流ID3；
[0057] M14拟合计算平均欧姆接触电阻和欧姆接触电阻率：
[0058] 欧姆电极81与82间总电阻 RS为接触电极下接触层材料的
方块电阻，W为接触电阻的宽度，RC为欧姆接触电阻。
[0059] 欧姆电极82与83间总电阻
[0060] 欧姆电极83与84间总电阻
[0061] 由上式获得平均欧姆接触电阻
[0062]
[0063] 欧姆接触电阻率ρc：
[0064]
[0065] 其次测试反型层沟道载流子迁移率，步骤如下：
[0066] M21栅极7施加一大于阈值电压的正电压VG，电极81接地，电极82施加一较小的正电压V1，保持横向MOSFET器件在线性区工作，测试经过电极82的电流I；
[0067] M22逐步增大栅极电压VG，保持施加在电极82上的正电压V1不变，测试经过电极82的电流I；
[0068] M 23将M14中的平均欧姆接触
电阻带入下式，计算不同栅压下的沟道载流子迁移率
[0069]
[0070]
[0071] 式中VD为排除高欧姆接触电阻影响后的实际漏端电压，VT为阈值电压，L1为沟道长度，C0为单位面积电容，Z为沟道宽度。
[0072] 以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式的限制。虽然本发明已以较佳实例揭露如上，然而并非用以限定本发明。任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述所述的方法及技术内容做出些许的更改或修饰为等同变化的等效实施例，但凡是未脱离本发明技术发案的内容，依据本发明的技术实质对以上实例所做的任何简单
修改、等同变化与修饰，如通过改变某个区域厚度或掺杂浓度，改变沟道长度，改变欧姆接触电极数量等，均应包含在本发明的保护范围之内。
