技术领域
[0001] 本
发明涉及
锁相环电路相位调节领域，具体涉及一种实现锁相环相位偏移的方法。
背景技术
[0002] 在通信等领域中，由于通信系统需要改变
信号的相位，所以需要在信号不中断的情况下对相位进行调节，这个相位调节的结果就是相位偏移。
[0003] 对于直接数字
频率合成(DDS)技术，相位调试在FPGA内部很容易就能实现，而且通过控制初始值可以精准
控制信号的初始相位，但是对于锁相环，由于锁相环是一个
闭环系统，在信号切换的过程中会有环路的开闭过程，导致初始相位无法确定，如果想要得到精准的相位控制，只能通过相位偏移的方法。由于相位调节显得越来越重要，锁相环等电路需要像数字电路一样能够精确的控制相位偏移。
[0004] 传统的相位调节是在锁相环电路的输出端加入一个相位调节器，如图1，这种控制相位的方式实现起来复杂，而且增加了成本。
发明内容
[0005] 针对现有的锁相环电路进行相位偏移时，存在的成本高，实现复杂的问题，本发明第一目的提供了一种实现锁相环相位偏移的方法，通过调节时间来控制相位。
[0006] 本发明采用以下的技术方案：
[0007] 一种实现锁相环相位偏移的方法，对于锁相环的分频比只能整数改变的锁相环电路，通过精确的调节时间来调节相位，实现方法包括：
[0008] 步骤1：计算Δt，Δt为调节后的锁相环的分频比的变化时间，Δt的计算公式为：
[0009]
[0010] 其中， 为要实现的相位偏移，ΔN为锁相环的分频比的变化量，fph为锁相环的鉴相频率；
[0011] ΔN和fph都是已知的值；
[0012] 步骤2：在锁相环电路中进行计时，当计时到Δt时，锁相环电路的相位偏移[0013] 优选地，步骤2的具体过程为：
[0014] 步骤2.1：设定锁相环电路中的
分频器的分频比为N+ΔN，N为设定的锁相环的分频比的初始值；
[0015] 步骤2.2：利用锁相环电路中的
控制器的
时钟信号开始计时；
[0016] 步骤2.3：计时到Δt时，锁相环电路中的分频器的分频比变为N，整个锁相环电路的相位偏移
[0017] 本发明第二目的提供了一种实现锁相环相位偏移的方法，通过调节分频比来控制相位。
[0018] 一种实现锁相环相位偏移的方法，对于能实现高
分辨率的小数分频比的锁相环电路，改变分频比来调节相位，实现方法包括：
[0019] 步骤1：计算ΔN，ΔN为锁相环的分频比的变化量，ΔN的计算公式为：
[0020]
[0021] 其中， 为要实现的相位偏移，t为锁相环的分频比的变化时间，t值固定，fph为锁相环的鉴相频率；
[0022] t和fph都是已知的值；
[0023] 步骤2：在锁相环电路中进行计时，当计时到t时，锁相环电路的相位偏移[0024] 优选地，步骤2的具体过程为：
[0025] 步骤2.1：设定锁相环电路中的分频器的分频比为N+ΔN，N为设定的锁相环的分频比的初始值；
[0026] 步骤2.2：利用锁相环电路中的控制器的时钟信号开始计时；
[0027] 步骤2.3：计时到t时，锁相环电路中的分频器的分频比变为N，整个锁相环电路的相位偏移
[0028] 本发明具有的有益效果是：
[0029] 本发明提供的方法能在不增加任何
硬件成本的情况下，可以在锁相环等可调节分频比的电路中，通过改变分频比或者时间来实现相位偏移，操作简单，不会导致锁相环失锁。
附图说明
具体实施方式
[0032] 下面结合附图和具体实施例对本发明的具体实施方式做进一步说明：
[0033] 锁相环电路中相位偏移 的计算公式为： 其中，ΔN为锁相环的分频比的变化量，fph为锁相环的鉴相频率，t为锁相环的分频比的变化时间。
[0034] 上述公式求取的过程为：
[0035] 由于锁相环电路基本都是
正弦波信号，就拿正弦波信号来举例说明，一个正常的正弦波是： 其中，f是锁相环输出的频率，是初始相位，由于锁相环的初始相位 是无法可控的，所以无法改变 的大小，如果想改变正弦波的相位，只能通过改变输出频率f和时间t。
[0036] 假设锁相环的分频比为N，鉴相频率为fph，即锁相环输出正弦波为：
[0037]
[0038] 设ΔN为锁相环的分频比的变化量，即：
[0039]
[0040] 如果要使得相位偏移 必须得到： 所以在改变分频比的同时，使得时间 ΔN可以通过控制分频比送数精确达到，t可以在分频改变初始开始送数，在t时间后分频比ΔN变成0。
[0041] 实施例1
[0042] 一种实现锁相环相位偏移的方法，对于锁相环的分频比只能整数改变的锁相环电路，通过精确的调节时间来调节相位，实现方法包括：
[0043] 步骤1：计算Δt，Δt为调节后的锁相环的分频比的变化时间，Δt的计算公式为：
[0044]
[0045] 其中， 为要实现的相位偏移，ΔN为锁相环的分频比的变化量，fph为锁相环的鉴相频率；
[0046] ΔN和fph都是已知的值；
[0047] 步骤2：在锁相环电路中进行计时，当计时到Δt时，锁相环电路的相位偏移[0048] 步骤2的具体过程为：
[0049] 步骤2.1：设定锁相环电路中的分频器的分频比为N+ΔN，N为设定的锁相环的分频比的初始值；
[0050] 步骤2.2：利用锁相环电路中的控制器的时钟信号开始计时；
[0051] 步骤2.3：计时到Δt时，锁相环电路中的分频器的分频比变为N，整个锁相环电路的相位偏移
[0052] 实施例2
[0053] 步骤1：当ΔN＝1，fph＝50MHz，需要的相位偏移 时，计算出Δt＝10ns。
[0054] 步骤2：设定锁相环电路中的分频器的分频比为N+1，N为设定的锁相环的分频比的初始值，利用锁相环电路中的控制器的时钟信号开始计时，当计时到10ns时，分频器的分频比变为N，整个锁相环电路的相位偏移0.1π。
[0055] 实施例3
[0056] 一种实现锁相环相位偏移的方法，对于能实现高分辨率的小数分频比的锁相环电路，改变分频比来调节相位，实现方法包括：
[0057] 步骤1：计算ΔN，ΔN为锁相环的分频比的变化量，ΔN的计算公式为：
[0058]
[0059] 其中， 为要实现的相位偏移，t为锁相环的分频比的变化时间，t值固定，fph为锁相环的鉴相频率；
[0060] t和fph都是已知的值。
[0061] 步骤2：在锁相环电路中进行计时，当计时到t时，锁相环电路的相位偏移[0062] 步骤2的具体过程为：
[0063] 步骤2.1：设定锁相环电路中的分频器的分频比为N+ΔN，N为设定的锁相环的分频比的初始值；
[0064] 步骤2.2：利用锁相环电路中的控制器的时钟信号开始计时；
[0065] 步骤2.3：计时到t时，锁相环电路中的分频器的分频比变为N，整个锁相环电路的相位偏移
[0066] 实施例4
[0067] 如图2所示，当锁相环开始工作或者进行频率切换的时候，整机进行VCO、鉴相器、积分等电路的配置，并送入分频比，分频比通过FPGA进行相关运算然后控制分频器，典型的运算就是Σ-Δ调制。本电路主要有参考时钟1默认为鉴相频率fph，FPGA的输入参考时钟2为一个固定频率的时钟信号fref2，当不进行相位调节或者相位调节开始前锁相环工作的时候，所有的器件配置跟传统电路没有任何区别。
[0068] 步骤1：设置t＝0.01s，fph＝50MHz，需要的相位偏移 时，计算出ΔN＝5.56×10-10，由于目前Σ-Δ调制分频比一般在58位(二进制)，所以很容易实现。
[0069] 步骤2：在FPGA内部，当发送相位开始变化的指令后，锁相环电路中的分频器的分频比为N+ΔN，N为设定的锁相环的分频比的初始值，利用fref2开始计时，当计时到0.01s时，分频器的分频比变为N，整个锁相环电路的相位偏移0.1°。
[0070] 由于通过计算分频比改变很小，不会影响环路的锁相，所以对整个锁相环其他电路无需进行任何控制，操作简单。由于参考时钟2的时钟频率一般很高，比如100MHz，用它来计数Δt＝0.01s，共需要106个周期，误差可以忽略。由于相位调节的分辨率设计目标在0.1°，所以对于Σ-Δ调制，分频比一般在58位(二进制)，误差可以忽略。
[0071] 当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，
本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
