표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 산화물 반도체 박막트랜지스터를 채용한 표시 기판 및 이의 제조 방법에 관한 것이다.

일반적으로, 표시장치는 스위칭 소자를 포함하는 어레이 기판(array substrate)과 상기 어레이 기판에 대향하는 대향 기판(counter substrate)을 포함한다. 상기 스위칭 소자는 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극과 절연된 반도체 패턴, 데이터 라인과 연결되어 반도체 패턴과 전기적으로 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함한다.

상기 표시장치의 스위칭 소자로 사용되는 박막 트랜지스터에는, 비정질 실리콘 박막 트랜지스터(amorphous-Si TFT), 다결정 실리콘 박막트랜지스터 (poly-Si TFT), 산화물 반도체 박막트랜지스터 등이 있다.

상기 비정질 실리콘 박막트랜지스터는 저가의 비용으로 대형 기판에 균일하게 형성될 수 있는 장점이 있으나, 전하의 이동도가 낮은 단점이 있다. 상기 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비해 높은 이동도를 갖고, 소자 특성의 열화가 적은 장점이 있으나, 제조 공정이 복잡하기 때문에 제조 비용이 비싼 단점이 있다.

상기 산화물 반도체 박막트랜지스터는 저온 공정을 이용할 수 있고, 대면적화가 용이하며, 높은 이동도를 갖는 장점이 있다. 그러나, 산화물 반도체가 금속을 포함하는 소스 전극 또는 드레인 전극과 반응하여 산화물 반도체에 포함된 양이온이 환원되어 석출되는 불량이 발생될 수 있다.

산화물 반도체에 포함된 양이온이 환원되어 석출되는 경우, 박막 트랜지스터의 채널층의 조성이 변화하여, 전하의 이동도가 감소하는 문제점이 발생할 수 있다. 또한, 산화물 반도체로부터 석출된 금속에 의해 배선의 저항이 증가할 수도 있다. 이에 따라, 스위칭 소자의 전기적 안정성 및 신뢰성이 낮아지는 문제가 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 산화물 반도체 박막 트랜지스터의 전기적 특성을 향상시킨 표시 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 게이트 라인, 데이터 라인, 게이트 절연층, 박막 트랜지스터 및 화소 전극을 포함한다. 상기 게이트 라인은 베이스 기판 위에 제1 방향으로 연장된다. 상기 데이터 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 게이트 절연층은 상기 게이트 라인 위에 형성된다. 상기 박막 트랜지스터는 상기 게이트 라인과 전기적으로 연결된 게이트 전극, 인듐을 포함하는 산화물을 포함하는 제1 반도체 패턴 및 인듐-프리 산화물을 포함하는 제2 반도체 패턴을 포함하는 산화물 반도체 패턴 및 상기 산화물 반도체 패턴 위에 서로 이격 배치된 소스 및 드레인 전극들을 포함한다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결된다.

본 발명의 실시예에서, 상기 인듐-프리 산화물은 붕소(B), 알루미늄(A1), 탈륨(Tl), 주석(Sn), 하프늄(Hf), 플루오르(F), 염소(Cl), 브로민(Br), 아이오딘(I) 및 아스타틴(At)로 이루어진 군으로부터 선택된 적어도 하나의 원소를 포함하는 아연계 산화물, 안티모니(Sb) 및 플루오르(F) 중 적어도 하나의 원소를 포함하는 주석계 산화물, 및 갈륨아연계 산화물 중 어느 하나일 수 있다.

본 발명의 실시예에서, 상기 인듐-프리 산화물의 캐리어 농도는 10 ¹⁷ /cm ³ 내지 10 ²¹ /cm ³ 일 수 있다.

본 발명의 실시예에서, 상기 게이트 절연층은 상기 게이트 전극이 형성된 상기 베이스 기판 위에 형성되고 실리콘질화막을 포함하는 제1 절연층 및 상기 제1 절연층 위에 형성되고 실리콘산화막을 포함하는 제2 절연층을 포함할 수 있다.

본 발명의 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 티타늄(Ti)을 포함할 수 있다.

본 발명의 실시예에서, 상기 소스 전극 및 상기 드레인 전극은 티타늄(Ti)을 포함하는 제1 금속층, 상기 제1 금속층 위에 형성되고 구리(Cu)를 포함하는 제2 금속층 및 상기 제2 금속층 위에 형성되고 구리(Cu)-망간(Mn) 합금을 포함하는 제3 금속층을 포함할 수 있다.

본 발명의 실시예에서, 상기 제2 반도체 패턴은 제1 패턴과 상기 제1 패턴과 이격된 제2 패턴을 포함하며, 상기 제2 반도체 패턴의 상기 제1 및 제2 패턴들 사이에 형성되어 상기 제1 및 제2 패턴들을 전기적으로 절연시키는 절연 패턴을 더 포함할 수 있다.

본 발명의 실시예에서, 상기 소스 및 드레인 전극들이 형성된 상기 베이스 기판 위에 형성되고, 실리콘 산화막을 포함하는 패시베이션층을 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법에서, 베이스 기판 위에 게이트 라인 및 게이트 전극을 포함하는 게이트 패턴을 형성한다. 게이트 패턴이 형성된 상기 베이스 기판 위에 게이트 절연층, 인듐을 포함하는 산화물을 포함하는 제1 반도체층, 인듐-프리 산화물을 포함하는 제2 반도체층 및 소스 금속층을 순차적으로 형성한다. 상기 소스 금속층이 형성된 상기 베이스 기판 위에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 소스 금속층, 상기 제1 반도체층 및 상기 제2 반도체층을 패터닝하여 소스 전극 및 드레인 전극을 포함하는 소스 패턴과, 상기 소스 패턴 하부에 형성된 제2 반도체 패턴 및 상기 제2 반도체 패턴 하부에 형성된 제1 반도체 패턴을 포함하는 산화물 반도체 패턴을 형성한다. 상기 소스 패턴 및 상기 산화물 반도체 패턴이 형성된 상기 베이스기판 위에 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성한다.

본 발명의 실시예에서, 상기 인듐-프리 산화물은 붕소(B), 알루미늄(A1), 탈륨(Tl), 주석(Sn), 하프늄(Hf), 플루오르(F), 염소(Cl), 브로민(Br), 아이오딘(I) 및 아스타틴(At)로 이루어진 군으로부터 선택된 적어도 하나의 원소를 포함하는 아연계 산화물, 안티모니(Sb) 및 플루오르(F) 중 적어도 하나의 원소를 포함하는 주석계 산화물, 및 갈륨아연계 산화물 중 어느 하나일 수 있다.

본 발명의 실시예에서, 상기 제2 반도체층의 캐리어 농도는 10 ¹⁷ /cm ³ 내지 10 ²¹ /cm ³ 일 수 있다.

본 발명의 실시예에서, 상기 포토레지스트 패턴은 상기 소스 금속층 위에 포토레지스트층을 형성한 후, 상기 포토레지스트층을 패터닝하여 상기 소스 패턴이 형성된 영역에 제1 두께를 갖는 제1 포토 패턴, 상기 소스 전극 및 상기 드레인 전극 사이의 이격 영역에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 포토 패턴을 포함하는 상기 포토레지스트 패턴을 형성할 수 있다.

본 발명의 실시예에서, 상기 소스 패턴과 상기 산화물 반도체 패턴 형성을 위해, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 소스 금속층, 상기 제2 반도체층, 및 제1 반도체층을 식각하고, 상기 제2 포토 패턴을 제거한다. 상기 제2 포토 패턴에 의해 노출된 상기 소스 금속층을 제거하여 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다. 상기 소스 전극 및 상기 드레인 전극을 이용하여 상기 제1 및 제2 반도체 패턴들을 형성할 수 있다.

본 발명의 실시예에서, 상기 소스 전극 및 상기 드레인 전극에 의해 노출된 상기 제2 반도체층의 일부를 제거하여 상기 제1 반도체패턴 위에 서로 이격 배치된 제1 및 제2 패턴들을 포함하는 상기 제2 반도체 패턴을 형성할 수 있다.

본 발명의 실시예에서, 상기 소스 전극 및 상기 드레인 전극에 의해 노출된 상기 제2 반도체층을 절연화하여 절연 패턴을 형성한다. 상기 제2 반도체 패턴은 상기 제1 반도체 패턴 위에 서로 이격 배치되고, 상기 절연 패턴에 의해 전기적으로 절연된 제1 및 제2 패턴들을 포함할 수 있다.

본 발명의 실시예에서, 상기 게이트 절연층은 상기 게이트 전극 위에 형성되고 실리콘질화물을 포함하는 제1 절연층 및 상기 제1 절연층 위에 형성되고 실리콘산화물을 포함하는 제2 절연층을 포함할 수 있다.

본 발명의 실시예에서, 상기 소스 금속층은 티타늄(Ti)을 포함할 수 있다.

본 발명의 실시예에서, 상기 소스 금속층은 티타늄(Ti)을 포함하는 제1 금속층, 구리(Cu)를 포함하는 제2 금속층 및 구리(Cu)와 망간(Mn) 합금을 포함하는 제3 금속층을 포함할 수 있다.

본 발명의 실시예에서, 상기 소스 및 드레인 전극들이 형성된 상기 베이스 기판 위에 실리콘 산화막을 포함하는 패시베이션층을 더 형성할 수 있다.

이러한 표시 기판 및 이의 제조 방법에 의하면, 산화물 반도체 패턴을 이중층 구조로 형성함으로써, 산화물 반도체에 포함된 이온이 환원되어 석출되는 것을 방지할 수 있다. 이에 따라 산화물 반도체 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 II' 선을 따라 절단한 표시 기판의 단면도이다.
도 3a 내지 도 3g는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 II' 선을 따라 절단한 표시 기판의 단면도이다.

도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판(100)은 베이스 기판(101), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(120), 박막 트랜지스터(TR), 패시베이션층(150), 유기층(160) 및 화소 전극(170)을 포함할 수 있다.

상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

상기 게이트 절연층(120)은 상기 게이트 라인(GL) 및 상기 박막 트랜지스터(TR)의 게이트 전극(110)을 커버하도록 형성된다. 상기 게이트 절연층(120)은 제1 게이트 절연층(122) 및 제2 게이트 절연층(124)으로 이루어진 이중층 구조로 형성될 수 있다. 상기 제1 게이트 절연층(122)은 실리콘질화막(SiNx)으로 형성될 수 있다. 상기 제2 게이트 절연층(124)은 실리콘산화막(SiOx)으로 형성될 수 있다. 이와 달리, 상기 게이트 절연층(120)은 단일층 구조로 형성될 수 있다. 이 경우, 상기 게이트 절연층(120)은 실리콘산화막(SiOx)을 포함할 수 있다.

상기 박막 트랜지스터(TR)는 상기 게이트 라인(GL)과 상기 데이터 라인(DL)이 교차하는 영역에 인접하게 배치될 수 있다. 상기 박막 트랜지스터(TR)는 상기 게이트 전극(110), 산화물 반도체 패턴(136), 소스 전극(142) 및 드레인 전극(144)을 포함한다.

상기 게이트 전극(110)은 상기 게이트 라인(GL)과 전기적으로 연결된다. 상기 게이트 전극(110)은 티타늄(Ti)을 포함하는 제1 금속층 및 구리(Cu)를 포함하는 제2 금속층으로 이루어진 이중층 구조로 형성될 수 있다.

상기 산화물 반도체 패턴(136)은 제1 반도체 패턴(132) 및 제2 반도체 패턴(134)을 포함한다.

상기 제1 반도체 패턴(132)은 상기 제2 게이트 절연층(124)을 포함하는 상기 제2 베이스 기판(101) 위에 형성된다. 상기 제1 반도체 패턴(132)은 인듐(In)을 포함하는 산화물 반도체로 이루어질 수 있다. 상기 인듐(In)을 포함하는 산화물의 예로서는 인듐아연계 산화물(InZnO) 및 인듐주석계 산화물(InSnO) 등을 들 수 있다. 상기 인듐아연계 산화물(InSnO)에 포함될 수 있는 원소의 예로서는 붕소(B), 알루미늄(A1), 탈륨(Tl), 주석(Sn), 하프늄(Hf), 플루오르(F), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At) 등을 들 수 있다. 이들은 단독 또는 혼합하여 포함될 수 있다. 상기 인듐주석계 산화물(InSnO)에 포함될 수 있는 원소의 예로서는 안티모니(Sb), 플루오르(F) 등을 들 수 있다.

상기 제2 반도체 패턴(134)은 상기 제1 반도체 패턴(132) 위에 형성될 수 있다. 상기 제2 반도체 패턴(134)은 제1 패턴(134a) 및 제2 패턴(134b)을 포함할 수 있다. 상기 제1 및 제2 패턴들(134a, 134b)은 상기 제1 반도체 패턴(132) 위에 서로 이격되어 형성된다. 상기 제2 반도체 패턴(134)은 인듐-프리(Indume-Free) 산화물로 이루어질 수 있다. 상기 인듐-프리 산화물의 예로서는 아연계 산화물(ZnO), 주석계 산화물(SnO), 갈륨아연계 산화물(GaZnO) 등을 들 수 있다. 상기 아연계 산화물(ZnO)에 포함될 수 있는 원소의 예로서 붕소(B), 알루미늄(A1), 탈륨(Tl), 주석(Sn), 하프늄(Hf), 플루오르(F), 염소(Cl), 브로민(Br), 아이오딘(I), 아스타틴(At)등을 들 수 있다. 이들은 단독 또는 혼합하여 포함될 수 있다. 상기 주석계 산화물(SnO)에 포함될 수 있는 원소의 예로서는 안티모니(Sb), 플루오르(F) 등을 들 수 있다. 이들은 단독 또는 혼합하여 포함될 수 있다.

상기 제2 반도체 패턴(134)은 상기 소스 전극(142) 및 상기 드레인 전극(144)에 포함된 금속이 산화되고, 상기 제1 반도체 패턴(134)에 포함된 이온이 환원되어 상기 제1 반도체 패턴(134)에 포함된 인듐(In)이 석출되는 것을 억제하는 보호층의 역할을 한다. 상기 소스 전극(142) 및 상기 드레인 전극(144)이 티타늄(Ti)을 포함하기 때문에, 상기 제2 반도체 패턴(134)은 인듐(In)을 포함하지 않아야 한다.

만약, 상기 소스 전극(142) 및 상기 드레인 전극(144)이 티타늄(Ti)을 포함하고 상기 제2 반도체 패턴(134)의 산화물 반도체가 인듐(In)을 포함하는 경우, 상기 티타늄(Ti)은 산화되고, 상기 제2 반도체 패턴(134)의 산화물 반도체에 포함된 인듐 이온은 환원되어 인듐(In)이 석출될 수 있다. 이는 상기 티나늄(Ti)의 산화물 형성 자유 에너지가 상기 인듐의 산화물 형성 자유 에너지보다 훨씬 크기 때문이다. 여기서, 산화물 형성 자유 에너지가 크다는 것은 산화물이 되려는 경향이 크다는 것을 의미한다. 즉, 인듐(In) 보다 티타늄(Ti)이 산소와 반응하여 산화물이 되려는 경향이 큼을 의미한다.

상기 산화물 반도체에 포함된 인듐(In)이 환원되어 석출될 경우, 상기 박막 트랜지스터(TR)의 채널층의 조성이 변화하여 전하의 이동도가 감소하고, 시간에 따라 문턱 전압이 변화되는 문제가 생길 수 있다. 또한, 산화물 반도체로부터 석출된 금속에 의해 상기 소스 전극(142) 및 상기 드레인 전극(144)의 비저항이 증가할 수도 있다. 이에 따라, 박막 트랜지스터(TR)의 전기적 특성을 저하시킬 수 있다. 그러므로, 상기 제2 반도체 패턴(134)은 인듐을 포함하지 않아야 한다.

또한, 상기 제2 반도체 패턴(134)은 상기 제1 반도체 패턴(132)과 상기 소스 전극(142) 및 상기 드레인 전극(144) 사이의 접촉 저항을 낮추는 오믹 콘택층의 역할을 할 수 있다. 이를 위해 상기 제2 반도체 패턴(134)은 캐리어 농도가 약 10 ¹⁷ /cm ³ 이상이 되는 인듐-프리 산화물 반도체를 포함한다. 예를 들면, 상기 인듐-프리 산화물 반도체의 캐리어 농도는 약 10 ¹⁷ /cm ³ 내지 약 10 ²¹ /cm ³ 일 수 있다. 상기 캐리어 농도는 상기 인듐-프리 산화물 반도체에 첨가된 첨가 원소의 종류 및/또는 함량 조정을 통해 10 ¹⁷ /cm ³ 이상이 되도록 설정할 수 있다. 예를 들면, 상기 제2 반도체 패턴(134)을 갈륨아연 산화물(GaZnO)로 형성하고자 하는 경우, 상기 갈륨과 아연을 합친 화합물의 전체 중량을 100wt%라고 할 때 상기 갈륨의 함량이 약 0 내지 20 wt%가 되도록 설정하면 된다.

상기 소스 전극(142)은 상기 데이터 라인(DL)과 전기적으로 연결된다. 상기 소스 전극(142)은 상기 제2 반도체 패턴(134)의 상기 제1 패턴(134a) 위에 배치된다.

상기 드레인 전극(144)은 상기 제2 반도체 패턴(134)의 상기 제2 패턴(134b) 위에 배치되고, 상기 소스 전극(142)과 이격되어 배치된다. 상기 소스 전극(142)과 상기 드레인 전극(144) 사이의 이격된 영역이 상기 박막 트랜지스터(TR)의 채널부로 정의된다.

상기 데이터 라인(DL), 상기 소스 전극(142) 및 상기 드레인 전극(144)은 티타늄(Ti)을 포함하는 제1 금속층(M1), 구리(Cu)를 포함하는 제2 금속층(M2) 및 구리(Gu)와 망간(Mn) 합금을 포함하는 제3 금속층(M3)을 포함하는 삼중층 구조로 형성될 수 있다. 상기 제1 금속층(M1)은 상기 제2 금속층(M2)에 포함된 상기 구리가 상기 산화물 반도체 패턴(136)으로 확산 되어 배선 비저항이 증가되는 것을 방지하는 역할을 할 수 있다. 상기 제3 금속층(M3)은 상기 제2 금속층(M2)을 보호하는 역할을 한다. 즉, 상기 제3 금속층(M3)은 상기 제2 금속층(M2)에 포함된 상기 구리가 상기 패시베이션층(150)에 포함된 산소와 반응하여 산화되는 것을 방지한다. 또한, 상기 제3 금속층(M3)은 상기 소스 및 드레인 전극(144) 상부에 배치되는 상기 패시베이션층(150)과 상기 제2 금속층(M2) 사이의 결합력을 증가시키는 역할을 한다.

한편, 상기 데이터 라인(DL), 상기 소스 전극(142) 및 상기 드레인 전극(144)은 티타늄(Ti) 합금을 포함하는 단일층으로 형성될 수 있다.

상기 패시베이션층(150)은 상기 소스 전극(142) 및 상기 드레인 전극(144)이 형성된 상기 베이스 기판(101) 위에 형성된다. 상기 패시베이션층(150)은 실리콘 산화물(SiOx)로 이루어질 수 있다.

상기 유기층(160)은 상기 패시베이션층(150) 위에 형성된다. 상기 유기층(160)은 상기 표시 기판(100)을 평탄화시키는 역할을 한다. 상기 패시베이션층(150) 및 상기 유기층(160)은 상기 드레인 전극(144)을 노출시키는 콘택홀(CNT)을 포함한다.

상기 화소 전극(170)은 상기 유기층(160)이 형성된 상기 베이스 기판(101) 위에 배치된다. 상기 화소 전극(170)은 상기 유기층(180) 및 상기 패시베이션층(150)을 관통하는 콘택홀(CNT)을 통해 상기 박막 트랜지스터(TR)의 상기 드레인 전극(144)과 전기적으로 연결될 수 있다. 상기 화소 전극(170)은 투명한 도전성 물질로 형성될 수 있다. 예를 들면, 상기 화소 전극(170)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO)로 이루어질 수 있다.

도 3a 내지 도 3g는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

도 3a를 참조하면, 상기 베이스 기판(101) 위에 게이트 금속층을 형성한다. 상기 게이트 금속층은 단일층 또는 이중충 구조로 형성될 수 있다. 예를 들면, 상기 게이트 금속층은 티타늄이나 티타늄 합금을 포함하는 제1 금속층 및 구리를 포함하는 제2 금속층 이루어진 이중층 구조로 형성될 수 있다. 상기 게이트 금속층은 스퍼터링 방법에 의해 형성될 수 있다.

상기 게이트 금속층이 형성된 상기 베이스 기판(101) 위에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(110)이 형성되는 영역에 배치된다. 상기 제1 포토레지스터 패턴(PR1)은 상기 게이트 금속층이 형성된 상기 베이스 기판(101) 위에 감광성 물질을 포함하는 제1 포토레지스트층을 형성하고, 제1 마스크(10)를 이용하여 노광시킨 후 현상하여 형성할 수 있다. 상기 제1 마스크(10)는 광을 투과하는 투광부(12) 및 광을 차단하는 차광부(14)를 포함한다. 상기 투광부(12)와 대응하는 상기 제1 포토레지스트층은 현상액에 의해 제거된다. 상기 차광부(14)와 대응하는 상기 제1 포토레지스트층은 현상액에 의해 제거되지 않고 상기 게이트 금속층 위에 잔류하게 된다.

상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 상기 게이트 금속층을 패터닝하여, 상기 게이트 전극(110)을 포함하는 게이트 패턴을 형성한다.

도 3b를 참조하면, 상기 게이트 패턴이 형성된 상기 베이스 기판(101) 위에 게이트 절연층(120), 제1 반도체층(132), 제2 반도체층(134) 및 소스 금속층(140)을 순차적으로 형성한다. 상기 게이트 절연층(120)은 실리콘질화물(SiNx)을 포함하는 제1 게이트 절연층(122) 및 실리콘산화물(SiOx)을 포함하는 제2 게이트 절연층(124)을 포함할 수 있다. 상기 제1 게이트 절연층(122)의 두께는 약 4000Å이고, 상기 제1 게이트 절연층(122)의 두께는 약 500Å일 수 있다. 상기 제1 및 제2 게이트 절연층들(122, 124)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법에 의해 형성될 수 있다. 상기 제2 게이트 절연층(124)은 상기 제1 반도체 패턴(132)에 포함된 산화물 반도체가 상기 제1 게이트 절연층(122)에 포함된 상기 실리콘질화물(SiNx)과 반응하여 상기 산화물 반도체의 조성이 변질되는 것을 방지하는 역할을 한다.

상기 제1 반도체층(132)은 인듐을 포함하는 산화물 반도체로 이루어질 수 있다. 상기 인듐을 포함하는 산화물의 예로서는 인듐아연계 산화물(InZnO), 인듐주석계(InSnO) 산화물 등을 들 수 있다. 상기 제2 반도체층(134)은 인듐-프리 산화물 반도체로 이루어질 수 있다. 상기 인듐-프리 산화물의 예로서는 아연계 산화물(ZnO), 주석계 산화물(SnO), 갈륨아연계 산화물(GaZnO) 등을 들 수 있다. 상기 소스 금속층(140)은 티타늄(Ti)을 포함하는 제1 금속층(M1), 구리(Cu)를 포함하는 제2 금속층(M2) 및 구리(Cu)-망간(Mn) 합금을 포함하는 제3 금속층(M3)을 포함할 수 있다. 상기 제1 반도체층(132)의 두께는 약 200Å 내지 약 2000Å이고, 상기 제2 반도체층(134)의 두께는 약 30Å 내지 약 500Å일 수 있다. 상기 제1 및 제2 반도체층(134)은 스퍼터링 방법에 의해 형성될 수 있다.

상기 소스 금속층(140)을 포함하는 상기 베이스 기판(101) 위에 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스터 패턴(PR1)은 상기 소스 금속층(140)이 형성된 상기 베이스 기판(101) 위에 제2 포토레지스트층을 형성하고, 상기 제2 포토레지스트층을 제2 마스크(20)를 이용하여 노광시킨 후 현상하여 형성할 수 있다. 상기 제2 마스크(20)는 광을 투과시키는 투광부(22), 광을 차단시키는 차광부(24) 및 광의 일부만 투과시키는 반투광부(26)를 포함한다. 상기 차광부(24)와 대응하는 상기 제2 포토레지스트층은 현상액에 의해서 제거되지 않고 상기 소스 금속층(140) 위에 제1 두께(T1)로 잔류한다. 상기 제1 두께(T1)는 상기 제2 포토레지스트층의 초기 두께와 실질적으로 동일할 수 있다. 상기 반투광부(26)와 대응하는 상기 제2 포토레지스트층은 일부는 현상액에 의해서 제거되고, 일부가 잔류한다. 이에 따라, 상기 반투광부(26)와 대응하는 영역에는, 상기 제2 포토레지스트층이 제2 두께(T2)로 잔류한다. 상기 제2 두께(T2)는 상기 제1 두께(T1)보다 얇다. 상기 투광부(22)와 대응하는 상기 제2 포토레지스트층은 현상액에 의해 제거된다. 이에 따라, 상기 소스 금속층(140) 위에는 상기 제1 두께(T1)를 갖는 제1 포토 패턴(PR21)과, 상기 제2 두께(d2)를 갖는 제2 포토 패턴(PR22)을 포함하는 제2 포토레지스트 패턴(220)이 형성된다.

도 3c를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여 상기 소스 금속층(140), 상기 제2 반도체층(134) 및 상기 제1 반도체층(132)을 식각한다. 상기 소스 금속층(140), 상기 제2 반도체층(134) 및 상기 제1 반도체층(132)은 통합 식각액을 이용하여 동시에 식각할 수 있다. 상기 통합 식각액은 테트라클로로에탄(tetrachloroethane: TCE)을 포함할 수 있다. 이에 따라, 상기 베이스 기판(101) 위에는 예비 전극 패턴(141) 및 예비 반도체 패턴(135)이 형성된다.

도 3d를 참조하면, 상기 제2 포토레지스트 패턴(PR2)의 상기 제2 포토 패턴(PR22)을 제거하여 잔류 패턴(PR3)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)의 두께를 상기 제2 두께(T2)만큼 제거함에 따라 상기 제2 포토 패턴(PR22)은 제거되고, 상기 제1 포토 패턴(PR21)은 제3 두께(T3)만큼 잔류하는 상기 잔류 패턴(PR3)을 형성할 수 있다. 상기 제3 두께(T3)는 상기 제1 두께(T1)에서 상기 제2 두께(T2)를 뺀 값과 실질적으로 동일할 수 있다. 상기 제2 포토 패턴(PR22)이 제거됨에 따라 상기 예비 전극 패턴(141)의 일부가 노출된다.

도 3e를 참조하면, 상기 잔류 패턴(PR3)을 식각 방지막으로 이용하여 상기 예비 전극 패턴(141)의 제2 금속층(M2) 및 제3 금속층(M3)의 일부를 제거한다. 상기 제2 금속층(M2) 및 상기 제3 금속층(M3)은 습식 식각 공정에 의해 식각될 수 있다. 상기 제2 금속층(M20 및 상기 제3 금속층(M3)의 일부가 제거됨에 따라 상기 제2 금속층(M2)의 하부에 배치된 제1 금속층(M1)의 일부가 노출된다.

도 3f를 참조하면, 상기 제2 금속층(M2) 및 상기 제3 금속층(M3)에 의해 노출된 상기 예비 전극 패턴(141)의 상기 제1 금속층(M1)을 제거한다. 상기 제1 금속층(M1)은 건식 식각 공정에 의해 식각될 수 있다. 이에 따라, 상기 예비 반도체 패턴(135)의 제2 반도체 패턴(134)이 노출된다.

이어서, 상기 예비 반도체 패턴(135)의 상기 제2 반도체 패턴(134)의 일부를 제거한다. 상기 제2 반도체 패턴(134)은 습식 식각 공정 또는 건식 식각 공정을 통해 식각될 수 있다. 예를 들면, 상기 제2 반도체 패턴(134)을 상기 건식 식각 공정을 통해 식각하는 경우, 식각 가스로 플루오르(F) 계열의 기체(예를 들어, F2, SF6, CF4, C2F4, C3F6, C4F8 등), 염소 계열의 기체(예를 들어, Cl2, HCl, CCl4, BCI3 등), 탄소화합물(예를 들면, CH4) 및 산소 가스 등이 적용될 수 있다. 이에 따라, 상기 베이스 기판(101) 위에는 소스 전극(142), 상기 소스 전극(142)과 이격된 드레인 전극(144), 제1 반도체 패턴(132) 및 제2 반도체 패턴(134)을 포함하는 산화물 반도체 패턴(136)이 형성된다.

도 3g를 참조하면, 상기 잔류 패턴(PR3)을 스트립퍼를 이용하여 제거한다. 이에 따라, 상기 게이트 전극(110), 상기 산화물 반도체 패턴(126), 상기 소스 전극(142) 및 상기 드레인 전극(144)을 포함하는 상기 박막 트랜지스터(TR)가 형성된다.

이어서, 상기 박막 트랜지스터(TR)가 형성된 상기 베이스 기판(101) 위에 상기 패시베이션층(150)을 형성한 후, 상기 패시베이션층(150)에 열을 가하는 어닐링(annealing) 공정을 수행할 수 있다. 상기 어닐링 공정은 약 200℃ 내지 약 400℃ 정도의 산소 또는 질소 분위기에서 약 10분 내지 약 2시간 동안 수행할 수 있다. 상기 패시베이션층(150)이 형성된 상기 베이스 기판(101) 위에 유기층(160)을 형성한다. 상기 패시베이션층(150)은 실리콘산화물(SiOx)로 이루어질 수 있다. 상기 패시베이션층(150)은 상기 소스 및 드레인 전극(142, 144) 사이의 이격 영역에 의해 노출된 상기 제1 반도체 패턴(132)에 포함된 인듐계 산화물이 환원되어 인듐으로 석출되는 것을 방지할 수 있다.

상기 유기층(180) 및 상기 패시베이션층(150)을 패터닝하여 상기 드레인 전극(144)을 노출시키는 콘택홀(CNT)을 형성한다. 이어서, 상기 콘택홀(CNT)이 형성된 상기 베이스 기판(101) 위에 투명 전극층을 형성하고, 상기 투명 전극층을 패터닝하여 화소 전극(170)을 형성한다. 상기 화소 전극(170)은 상기 콘택홀(CNT)을 통해 상기 드레인 전극(144)과 전기적으로 연결된다. 이에 따라, 본 발명에 따른 상기 표시 기판(100)이 제조될 수 있다.

본 실시예에 따르면, 상기 산화물 반도체 패턴(136)을 이중층 구조로 형성함으로써, 상기 소스 및 드레인 전극(142, 144)에 포함된 금속이 산화물 반도체와 반응하여 산화되는 것을 방지할 수 있다. 이에 따라, 산화물 반도체에 포함된 이온이 환원되어 석출되는 것을 방지할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.

본 실시예에 따른 표시 기판(200)은 산화물 반도체 패턴(136)의 제2 반도체 패턴(134)이 절연 패턴(138)의해 절연된 것을 제외하고는, 도 1 및 도 2를 참조하여 설명한 표시 기판(100)과 실질적으로 동일하므로, 동일한 구성요소에는 동일한 참조 부호를 부여하고, 중복되는 부분은 생략한다.

도 4를 참조하면, 본 실시예에 따른 표시 기판(200)은 베이스 기판(101), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(120), 박막 트랜지스터(TR), 절연 패턴(138), 패시베이션층(150), 유기층(160) 및 화소 전극(170)을 포함할 수 있다.

상기 박막 트랜지스터(TR)는 상기 게이트 전극(110), 산화물 반도체 패턴(136), 소스 전극(142) 및 드레인 전극(144)을 포함한다. 상기 산화물 반도체 패턴(136)은 제1 반도체 패턴(132) 및 제2 반도체 패턴(134)을 포함한다. 상기 제2 반도체 패턴(134)은 제1 패턴(134a) 및 제2 패턴(134b)을 포함한다.

상기 절연 패턴(138)은 상기 제2 반도체 패턴(134)의 제1 및 제2 패턴(134a, 134b) 사이에 배치된다. 상기 절연 패턴(138)은 상기 제1 패턴(134a) 및 제2 패턴(134a)을 절연시킨다.

한편, 본 실시예에 따른 표시 기판(200)의 제조 방법은, 상기 박막 트랜지스터(TR)의 채널부의 상기 제2 반도체 패턴(134)을 제거하는 대신, 절연화하여 상기 절연 패턴(138)을 형성하는 것을 제외하고는, 도 3a 내지 도 3f를 참조하여 설명한 표시 기판(100)의 제조 방법과 실질적으로 동일하므로, 중복되는 부분은 생략한다.

상기 베이스 기판(101)에 상기 박막 트랜지스터(TR)의 게이트 전극(110), 상기 게이트 절연층(120), 예비 반도체 패턴(미도시) 및 예비 전극 패턴(미도시) 및 잔류 패턴(미도시)을 형성하는 과정은 도 3a 내지 도 3d를 참조하여 설명한 것과 실질적으로 동일하므로 중복되는 설명은 생략한다.

상기 소스 및 드레인 전극(142, 144)을 식각 방지막으로 이용하여 노출된 상기 제2 반도체 패턴(134)을 절연화하여 상기 절연 패턴(138)을 형성한다. 예를 들면, 산소 가스 또는 삼염화붕소(BCl3)를 포함하는 산소 가스를 이용하여 상기 노출된 제2 반도체 패턴(134)을 산화하여 상기 절연 패턴(138)을 형성할 수 있다. 이에 따라, 상기 제2 반도체 패턴(134)의 상기 제1 패턴(134a)과 상기 제2 패턴(134b)은 상기 절연 패턴(138)에 전기적으로 절연된다.

상기 절연 패턴(138)을 형성된 상기 베이스 기판(101) 위에 상기 패시베이션층(150), 상기 유기층(160) 및 상기 화소 전극(170)을 형성하는 과정은 도 3g를 참조하여 설명한 것과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.

본 실시예에 따르면, 상기 산화물 반도체 패턴(136)을 이중층 구조로 형성함으로써, 산화물 반도체 패턴(135)에 포함된 이온이 환원되어 석출되는 것을 방지할 수 있다.

이위에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 산화물 반도체 패턴을 이중층 구조로 형성함으로써, 소스 및 드레인 전극에 포함된 금속이 산화물 반도체와 반응하여 산화되는 현상 및 산화물 반도체에 포함된 이온이 환원되어 석출되는 현상을 방지할 수 있다.

이위에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100, 200 : 표시 기판 110 : 게이트 전극
120 : 게이트 절연층 132 : 제1 반도체 패턴
134 : 제2 반도체 패턴 136 : 산화물 반도체 패턴
142 : 소스 전극 144 : 드레인 전극
150 : 패시베이션층 160 : 유기층
170 : 화소 전극