一种阵列基板行驱动电路以及显示装置
阅读：796发布：2020-05-08
专利汇可以提供一种阵列基板行驱动电路以及显示装置专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种阵列 基板 行驱动 电路 以及显示装置。所述阵列基板行驱动电路中阵列基板行驱动单元包括多个 薄膜 晶体管， 薄膜晶体管 包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极；其中，栅极绝缘层位于有源层上且 覆盖 有源层的中间区，栅极位于栅极绝缘层上，栅极在衬底基板上的垂直投影与 沟道 区在衬底基板上的垂直投影重合，第一绝缘层位于衬底基板、有源层、栅极绝缘层以及栅极上，源极和漏极位于第一绝缘层上，源极与源极区电连接，漏极与漏极区电连接。本发明 实施例 提供的技术方案，解决了薄膜晶体管的 阈值 电压 漂移的问题，提升了阵列基板行驱动电路的 稳定性 ，保证了显示装置正常显示。，下面是一种阵列基板行驱动电路以及显示装置专利的具体信息内容。
1.一种阵列基板行驱动电路，其特征在于，包括：
多个级联的阵列基板行驱动单元，所述阵列基板行驱动单元用于为对应扫描线提供栅极驱动信号；
所述阵列基板行驱动单元包括多个薄膜晶体管；所述薄膜晶体管包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极；
所述有源层位于所述衬底基板上，所述有源层包括中间区，以及分别设置于所述中间区相对两侧的源极区和漏极区，所述中间区包括沟道区和轻掺杂区，所述轻掺杂区包括分别设置于所述沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区靠近所述源极区设置，所述第二轻掺杂区靠近所述漏极区设置；
所述栅极绝缘层位于所述有源层上且覆盖所述中间区；
所述栅极位于所述栅极绝缘层上，所述栅极在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
所述第一绝缘层位于所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上；
所述源极和所述漏极位于所述第一绝缘层上，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接。
2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述阵列基板行驱动单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第一电容和第二电容；
其中，所述第一薄膜晶体管的源极、所述第三薄膜晶体管的栅极、所述第四薄膜晶体管的栅极、所述第六薄膜晶体管的栅极以及所述第一电容的第一电极电连接于第一连接点；
所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极、所述第三薄膜晶体管的漏极均电连接第一时钟控制信号端；所述第一薄膜晶体管的漏极电连接输入信号端；
所述第二薄膜晶体管的漏极电连接正电源端，所述第二薄膜晶体管的源极、所述第三薄膜晶体管的源极、所述第五薄膜晶体管的栅极、所述第七薄膜晶体管的栅极以及第二电容的第一电极电连接；
所述第四薄膜晶体管的漏极以及所述第六薄膜晶体管的漏极均电连接第三时钟信号端，所述第四薄膜晶体管的源极、所述第五薄膜晶体管的漏极和所述第二电容的的第二电极电连接；
所述第五薄膜晶体管的漏极、所述第七薄膜晶体管的源极、所述第二电容的第二电极均电连接负电源端；所述第四薄膜晶体管的源极、所述第五薄膜晶体管的源极以及所述第一电容的第二电极均电连接下一级阵列基板行驱动电路的信号输出端；
所述第六薄膜晶体管的源极以及所述第七薄膜晶体管的漏极均电连接对应的所述扫描线。
3.根据权利要求2所述的阵列基板行驱动电路，其特征在于，所述阵列基板行驱动单元还包括第八薄膜晶体管和第九薄膜晶体管；
所述第八薄膜晶体管与所述第一薄膜晶体管串联，且所述第八薄膜晶体管设置于所述第一薄膜晶体管的源极和所述第一连接点之间，所述第八薄膜晶体管的栅极与所述第一薄膜晶体管的栅极电连接；
所述第九薄膜晶体管与所述第三薄膜晶体管串联，且所述第九薄膜晶体管设置于所述第三薄膜晶体管的漏极和所述第一时钟控制信号输入端之间，所述第九薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电连接。
4.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述沟道区的长度取值范围为0.5～10um。
5.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述栅极绝缘层的厚度取值范围为150nm～500nm。
6.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述栅极绝缘层的材料包括氧化硅、氮氧化硅、氮化硅、氧化铝、氧化钛、氧化铪、氧化钽或氧化锆。
7.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述第一轻掺杂区和所述第二轻掺杂区的长度取值范围均为0.1-1.5um。
8.一种显示装置，其特征在于，包括权利要求1-7任一项所述的阵列基板行驱动电路。
一种阵列基板行驱动电路以及显示装置
技术领域
背景技术
[0003] 阵列基板行驱动电路包括多个级联的阵列基板行驱动单元，阵列基板行驱动单元包括多个薄膜晶体管。现有技术中薄膜晶体管采用氧化物薄膜晶体管的制备工艺形成，氧化物基板具有迁移率高、面板均匀性好以及稳定性好等优势，但采用用氧化物薄膜晶体管的制备工艺形成的薄膜晶体管存在阈值电压漂移的问题，易导致误开启现象发生，影响阵列基板行驱动电路的性能。
发明内容
[0004] 本发明提供一种阵列基板行驱动电路以及显示装置，以解决薄膜晶体管的阈值电压漂移问题，提升阵列基板行驱动电路的稳定性，保证显示装置正常显示。
[0005] 第一方面，本发明实施例提供了一种阵列基板行驱动电路，包括：
[0007] 所述阵列基板行驱动单元包括多个薄膜晶体管；所述薄膜晶体管包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极；
[0008] 所述有源层位于所述衬底基板上，所述有源层包括中间区，以及分别设置于所述中间区相对两侧的源极区和漏极区，所述中间区包括沟道区和轻掺杂区，所述轻掺杂区包括分别设置于所述沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区靠近所述源极区设置，所述第二轻掺杂区靠近所述漏极区设置；
[0009] 所述栅极绝缘层位于所述有源层上且覆盖所述中间区；
[0010] 所述栅极位于所述栅极绝缘层上，所述栅极在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
[0011] 所述第一绝缘层位于所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上；
[0012] 所述源极和所述漏极位于所述第一绝缘层上，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接。
[0013] 第二方面，本发明实施例还提供了一种显示装置，包括上述第一方面所述的阵列基板行驱动电路。
[0014] 本发明实施例提供的阵列基板行驱动电路包括多个级联的阵列基板行驱动单元，阵列基板行驱动单元包括多个薄膜晶体管，薄膜晶体管包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极，有源层位于衬底基板上，有源层包括中间区，以及分别设置于中间区相对两侧的源极区和漏极区，中间区包括沟道区和轻掺杂区，轻掺杂区包括分别设置于沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，第一轻掺杂区靠近源极区设置，第二轻掺杂区靠近漏极区设置，栅极绝缘层位于有源层上且覆盖中间区，栅极位于栅极绝缘层上，栅极在衬底基板上的垂直投影与沟道区在衬底基板上的垂直投影重合，第一绝缘层位于衬底基板、有源层、栅极绝缘层以及栅极上，源极和漏极位于第一绝缘层上，源极与源极区电连接，漏极与漏极区电连接，使得阵列基板行驱动电路的基础元件薄膜晶体管的阈值电压能够简单的通过控制位于栅极相对两侧的栅极绝缘层的长度而精准调节，进而实现薄膜晶体管的阈值电压的精确控制，解决了薄膜晶体管的阈值电压漂移的问题，提升了阵列基板行驱动电路的稳定性，保证了显示装置正常显示。附图说明
[0015] 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
[0016] 图1是本发明实施例提供的一种阵列基板行驱动电路的结构示意图；
[0017] 图2是本发明实施例提供的一种显示面板的结构示意图；
[0018] 图3是本发明实施例提供的一种阵列基板行驱动单元的结构示意图；
[0019] 图4是本发明实施例提供的一种薄膜晶体管的结构示意图；
[0020] 图5是本发明实施例提供的一种阵列基板行驱动电路的时序图；
[0021] 图6是本发明实施例提供的一种阵列基板行驱动电路的输出波形图；
[0022] 图7是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
[0023] 图8是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
[0024] 图9是本发明实施例提供的又一种阵列基板行驱动单元的结构示意图；
[0025] 图10是本发明实施例提供的又一种阵列基板行驱动电路的时序图；
[0026] 图11是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
[0027] 图12是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
[0028] 图13是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
[0029] 图14是本发明实施例提供的一种显示装置的结构示意图；
[0030] 图15是本发明实施例提供的一种电流随电压的变化曲线图；
[0031] 图16是根据图15获得的薄膜晶体管的阈值电压分布图；
[0032] 图17是本发明实施例提供的又一种电流随电压的变化曲线图；
[0033] 图18是根据图17获得的薄膜晶体管的阈值电压分布图；
[0034] 图19是本发明实施例提供的又一种电流随电压的变化曲线图；
[0035] 图20是根据图19获得的薄膜晶体管的阈值电压分布图。
具体实施方式
[0036] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种阵列基板行驱动电路以及显示装置的具体实施方式、结构、特征及其功效，详细说明如后。
[0037] 本发明实施例提供了一种阵列基板行驱动电路，包括：
[0038] 多个级联的阵列基板行驱动单元，所述阵列基板行驱动单元用于为对应扫描线提供栅极驱动信号；
[0039] 所述阵列基板行驱动单元包括多个薄膜晶体管；所述薄膜晶体管包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极；
[0040] 所述有源层位于所述衬底基板上，所述有源层包括中间区，以及分别设置于所述中间区相对两侧的源极区和漏极区，所述中间区包括沟道区和轻掺杂区，所述轻掺杂区包括分别设置于所述沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区靠近所述源极区设置，所述第二轻掺杂区靠近所述漏极区设置；
[0041] 所述栅极绝缘层位于所述有源层上且覆盖所述中间区；
[0042] 所述栅极位于所述栅极绝缘层上，所述栅极在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
[0043] 所述第一绝缘层位于所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上；
[0044] 所述源极和所述漏极位于所述第一绝缘层上，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接。
[0045] 本发明实施例提供的阵列基板行驱动电路包括多个级联的阵列基板行驱动单元，阵列基板行驱动单元包括多个薄膜晶体管，薄膜晶体管包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极，有源层位于衬底基板上，有源层包括中间区，以及分别设置于中间区相对两侧的源极区和漏极区，中间区包括沟道区和轻掺杂区，轻掺杂区包括分别设置于沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，第一轻掺杂区靠近源极区设置，第二轻掺杂区靠近漏极区设置，栅极绝缘层位于有源层上且覆盖中间区，栅极位于栅极绝缘层上，栅极在衬底基板上的垂直投影与沟道区在衬底基板上的垂直投影重合，第一绝缘层位于衬底基板、有源层、栅极绝缘层以及栅极上，源极和漏极位于第一绝缘层上，源极与源极区电连接，漏极与漏极区电连接，使得阵列基板行驱动电路的基础元件薄膜晶体管的阈值电压能够简单的通过控制位于栅极相对两侧的栅极绝缘层的长度而精准调节，进而实现薄膜晶体管的阈值电压的精确控制，解决了薄膜晶体管的阈值电压漂移的问题，提升了阵列基板行驱动电路的稳定性，保证了显示装置正常显示。
[0046] 以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
[0047] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其他实施方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0048] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示装置器件结构的示意图并非按照一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度以及高度的三维空间尺寸。
[0049] 图1是本发明实施例提供的一种阵列基板行驱动电路的结构示意图。如图1所示，阵列基板行驱动电路10包括多个级联的阵列基板行驱动单元100。
[0050] 图2是本发明实施例提供的一种显示面板的结构示意图。具体的，图2所示显示面板包括图1所示阵列基板行驱动电路10以及多条扫描线200，阵列基板行驱动电路10位于显示面板的非显示区11，扫描线200位于显示面板的显示区12。阵列基板行驱动电路10中的阵列基板行驱动单元100与扫描线200一一对应电连接，阵列基板行驱动单元100用于为对应扫描线200提供栅极驱动信号。值得注意的是，第一级阵列基板行驱动单元的无上一级阵列基板行驱动单元，其信号输入端输入原始信号E。
[0051] 图3是本发明实施例提供的一种阵列基板行驱动单元的结构示意图。如图2所示，阵列基板行驱动单元100包括多个薄膜晶体管。
[0052] 图4是本发明实施例提供的一种薄膜晶体管的结构示意图。如图3所示，薄膜晶体管包括衬底基板100、有源层200、栅极绝缘层300、栅极400、第一绝缘层500、源极600和漏极700。
[0053] 其中，有源层200位于衬底基板100上，有源层200包括中间区210，以及分别设置于中间区210相对两侧的源极区220和漏极区230，中间区210包括沟道区211和轻掺杂区212，轻掺杂区212包括分别设置于沟道区211相对两侧的第一轻掺杂区201和第二轻掺杂区202，第一轻掺杂区201靠近源极区220设置，第二轻掺杂区202靠近漏极区230设置。栅极绝缘层300位于有源层200上且覆盖中间区210。栅极400位于栅极绝缘层300上，栅极400在衬底基板100上的垂直投影与沟道区211在衬底基板100上的垂直投影重合。第一绝缘层500位于衬底基板100、有源层200、栅极绝缘层300以及栅极400上。源极600和漏极700位于第一绝缘层
500上，源极600与源极区220电连接，漏极700与漏极区230电连接。
500上，源极600与源极区220电连接，漏极700与漏极区230电连接。
[0054] 可选的，继续参见图2，薄膜晶体管器件还可以包括位于源极600、漏极700以及第一绝缘层500上的第二绝缘层900。
[0055] 示例性的，第二绝缘层900可以是无机材料，也可以是有机材料。第二绝缘层900作为保护层，能够有效隔离水氧，并起到平坦化的作用。
[0056] 在薄膜晶体管中，有源层200的主体材料可以为金属氧化物半导体，掺杂材料可以为稀土氧化物和/或过渡族金属氧化物。其中，金属氧化物半导体中的金属元素可以为In、Ga、Sn中的一种元素或两种及以上的任意组合。
[0057] 还需要说明的是，金属氧化物半导体为主体材料的薄膜晶体管具有较高的迁移率，约为1～100cm2/(V·s)，且制作工艺相对简单，可以和a-Si工艺兼容，制造成本较低，具有优异的大面积均匀性，是有源层200材料的较佳选择。但是金属氧化物易受到可移动金属粒子、氢粒子及氧空位等的掺杂效应影响，对器件的性能影响极大，特别是对器件光稳定性方面的影响是限制其产业化应用的一大障碍。
[0058] 为解决上述问题，本实施例在金属氧化物半导体中掺杂稀土氧化物和/或过渡族金属氧化物。具体的，在金属氧化物半导体中掺杂稀土氧化物后，因为稀土元素具有较高的断键能、较低的电负性，对氧的束缚能力强，可以有效控制氧空位的浓度；而且，掺入的稀土元素能在金属氧化物半导体的费米能级附近形成快速的非辐射复合中心，有效抑制光生载流子对器件性能的影响，从根本上改善了器件的光稳定性。另一方面，在金属氧化物半导体中掺杂过渡族金属氧化物，能够在保持较好性能的前提下提升金属氧化物半导体可承受的工艺温度，并增大金属氧化物半导体的抗轰击能力，进一步提高薄膜晶体管的器件稳定性。
[0059] 基于上述有益效果，本实施例设置在金属氧化物半导体中掺杂稀土氧化物、过渡族金属氧化物或稀土氧化物和过渡族金属氧化物，可根据实际需求选择对应的掺杂方案进行掺杂。
[0060] 可选的，有源层200的材料为在金属氧化物(Metal Oxide,MO)材料中掺入一定量的稀土氧化物(Rare-earth Oxides,RO)和过渡族金属氧化物(Transition metal Oxides，TO)作为稳定剂，形成(MO)x(RO)y(TO)z的有源层材料，其中0钛、氧化锆、氧化铪、氧化钨、氧化钒、氧化铌、氧化钽中的一种或任意两种及以上材料组合。
[0061] 示例性的，金属氧化物MO满足：2.0≤In/Ga,或1.0≤In/Sn。
[0062] 示例性的，稀土氧化物可以为氧化镨、氧化铽、氧化镝、氧化镱中的一种或任意至少两种的组合，具体的，稀土氧化物满足：0.001≤y≤0.10。
[0063] 示例性的，过渡族金属氧化物可以为氧化锌、氧化钪、氧化钇、氧化钛、氧化锆、氧化铪、氧化钨、氧化钒、氧化铌、氧化钽中的一种或任意至少两种的组合，具体的，过渡族金属氧化物满足：0.01≤z≤0.10。
[0064] 需要说明的是，在能够达到上述掺杂有益效果的前提下，本实施例中稀土氧化物和过渡族金属氧化物的材料不限于上述示例中提出的材料。
[0065] 图3所示阵列基板行驱动单元100的电路结构简单，采用的薄膜晶体管的数量适宜，阵列基板行驱动单元100的制备难度较小，且面积较小，有利于显示面板集成度的提升。
[0066] 本实施例仅以图3所示阵列基板行驱动单元100的结构为例进行说明而非限定，在本实施例的其他实施方式中，阵列基板行驱动单元100还可以为其他结构，本实施例对此不作具体限定，可以理解的是，凡是由图4所示薄膜晶体管组成的阵列基板行驱动单元100均在本实施例的保护范围内。
[0067] 还需要说明的是，本实施例提供的薄膜晶体管的制备方法形成的是一种顶栅薄膜晶体管，顶栅薄膜晶体管工作时源极600和漏极700之间的电阻Rsd的计算公式如下：Rsd＝Rchannel+2×Rdoping+2×Roffset，其中，Rchannel为有源层200中沟道区211的电阻，Rdoping为源极600或漏极700与栅极绝缘层300之间的有源层200的电阻，Roffset为有源层中201或202的电阻，其长度为栅极绝缘层300与栅极400的长度之差的一半。示例性的，可以在第一绝缘层
500的形成过程中同时实现对有源层200的高导化处理，此时，受高导化处理影响的对象主要为源极600或漏极700与栅极400之间的有源层200(以下统称为第一有源层)，被栅极400遮挡的有源层200的沟道区211(以下统称为第二有源层)则几乎不会受到高导化处理的影响。其中源极600或漏极700与栅极绝缘层300之间的有源层(以下统称为第三有源层)直接暴露在等离子处理氛围内，有源层200中半导体的载流子浓度急剧上升，接近导体的特性，电阻较小；未被栅极400覆盖的栅极绝缘层300对应的有源层200(以下统称为第四有源层)被遮挡，其内部半导体的载流子浓度改变量与第三有源层的载流子浓度改变量不同，使得第一绝缘层500的形成过程中，第三有源层和第四有源层经高导化处理后的电阻存在较大差异。假设，第三有源层高导化处理后单位长度电阻为rdoping，第三有源层的长度为Ldoping，第四有源层高导化处理后单位长度电阻为roffset，第四有源层的长度为Loffset，则存在以下关系：Rdoping＝Ldoping*rdoping，Roffset＝Loffset*roffset。另一方面，在相同工艺中，可以认为rdoping和roffset的数值是不变的，Roffset的电阻只与Loffset的长度正相关，即Loffset的长度越大，Roffset电阻越大，Ldoping保持不变时，在源极600和漏极700两端造成的压降越大，导致施加在有源层200的沟道区211两端的电压减少，薄膜晶体管的阈值电压增大。因此可以通过改变第四有源层的长度，即可实现对薄膜晶体管阈值电压的可控调节。
500的形成过程中同时实现对有源层200的高导化处理，此时，受高导化处理影响的对象主要为源极600或漏极700与栅极400之间的有源层200(以下统称为第一有源层)，被栅极400遮挡的有源层200的沟道区211(以下统称为第二有源层)则几乎不会受到高导化处理的影响。其中源极600或漏极700与栅极绝缘层300之间的有源层(以下统称为第三有源层)直接暴露在等离子处理氛围内，有源层200中半导体的载流子浓度急剧上升，接近导体的特性，电阻较小；未被栅极400覆盖的栅极绝缘层300对应的有源层200(以下统称为第四有源层)被遮挡，其内部半导体的载流子浓度改变量与第三有源层的载流子浓度改变量不同，使得第一绝缘层500的形成过程中，第三有源层和第四有源层经高导化处理后的电阻存在较大差异。假设，第三有源层高导化处理后单位长度电阻为rdoping，第三有源层的长度为Ldoping，第四有源层高导化处理后单位长度电阻为roffset，第四有源层的长度为Loffset，则存在以下关系：Rdoping＝Ldoping*rdoping，Roffset＝Loffset*roffset。另一方面，在相同工艺中，可以认为rdoping和roffset的数值是不变的，Roffset的电阻只与Loffset的长度正相关，即Loffset的长度越大，Roffset电阻越大，Ldoping保持不变时，在源极600和漏极700两端造成的压降越大，导致施加在有源层200的沟道区211两端的电压减少，薄膜晶体管的阈值电压增大。因此可以通过改变第四有源层的长度，即可实现对薄膜晶体管阈值电压的可控调节。
[0068] 值得注意的是，rdoping和roffset与第一绝缘层500的沉积工艺相关，因此，薄膜晶体管的阈值电压的调控幅度与第一绝缘层500的沉积工艺相关，可通过选择合适的第一绝缘层500的沉积工艺获得对应的阈值电压的调控幅度。
[0069] 本实施例提供的阵列基板行驱动电路包括多个级联的阵列基板行驱动单元，阵列基板行驱动单元包括多个薄膜晶体管，薄膜晶体管包括衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极，有源层位于衬底基板上，有源层包括中间区，以及分别设置于中间区相对两侧的源极区和漏极区，中间区包括沟道区和轻掺杂区，轻掺杂区包括分别设置于沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，第一轻掺杂区靠近源极区设置，第二轻掺杂区靠近漏极区设置，栅极绝缘层位于有源层上且覆盖中间区，栅极位于栅极绝缘层上，栅极在衬底基板上的垂直投影与沟道区在衬底基板上的垂直投影重合，第一绝缘层位于衬底基板、有源层、栅极绝缘层以及栅极上，源极和漏极位于第一绝缘层上，源极与源极区电连接，漏极与漏极区电连接，使得阵列基板行驱动电路的基础元件薄膜晶体管的阈值电压能够简单的通过控制位于栅极相对两侧的栅极绝缘层的长度而精准调节，进而实现薄膜晶体管的阈值电压的精确控制，解决了薄膜晶体管的阈值电压漂移的问题，提升了阵列基板行驱动电路的稳定性，保证了显示装置正常显示。
[0070] 示例性的，薄膜晶体管的沟道区211的长度取值范围可以为0.5～10.0um。这样的设置使得薄膜晶体管器件具有良好的性能和适宜的器件尺寸，进而进一步提升静电防护电路的性能。
[0071] 可选的，薄膜晶体管的栅极绝缘层300的厚度取值范围为150nm～500nm，以保证有源层能够形成有效的轻掺杂区201和202。
[0073] 需要说明的是，采用上述材料形成的栅极绝缘层300具有良好的绝缘特性，且能够在有源层200的高导化处理过程中起到适宜的隔离作用。可以理解的是，上述材料仅作为栅极绝缘层300的示例性材料，在本实施例的其他实施方式中，栅极绝缘层300还可以为其他具有上述特性的材料。
[0074] 可选的，第一轻掺杂区201和第二轻掺杂区202的长度取值范围均可以为0.1-1.5um。
[0075] 需要说明的是，在一定长度的中间区212中，第一轻掺杂区201和第二轻掺杂区202的长度过大会导致沟道区211的长度减小，可能使得器件无法“关断”，第一轻掺杂区201和第二轻掺杂区202的长度过小会影响其调节阈值电压的效果。实验证明，第一轻掺杂区201和第二轻掺杂区202的长度取值范围为0.1-1.5μm时，薄膜晶体管的沟道区211长度适宜，且第一轻掺杂区201和第二轻掺杂区202能够有效调节薄膜晶体管的阈值电压。
[0076] 继续参见图3，阵列基板行驱动单元100包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第一电容C1和第二电容C2。
[0077] 其中，第一薄膜晶体管T1的源极S1、第三薄膜晶体管T3的栅极G3、第四薄膜晶体管T4的栅极G4、第六薄膜晶体管T6的栅极G6以及第一电容C1的第一电极301电连接于第一连接点A。第一薄膜晶体管T1的栅极G1、第二薄膜晶体管T2的栅极G2、第三薄膜晶体管T3的漏极D3均电连接第一时钟控制信号端CLK1，第一薄膜晶体管T1的漏极D1电连接输入信号端VIN。
[0078] 第二薄膜晶体管T2的漏极D2电连接正电源端VGH，第二薄膜晶体管T2的源极S2、第三薄膜晶体管T3的源极S3、第五薄膜晶体管T5的栅极G5、第七薄膜晶体管T7的栅极G7以及第二电容C2的第一电极401电连接。
[0079] 第四薄膜晶体管T4的漏极D4以及第六薄膜晶体管T6的漏极D6均电连接第三时钟信号端CLK3，第四薄膜晶体管T4的源极S4、第五薄膜晶体管T5的源极S5和第一电容C1的的第二电极302均电连接于下一级阵列基板行驱动电路的信号输出端COUT。
[0080] 第五薄膜晶体管T5的漏极D5、第七薄膜晶体管T7的源极S7、第二电容C2的第二电极402均电连接负电源端VGL，第六薄膜晶体管T6的源极S6以及第七薄膜晶体管T7的漏极D7均电连接扫描线信号输出端OUT。
[0081] 示例性的，图3所示阵列基板行驱动电路10的时序图如图5所示。
[0082] 图6是本发明实施例提供的一种阵列基板行驱动电路的输出波形图。图7是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。图8是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。需要说明的是，图6-图8中阵列基板行驱动电路内的阵列基板行驱动单元均采用图3提供的电路结构，其中，图6中T3晶体管的阈值电压为-0.5V，图7中T3晶体管的阈值电压为0.5V，图8中T3晶体管的阈值电压为1.5V。如图6-图8所示，具有图3所示电路结构的阵列基板行驱动电路的输出波形特性随T3晶体管的阈值电压的增大而有效改善，因此，将本发明提供的薄膜晶体管作为图3所示电路中的T3晶体管时，可简单的通过改变第一轻掺杂区和第二轻掺杂区的长度增大薄膜晶体管的阈值电压，以改善移位寄存器的输出波形特性，进而提升显示面板的显示效果。
[0083] 图9是本发明实施例提供的又一种阵列基板行驱动单元的结构示意图。在图3所示阵列基板行驱动单元的结构基础上，阵列基板行驱动单元100还包括第八薄膜晶体管T8和第九薄膜晶体管T9，第八薄膜晶体管T8与第一薄膜晶体管T1串联，且第八薄膜晶体管T8设置于第一薄膜晶体管T1的源极S1和第一连接点A之间，第八薄膜晶体管T8的栅极G8与第一薄膜晶体管T1的栅极G1电连接。
[0084] 第九薄膜晶体管T9与第三薄膜晶体管T3串联，且第九薄膜晶体管T9设置于第三薄膜晶体管T3的漏极D3和第一时钟控制信号输入端CLK1之间，第九薄膜晶体管T9的栅极G9与第三薄膜晶体管T3的栅极G3电连接。
[0085] 示例性的，图9所示阵列基板行驱动电路10的时序图如图10所示。
[0086] 图11是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。图12是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。图13是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。需要说明的是，图11-图13中阵列基板行驱动电路内的阵列基板行驱动单元均采用图9提供的电路结构，其中，图11中T3晶体管的阈值电压为-2.5V，图12中T3晶体管的阈值电压为-0.5V，图13中T3晶体管的阈值电压为1.5V。如图11-图13所示，具有图9所示电路结构的阵列基板行驱动电路的输出波形特性随T3晶体管的阈值电压的增大而有效改善，因此，将本发明提供的薄膜晶体管作为图9所示电路中的T3晶体管时，可简单的通过改变第一轻掺杂区和第二轻掺杂区的长度增大薄膜晶体管的阈值电压，以改善移位寄存器的输出波形特性，进而提升显示面板的显示效果。
[0087] 需要说明的是，图9所示阵列基板行驱动单元的电路结构在图3所示阵列基板行驱动单元的电路结构基础上分别为第一薄膜薄膜晶体管T1和第三薄膜晶体管T3串联了第八薄膜晶体管T8和第九薄膜晶体管T9，相当于增大了第一薄膜薄膜晶体管T1和第三薄膜晶体管T3的沟道长度，进而降低了上述两个薄膜晶体管的漏电量，进一步提升阵列基板行驱动电路的稳定性。
[0088] 图14是本发明实施例提供的一种显示装置的结构示意图。如图14所示，显示装置1包括本发明任意实施例所述的阵列基板行驱动电路10。
[0089] 以下提供三组制备薄膜晶体管的具体示例。
[0090] 示例一
[0091] 形成第一轻掺杂区和第二轻掺杂区的长度分别为L1、L2、L3、L4和L5的五个薄膜晶体管，其宽长比均为10:5μm，其中，L1＝1.5um，L2＝1.0um，L3＝0.5um，L4＝0.1um，L5＝0um。特别地，L5＝0um亦可对应为未有offset特征的参考器件。
[0092] 形成上述五个薄膜晶体管的具体方法如下：
[0093] 在衬底基板上形成整层有源层，整层有源层的主体材料为氧化物半导体，掺杂材料为钽，厚度为20nm，然后对整层有源层进行图形化，以获得有源层；
[0094] 采用PECVD工艺在有源层上形成整层栅极绝缘层，整层栅极绝缘层为单层SiO2薄膜，厚度为300nm，沉积温度为230℃，采用的气体及气体比例为SiH4/N2O＝4/300sccm；
[0095] 采用PVD在整层栅极绝缘层上形成整层栅极，整层栅极的材料为Mo，厚度为200nm，然后图形化整层栅极，形成长度为5.0um的栅极；
[0098] 采用PECVD工艺制备第一绝缘层，第一绝缘层为双层结构的SiNx/SiO2，第一绝缘层的总厚度为250nm，沉积温度为350℃。其中，SiNx沉积参数为：SiH4/NH3/N2＝5/20/270sccm，功率为200W，压力为120Pa；SiO2沉积参数为：SiH4/N2O＝15/300sccm，功率为150W，压力为120Pa；并在第一绝缘层的形成过程中对有源层进行高导化处理；
[0099] 采用PVD工艺在第一绝缘层上形成金属层，金属层的材料为Mo，厚度为200nm，然后图形化金属层以形成源极和漏极；
[0100] 形成第二绝缘层。
[0101] 图15是本发明实施例提供的一种电流随电压的变化曲线图。图16是根据图15获得的薄膜晶体管的阈值电压分布图。具体的，图15示意出了示例一形成的五个薄膜晶体管的漏极电流随栅极电压的变化曲线图，图16中分别标识出了图15中五个薄膜晶体管的阈值电压，并将采用线段将上述五个阈值电压依次连接，形成薄膜晶体管的阈值电压分布图。其中，L1＝1.5um，L2＝1.0um，L3＝0.5um，L4＝0.1um，L5＝0um，在图16中第一轻掺杂区和第二轻掺杂区的长度分别为L1、L2、L3和L4的五个薄膜晶体管的阈值电压分别为L1、L2、L3、L4和L5的五个薄膜晶体管的阈值电压分别为O1、O2、O3、O4和O5。根据图15和图16可知，薄膜晶体管的阈值电压与薄膜晶体管第一轻掺杂区和第二轻掺杂区的长度呈正相关关系，进而能够通过简单的改变第一轻掺杂区和第二轻掺杂区的长度可控性调节薄膜晶体管的阈值电压。
[0102] 示例二
[0103] 形成第一轻掺杂区和第二轻掺杂区的长度分别为L6、L7、L8、L9和L10的五个薄膜晶体管，其宽长比均为10:5μm，其中，L6＝1.5um，L7＝1.0um，L8＝0.5um，L9＝0.1um,L10＝0um。特别地，L10＝0um亦可对应为未有offset特征的参考器件。
[0104] 形成上述五个薄膜晶体管的具体方法如下：
[0105] 在衬底基板上形成整层有源层，整层有源层的主体材料为氧化物半导体，掺杂材料为镨，厚度为20nm，然后对整层有源层进行图形化，以获得有源层；
[0106] 采用PECVD工艺在有源层上形成整层栅极绝缘层，整层栅极绝缘层为单层SiO2薄膜，厚度为300nm，沉积温度为230℃，采用的气体及气体比例为SiH4/N2O/Ar＝4/300/300sccm；
[0107] 采用PVD在整层栅极绝缘层上形成整层栅极，整层栅极为Mo和Al的叠层结构，其中，Mo层和Al层的厚度分为100nm和50nm，然后图形化整层栅极，形成长度为3.0um的栅极；
[0108] 在栅极上形成光刻胶层，光刻胶层的厚度为2.5μm，光刻胶的宽度分别为6.0um/5.0um/4.0um/3.2um/3.0um；
[0110] 采用PECVD工艺制备第一绝缘层，第一绝缘层为SiO2单层结构，第一绝缘层的总厚度为300nm，沉积温度为350℃。其中，SiO2沉积参数为：SiH4/N2O＝15/300sccm，功率为150W，压力为120Pa；在沉积SiO2之前，先对采用NH3等离子进行预处理，NH3预处理工艺的参数为：NH3/N2＝20/600sccm，功率为100W，压力为100Pa，时间为100秒；并在第一绝缘层的形成过程中对有源层进行高导化处理；
[0111] 采用PVD工艺在第一绝缘层上形成金属层，金属层的材料为Mo，厚度为200nm，然后图形化金属层以形成源极和漏极；
[0112] 形成第二绝缘层。
[0113] 图17是本发明实施例提供的又一种电流随电压的变化曲线图。图18是根据图17获得的薄膜晶体管的阈值电压分布图。具体的，图17示意出了示例二形成的五个薄膜晶体管的漏极电流随栅极电压的变化曲线图，图18中分别标识出了图17中五个薄膜晶体管的阈值电压，并将采用线段将上述五个阈值电压依次连接，形成薄膜晶体管的阈值电压分布图。其中，L6＝1.5um，L7＝1.0um，L8＝0.5um，L9＝0.1um，L10＝0um，在图18中第一轻掺杂区和第二轻掺杂区的长度分别为L6、L7、L8、L9和L10的五个薄膜晶体管的阈值电压分别为O6、O7、O8、O9和O10。根据图17和图18亦可得，薄膜晶体管的阈值电压与薄膜晶体管第一轻掺杂区和第二轻掺杂区的长度呈正相关关系，进而能够通过简单的改变第一轻掺杂区和第二轻掺杂区的长度可控性调节薄膜晶体管的阈值电压。
[0114] 示例三
[0115] 形成第一轻掺杂区和第二轻掺杂区的长度分别为L11、L12、L13、L14和L15的五个薄膜晶体管，其宽长比均为10:5μm，其中，L11＝1.5um，L12＝1.0um，L13＝0.5um，L14＝0.1um，L15＝0um。特别地，L15＝0um亦可对应为未有offset特征的参考器件。
[0116] 形成上述五个薄膜晶体管的具体方法如下：
[0117] 在衬底基板上形成整层有源层，整层有源层的主体材料为氧化物半导体，掺杂材料为镱，厚度为30nm，然后对整层有源层进行图形化，以获得有源层；
[0118] 采用PECVD工艺在有源层上形成整层栅极绝缘层，整层栅极绝缘层为单层SiO2薄膜，厚度为300nm，沉积温度为250℃，采用的气体及气体比例为SiH4/N2O/Ar＝6/300/300sccm；
[0119] 采用PVD在整层栅极绝缘层上形成整层栅极，整层栅极为Mo、Al和Mo的叠层结构，其中，Mo层、Al层和Mo层的厚度分为50nm、150nm和50nm，然后图形化整层栅极，形成长度为5.0um的栅极；
[0120] 在栅极上形成光刻胶层，光刻胶层的厚度为2.5μm，光刻胶的宽度分别为8.0um/7.0um/6.0um/5.2um/5.0um；
[0121] 利用自对准干法刻蚀工艺，以光刻胶层为掩膜，对整层栅极绝缘层进行刻蚀，以获得栅极绝缘层，然后去除光刻胶层；
[0122] 采用PECVD工艺制备第一绝缘层，第一绝缘层为SiO2单层结构，第一绝缘层的总厚度为300nm，沉积温度为350℃。其中，SiO2沉积参数为：SiH4/N2O＝15/300sccm，功率为200W，压力为150Pa；在沉积SiO2之前，先对采用H2等离子进行预处理，H2预处理工艺的参数为：H2/N2＝50/300sccm，功率为80W，压力为120Pa，时间为150秒；并在第一绝缘层的形成过程中对有源层进行高导化处理；
[0123] 采用PVD工艺在第一绝缘层上形成金属层，金属层的材料为Mo，厚度为200nm，然后图形化金属层以形成源极和漏极；
[0124] 形成第二绝缘层。
[0125] 图19是本发明实施例提供的又一种电流随电压的变化曲线图。图20是根据图19获得的薄膜晶体管的阈值电压分布图。具体的，图19示意出了示例三形成的五个薄膜晶体管的漏极电流随栅极电压的变化曲线图，图20中分别标识出了图19中五个薄膜晶体管的阈值电压，并将采用线段将上述五个阈值电压依次连接，形成薄膜晶体管的阈值电压分布图。其中，L11＝1.5um，L12＝1.0um，L13＝0.5um，L14＝0.1um，L15＝0um，在图20中第一轻掺杂区和第二轻掺杂区的长度分别为L11、L12、L13、L14和L15的五个薄膜晶体管的阈值电压分别为O11、O12、O13、O14和O15。根据图19和图20亦可得，薄膜晶体管的阈值电压与薄膜晶体管第一轻掺杂区和第二轻掺杂区的长度呈正相关关系，进而能够通过简单的改变第一轻掺杂区和第二轻掺杂区的长度可控性调节薄膜晶体管的阈值电压。
[0126] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
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