薄膜晶体管阵列基板和包括其的数字X射线检测器
阅读：846发布：2020-05-08
专利汇可以提供薄膜晶体管阵列基板和包括其的数字X射线检测器专利检索，专利查询，专利分析的服务。并且薄膜 晶体管阵列 基板 和包括其的数字 X射线 检测器。公开了通过增大填充因子来改进感光性，PIN 二极管 的 稳定性 提高并且使寄生电容的产生减少或最小化的用于高 分辨率 数字X射线检测器的 薄膜晶体管 阵列基板和包括该薄膜晶体管阵列基板的高分辨率数字X射线检测器。在一个实施方式中，PIN二极管最大程度地延伸，使得薄膜晶体管的 电极 和 接触 孔设置在PIN二极管内部。在电极或布线之间存在有机材料的平整层。另外，通过将偏置线设置成与数据线或选通线交叠而不与PIN二极管交叠来使PIN二极管的光接收区域增大或最大化。，下面是薄膜晶体管阵列基板和包括其的数字X射线检测器专利的具体信息内容。
1.一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：
底座基板；
薄膜晶体管，该薄膜晶体管设置在所述底座基板上，其中，所述薄膜晶体管包括有源层、栅极、连接到所述有源层的第一电极和第二电极；
第一平整层，该第一平整层设置在所述薄膜晶体管上；以及
PIN二极管，该PIN二极管设置在所述第一平整层上，其中，所述PIN二极管包括连接到所述薄膜晶体管的第三电极、在所述第三电极上的PIN层以及在所述PIN层上的第四电极，其中，所述第二电极与所述PIN二极管交叠。
2.根据权利要求1所述的薄膜晶体管阵列基板，其中，在所述有源层与所述第一电极和所述第二电极之间设置层间绝缘层，其中，所述有源层分别经由形成在所述层间绝缘层中的第一接触孔和第二接触孔连接到所述第一电极和所述第二电极，
其中，所述第二接触孔与所述PIN二极管交叠。
3.根据权利要求2所述的薄膜晶体管阵列基板，其中，所述第一接触孔被设置成与和所述PIN二极管相邻的其它PIN二极管交叠。
4.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第二电极和所述第三电极经由形成在所述第一平整层中的第三接触孔彼此连接，
其中，所述第三接触孔被设置成与所述PIN二极管交叠。
5.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第三电极被设置成与所述PIN层交叠。
6.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述第二电极和所述第三电极被设置成彼此交叠。
7.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括：
第二平整层，该第二平整层在所述第四电极上；以及
第五电极，该第五电极在所述第二平整层上，
其中，所述第五电极经由形成在所述第二平整层中的接触孔连接到所述第四电极。
8.根据权利要求7所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括形成在所述第二平整层上并与所述第五电极连接的偏置线，
其中，所述偏置线被设置成不与所述PIN二极管交叠。
9.根据权利要求8所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括：
选通线，该选通线存在于与所述栅极相同的层中；以及
数据线，该数据线存在于与所述第一电极和所述第二电极相同的层中，其中，所述偏置线与所述数据线或所述选通线交叠并且沿着所述数据线或所述选通线延伸，而没有延伸超过所述数据线或所述选通线。
10.根据权利要求9所述的薄膜晶体管阵列基板，其中，所述偏置线设置在所述第五电极下方，并且与所述第五电极面接触。
11.根据权利要求7所述的薄膜晶体管阵列基板，其中，所述第四电极和所述第五电极中的每一个由选自由铟锡氧化物ITO、铟锌氧化物IZO和锌氧化物ZnO组成的组中的至少一种制成。
12.根据权利要求1所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括在所述第一平整层和所述PIN二极管之间的第一保护层。
13.根据权利要求7所述的薄膜晶体管阵列基板，其中，所述薄膜晶体管阵列基板还包括在所述第二平整层和所述PIN二极管之间的第二保护层。
14.根据权利要求12所述的薄膜晶体管阵列基板，其中，所述第一平整层由有机材料制成，其中，所述第一保护层由无机材料制成。
15.根据权利要求13所述的薄膜晶体管阵列基板，其中，所述第二平整层由有机材料制成，其中，所述第二保护层由无机材料制成。
16.一种数字X射线检测器，该数字X射线检测器包括：
薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：
底座基板；
多个薄膜晶体管，所述多个薄膜晶体管设置在所述底座基板上，其中，每个薄膜晶体管包括有源层、栅极、连接到所述有源层的第一电极和第二电极；
平整层，该平整层设置在所述多个薄膜晶体管上；
第三电极，该第三电极连接到各个所述薄膜晶体管；
PIN层，该PIN层在所述第三电极上；以及
第四电极，该第四电极在所述PIN层上，
其中，所述第二电极与所述PIN层交叠；以及
闪烁体层，该闪烁体层设置在所述阵列基板上。
17.根据权利要求16所述的数字X射线检测器，其中，所述多个薄膜晶体管包括第一薄膜晶体管和与所述第一薄膜晶体管相邻的第二薄膜晶体管，
其中，所述PIN层在所述第一薄膜晶体管和所述第二薄膜晶体管之间延伸。
18.根据权利要求16所述的数字X射线检测器，其中，所述PIN层包围所述第三电极的顶表面和侧表面。
19.一种数字X射线检测器，该数字X射线检测器包括：
多个像素；
薄膜晶体管，所述薄膜晶体管在所述多个像素中的每一个像素中；
PIN二极管，所述PIN二极管在所述薄膜晶体管上，所述PIN二极管包括：
第一电极，所述第一电极连接到所述薄膜晶体管，所述第一电极具有第一表面、第二表面和第三表面；
PIN层，所述PIN层在所述第一电极上，所述PIN层直接接触所述第一表面和所述第二表面；以及
第二电极，所述第二电极在所述PIN层上，
其中，所述第一表面和所述第三表面彼此相反，所述第二表面横贯所述第一表面和所述第三表面，
其中，所述第三表面的一部分连接到所述薄膜晶体管。
20.根据权利要求19所述的数字X射线检测器，所述数字X射线检测器还包括：
多条数据线，所述多条数据线在第一方向上延伸；以及
多条选通线，所述多条选通线在第二方向上延伸，所述第二方向横贯所述第一方向，所述多个像素电连接到所述多条数据线和所述多条选通线，
其中，所述薄膜晶体管包括栅极，所述栅极由所述选通线形成，并且
其中，所述PIN层在所述栅极和所述数据线之间延伸。
薄膜晶体管阵列基板和包括其的数字X射线检测器
技术领域
背景技术
[0003] 在医疗领域中使用的基于X射线的检查方法之一是胶片打印方案。然而，在胶片打印方案中，为了检查结果，拍摄图像，然后打印胶片。因此，检查结果花费的时间长。尤其是，在胶片打印方案中，保存和存放打印好的胶片存在许多困难。
[0004] 近来，已开发出使用薄膜晶体管的数字X射线检测器(DXD)并且DXD被广泛用于医疗领域。
[0005] 数字X射线检测器检测透过物体的X射线的透射率，并且基于透射率将物体内部状态显示在显示器上。
[0006] 因此，数字X射线检测器能在不使用单独的胶片和打印纸的情况下显示物体的内部结构。另外，DXD的优点在于，能在X射线拍摄之后立即实时地检查结果。
[0007] 随着近年来对高分辨率数字X射线检测器的需求的增加，需要开发高分辨率数字X射线检测器。发明内容
[0008] 本公开提供了可以通过增大填充因子改进感光性的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板并提供了包括该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
[0010] 另外，本公开提供了可以提高PIN二极管的稳定性的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，并且提供了包括该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
[0011] 另外，本公开提供了可以使寄生电容减小或最小化的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，并且提供了包括该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
[0012] 此外，本公开提供了可以使PIN二极管的光接收区域增大或最大化的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板，并且提供了包括该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
[0013] 本公开不限于以上提到的益处。可以从以下描述中理解并且从本公开的实施方式更清楚地理解以上未提到的本公开的其它优点。另外，将容易理解，可以通过权利要求书中公开的特征及其组合来实现本公开的优点。
[0014] 在本公开的一方面，提出了一种用于数字X射线检测器的薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：薄膜晶体管，该薄膜晶体管包括有源层、栅极、连接到所述有源层的第一电极和第二电极；第一平整层，该第一平整层在所述薄膜晶体管上；以及PIN二极管，该PIN二极管在所述第一平整层上，所述PIN二极管包括连接到所述薄膜晶体管的第三电极、PIN层以及在所述PIN层上的第四电极，其中，所述第二电极设置在所述PIN二极管内部。另外，在本公开的一方面，提出了一种包括薄膜晶体管阵列基板的数字X射线检测器。
[0015] 在薄膜晶体管阵列基板和数字X射线检测器的一个实现方式中，在所述有源层与所述第一电极和所述第二电极之间可以存在层间绝缘层，其中，所述有源层可以分别经由形成在所述层间绝缘层中的第一接触孔和第二接触孔连接到所述第一电极和所述第二电极，其中，所述第二接触孔可以设置在所述PIN二极管内部。所述第一接触孔可以被设置在与所述PIN二极管相邻的其它PIN二极管内部。
[0016] 在薄膜晶体管阵列基板和数字X射线检测器的一个实现方式中，所述第二电极和所述第三电极可以经由形成在所述第一平整层中的第三接触孔彼此连接，其中，所述第三接触孔可以被设置在所述PIN二极管内部。所述第三电极可以设置在所述PIN层内部。
[0017] 在薄膜晶体管阵列基板和数字X射线检测器的一个实现方式中，偏置线可以位于所述PIN二极管外部，其中，所述偏置线可以与所述数据线或所述选通线交叠并且沿着所述数据线或所述选通线延伸，而可以不延伸超过所述数据线或所述选通线。
[0018] 在薄膜晶体管阵列基板和数字X射线检测器的一个实现方式中，在所述PIN二极管的第四电极和所述偏置线之间可以存在第二平整层。
[0020] 另外，根据本公开，作为PIN二极管的下电极的第三电极设置在PIN二极管内部，同时使PIN二极管的面积增大或最大化。因此，相邻的第三电极之间的距离可以隔开预定距离，以使相邻PIN二极管之间的干扰减小或最小化。
[0021] 另外，根据本公开，通过将平整层设置在PIN二极管下方来使弯曲部分减小或最小化会造成PIN二极管稳定性提高。
[0022] 此外，根据本公开，通过在由于使PIN二极管的面积增大或最大化的结构而可以彼此交叠的电极或互连件之间布置厚平整层，可以使寄生电容的发生减少或最小化。
[0023] 此外，根据本公开，偏置线与数据线或选通线交叠并且沿着数据线或选通线延伸而没有延伸超过数据线或选通线使得偏置线不与PIN二极管交叠的构造会造成PIN二极管的光接收区域增大或最大化，使得填充因子可以提高。
[0024] 本公开的另一个方面提供一种数字X射线检测器。所述数字X射线检测器包括：薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：底座基板；多个薄膜晶体管，所述多个薄膜晶体管设置在所述底座基板上，其中，每个薄膜晶体管包括有源层、栅极、连接到所述有源层的第一电极和第二电极；平整层，该平整层设置在所述多个薄膜晶体管上；第三电极，该第三电极连接到所述薄膜晶体管中的每一个；PIN层，该PIN层在所述第三电极上；以及第四电极，该第四电极在所述PIN层上。
[0025] 在一个实现方式中，所述第二电极与所述PIN层交叠。
[0026] 所述数字X射线检测器还包括闪烁体层，所述闪烁体层设置在所述阵列基板上。
[0027] 在一个实现方式中，所述多个薄膜晶体管包括第一薄膜晶体管和与所述第一薄膜晶体管相邻的第二薄膜晶体管。
[0028] 在一个实现方式中，所述PIN层在所述第一薄膜晶体管和所述第二薄膜晶体管之间延伸。
[0029] 在一个实现方式中，所述PIN层包围所述第三电极的顶表面和侧表面。
[0030] 本公开的又一方面提供了一种装置。所述装置包括：多个像素；薄膜晶体管，所述薄膜晶体管在所述多个像素中的每个像素中；PIN二极管，该PIN二极管在薄膜晶体管上。
[0031] 所述PIN二极管包括：第一电极，该第一电极连接到所述薄膜晶体管，所述第一电极具有第一表面、第二表面和第三表面；PIN层，该PIN层在所述第一电极上，所述PIN层直接接触所述第一表面和所述第二表面；以及第二电极，该第二电极在所述PIN层上。
[0032] 在一个实现方式中，所述第一表面和所述第三表面彼此相反，所述第二表面横贯所述第一表面和所述第三表面，
[0033] 在一个实现方式中，所述第三表面的一部分连接到所述薄膜晶体管。
[0034] 根据本公开的所述装置还包括：多条数据线，所述多条数据线在第一方向上延伸；以及多条选通线，所述多条选通线在第二方向上延伸，所述第二方向横贯所述第一方向，所述多个像素电连接到所述多条数据线和所述多条选通线。
[0035] 在一个实现方式中，所述薄膜晶体管包括栅极，所述栅极由所述选通线形成。
[0036] 在一个实现方式中，所述PIN层在所述栅极和所述数据线之间延伸。
[0038] 图1是用于示意性例示高分辨率数字X射线检测器的框图。
[0039] 图2是根据本公开的一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的顶视图。
[0040] 图3是根据本公开的一个实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的截面图。
[0041] 图4是根据本公开的另一实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的截面图。
[0042] 图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I和图5J是根据本公开的一个实施方式的在制造薄膜晶体管阵列基板的过程期间的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板的部分区域的顶视图。
具体实施方式
[0043] 为了例示的简单和/或清晰起见，图中例示的元件不一定按比例绘制。不同附图中的相同附图标记表示相同或相似的元件，因此，执行相似的功能。此外，在下面对本公开的详细描述中，阐述了众多具体细节，以便对本公开提供彻底的理解。然而，应该理解，可以在没有这些具体细节的情况下实践本公开。在其它情形下，熟知的方法、过程、组件和电路不必被详细描述，从而不会不必要地混淆本公开的各方面。
[0044] 以下，进一步例示和描述了各种实施方式的示例。应当理解，本文中的描述并非旨在将权利要求限于所描述的特定实施方式。相反，本发明旨在涵盖可被包括在随附权利要求书限定的本公开的精神和范围内的替代形式、修改形式和等同形式。
[0045] 本文中使用的术语只是出于描述特定实施方式的目的，不是旨在限制本公开。如本文中使用的，单数形式“一”和“一个”也旨在包括复数形式，除非上下文另外清楚指示。还应该理解，术语“包括”、“包括有”、“包含”和“包含有”在本说明书中使用时，指明存在所述特征、整体、操作、元件和/或组件，而并不排除存在或附加一个或更多个其它特征、整体、操作、元件、组件和/或其部分。如这里所用的，术语“和/或”包括关联的所列项中的一个或更多个的任意和全部组合。诸如“……中的至少一个”这样的措辞在元件列表之前时可修饰整个元件列表，而可以不修饰列表中的单独元件。
[0046] 应该理解，虽然可以在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语被用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，下述的第一元件、组件、区域、层或部分可在不脱离本公开的精神和范围的情况下被称为第二元件、组件、区域、层或部分。
[0047] 另外，还应该理解，当第一元件或层被称为存在于第二元件或层“上”或“下”时，第一元件可以直接设置在第二元件上或下，或者可以间接地设置在第二元件上或下，使第三元件或层设置在第一元件或层和第二元件或层之间。应该理解，当元件或层被称为“连接至”或“联接至”另一个元件或层时，它可以直接在另一个元件或层上，直接连接到或联接到另一个元件或层，或者可以存在一个或更多个中间元件或层。另外，还应该理解，当元件或层被称为“在”两个元件或层“之间”时，它可以是这两个元件或层之间的唯一的元件或层，或者还可以存在一个或更多个中间元件或层。
[0048] 除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。还应该理解，诸如在通用字典中定义的术语这样的术语应该被解释为具有与其在相关领域背景下的含义一致的含义，并且将不以理想化或过度正式的含义来解释，除非本文中如此明确定义。
[0049] 下文中，描述了根据本公开的一些实施方式的用于高分辨率数字X射线检测器的薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的高分辨率数字X射线检测器。
[0051] 薄膜晶体管阵列110包括由在第一方向上布置的多条选通线GL和在横贯第一方向的第二方向上布置的多条数据线DL形成的多个单元区域。在一个或更多个实施方式中，第一方向是水平方向并且第二方向是垂直方向。在本实施方式中，第一方向和第二方向可以彼此正交或垂直。然而，可以构思其它各种方向。单元区域以矩阵形式布置。在每个单元区域中，可以形成感光像素P。薄膜晶体管阵列110检测从X射线源发射的X射线，并且将检测到的X射线转换成电信号并输出电信号。
[0052] 每个感光像素包括PIN二极管和薄膜晶体管TFT，PIN二极管将通过闪烁体从X射线转换的可见光区域的光转换成电信号并且输出电信号，薄膜晶体管TFT将检测到的从PIN二极管输出的信号发送到读出电路150。PIN二极管的一端可以连接到薄膜晶体管，而其另一端可以连接到偏置线BL。
[0053] 薄膜晶体管的栅极可以连接到承载扫描信号的选通线GL。薄膜晶体管的源极/漏极可以分别连接到PIN二极管和承载检测到的从PIN二极管输出的信号的数据线DL。每条偏置线BL可以以平行方式延伸到每条数据线DL。
[0056] 读出电路150可以读出检测到的从响应于选通驱动器120的选通信号而导通的薄膜晶体管发送的信号。也就是说，检测到的从PIN二极管输出的信号可以通过薄膜晶体管和数据线DL输入到读出电路150。
[0057] 在用于读出偏置图像的偏置读出时段以及用于读出在对物体进行X射线照射之后检测到的信号的X射线读出时段期间，读出电路150可以读出检测到的从感光像素中的每个输出的信号。
[0058] 读出电路150可以包括信号检测器和复用器。信号检测器包括分别对应于数据线DL的多个放大电路。每个放大电路可以包括放大器、电容器和重置元件。
[0059] 定时控制器160可以生成启动信号和时钟信号，并且将启动信号和时钟信号供应给选通驱动器120，以控制选通驱动器120的操作。另外，定时控制器160可以生成读出控制信号和读出时钟信号，并且可以将读出控制信号和读出时钟信号供应给读出电路150，以控制读出电路150的操作。
[0060] 图2和图3分别示出了根据本公开的一个实施方式的用于高分辨率数字X射线检测器的TFT阵列基板的部分区域的顶视图和截面图。
[0061] 底座基板210可以具有通过在一个方向上延伸的选通线223和在横贯或正交于选通线223的另一方向上延伸的数据线225之间的交叠形成的多个单元区域。每个像素P可以对应于每个单元区域。多个像素P可以与选通线223和数据线225的交叠位置相邻地形成。
[0062] 可以针对每个像素设置每个薄膜晶体管220和每个PIN二极管230。多个薄膜晶体管220和PIN二极管230可以形成在阵列基板201上。下文中，将基于与一个像素对应的每个薄膜晶体管220和每个PIN二极管230进行描述。除非另有说明，否则相同或相似的描述可以适用于相邻像素。
[0063] 包括有源层221、栅极223a以及连接到有源层221的第一电极225a和第二电极225b的薄膜晶体管220可以形成在底座基板210上。
[0066] 栅极223a可以形成在有源层221上。栅绝缘层222可以形成在有源层221和栅极223a之间，以将有源层221与栅极223a电隔离。也就是说，在栅绝缘层222上，可以形成从选通线223延伸以对应于有源区221的沟道区域的栅极223a。栅极223a可以被实施为单层或多层的导电材料。
[0067] 在至少一个实施方式中，栅极223a可以从选通线223延伸。例如，选通线223和栅极223a是单片电路，使得选通线223可以被用作栅极223a。也就是说，选通线223和栅极223可以被形成为单个相邻且连续的结构。另外，选通线223和栅极223a可以限定同一层。选通线
223和栅极223a可以形成在同一层中。下文中，将描述如图3中所示的选通线223被用作栅极
223a的示例。在其它实施方式中，栅极223a可以与选通线223分开形成。
223和栅极223a可以形成在同一层中。下文中，将描述如图3中所示的选通线223被用作栅极
223a的示例。在其它实施方式中，栅极223a可以与选通线223分开形成。
[0068] 栅绝缘层222可以被形成为对应于栅极223a。然而，本公开不限于此。栅绝缘层222可以被形成为面积与栅极223a的面积相同或更大，以便有效绝缘。
[0069] 栅极223a和栅绝缘层222可以形成在有源层221的中间区域上。因此，源极区和漏极区可以被分别形成为除了有源层221的沟道区之外的有源层221的两个端部区域，其中，这两个端部区域未被栅极223a覆盖而是被暴露。
[0070] 可以通过将有源层221的两个端部区域转换成导电区域来分别形成有源层221的源极区和漏极区。可以经由诸如干刻蚀方法、氢等离子体处理、氦等离子体处理等这样的各种方法，将有源层221的两个端部区域转换成导电区域。
[0071] 有源层221的源极区可以被设置为比有源层221的漏极区更靠近PIN二极管230。然而，本公开不限于此。有源层221的漏极区可以被设置为比有源层221的源极区更靠近PIN二极管230。
[0072] 另外，有源层221可以由非晶硅(a-Si)而非氧化物半导体材料形成。用于形成有源层221的材料不受特别限制。
[0073] 可以在栅极223a上形成层间绝缘层224，以覆盖底座基板210。在层间绝缘层224上，可以形成第一电极225a和第二电极225b。
[0074] 第一电极225a和第二电极225b可以分别被形成为与有源层221的两个端部区域交叠，使得栅极223a水平地插置在第一电极225a和第二电极225b之间。第一接触孔224a和第二接触孔224b可以形成在层间绝缘层224中，使得第一接触孔224a和第二接触孔224b分别垂直地插置在有源层221的一个端部区域和第一电极225a之间以及有源层221的另一端部区域和第二电极225b之间。
[0075] 具体地，第一接触孔224a可以被形成为对应于有源层221的漏极区，而第二接触孔224b可以被形成为对应于有源层221的源极区。因此，第一电极225a可以经由第一接触孔
224a连接到有源层221的漏极区，而第二电极225b可以经由第二接触孔224b连接到有源层
221的源极区。
224a连接到有源层221的漏极区，而第二电极225b可以经由第二接触孔224b连接到有源层
221的源极区。
[0076] 第一电极225a和第二电极225b可以从数据线225延伸。第一电极225a和第二电极225b以及数据线225可以形成在同一层处。在一个实施方式中，第一电极225a可以用作漏极，而第二电极225b可以用作源极。
[0077] 由无机材料制成的第一平整层226可以形成在薄膜晶体管220上。第一平整层226可以覆盖第一电极225a和第二电极225b。
[0078] 在一个或更多个实施方式中，第一平整层226可以由比无机层厚得多的有机材料的层形成。因此，可以使将第一平整层226夹在其间的电极或互连件之间可能出现的寄生电容减小或最小化。然而，在其它实施方式中，层的厚度可以基于不同的应用而变化。
[0079] 另外，第一平整层226不管下面的电极或元件的形状如何可以具有平整的顶面，由此使弯曲部分减小或最小化。这样可以增强可以形成在第一平整层226上的诸如PIN二极管230这样的元件的稳定性。
[0081] 在第一平整层226上，可以形成第一保护层227，第一保护层227是由无机材料制成的无机层。第一保护层227保护下面的薄膜晶体管220，特别是有源层221。
[0082] 在有源层221由氧化物半导体材料制成的情况下，第一保护层227可以包含硅氧化物，但是可以不含硅氮化物。硅氮化物具有高水分含量。因此，如果第一保护层227包含硅氮化物，则湿气可能侵入第一保护层227下方的由氧化物半导体制成的有源层221，因此，有源层221可以成为导电的，由此使有源层221受损。
[0083] 然而，当有源层221由非晶硅材料制成时，有源层221可能对湿气不敏感。因此，第一保护层227可以包含硅氮化物以及硅氧化物，以进一步增强保护性能。
[0084] 另外，由无机材料制成的第一保护层227可以进一步促进有机平整层之间的粘附。
[0085] PIN二极管230可以形成在第一平整层226上。每个PIN二极管230可以设置在每个单元区域中。PIN二极管230可以包括连接到薄膜晶体管220的第三电极231、第三电极231上的PIN层232以及PIN层232上的第四电极233。
[0086] 第三电极231可以用作像素电极，作为PIN二极管230中的下电极。取决于PIN二极管的特性，第三电极231可以由诸如钼(Mo)这样的不透明金属或诸如ITO(铟锡氧化物)、IZO(铟锌氧化物)或ZnO(锌氧化物)这样的透明氧化物制成。用于形成第三电极231的材料不受特别限制。
[0087] 第三电极231可以经由第一平整层226中的第三接触孔226a连接到薄膜晶体管220的第二电极225b。当在第一平整层226和第三电极231之间存在第一保护层227时，第一保护层227可以在其中形成有第四接触孔227a。第四接触孔227a可以形成在与第三接触孔226a相同的位置处，并且可以位于第三接触孔226a的内侧。因此，在至少一个实施方式中，第四接触孔227a的大小可以小于第三接触孔226a的大小。
[0088] 因此，在存在第一保护层227的情况下，第三电极231可以经由第三接触孔226a和第四接触孔227a连接到薄膜晶体管220的第二电极225b。
[0089] PIN层232可以形成在第三电极231上，以将经由闪烁体从X射线转换的可见光转换成电信号。可以通过顺序地堆叠含N型杂质的N(负)型半导体层、不含杂质的I(本征型)半导体层和含P型杂质的P(正)型半导体层来形成PIN层232。
[0090] I型半导体层可以比N型半导体层和P型半导体层相对更厚。PIN层232包含能够将来自闪烁体的可见光转换成电信号的材料。例如，能够将来自闪烁体的可见光转换成电信号的材料可以包括a-Se、HgI2、CdTe、PbO、PbI2、BiI3、GaAs和Ge。
[0091] 第四电极233可以作为上电极形成在PIN层232上。第四电极233可以由诸如ITO(铟锡氧化物)、IZO(铟锌氧化物)和ZnO(锌氧化物)这样的透明氧化物中的至少一种制成，以改进PIN二极管230的填充因子。
[0092] 在高分辨率数字X射线检测器中，随着其分辨率增大，需要的像素更多。然而，在可以形成有像素的总面积固定的状态下分辨率增大的情况中，随着对应于一个像素的单元区域的大小减小，每个像素的大小减小。
[0093] 结果，每个像素中所包括的PIN二极管230的大小减小。结果，PIN二极管230的填充因子减小。因此，数字X射线检测器的感光性可能劣化。
[0094] 填充因子是指X射线检测器中的光接收区域与单个像素区域的比率。换句话说，填充因子可以是基于PIN二极管230的区域与单个像素区域的比率。
[0095] 因此，随着填充因子减小，并且即使当相同量的可见光照射到PIN二极管时，由于光接收区域减小，所转换的电信号的量也减小，进而使X射线检测器的整体性能下降。数字X射线检测器的感光性的劣化会最终造成数字X射线检测器的性能劣化。
[0096] 因此，在至少一个实施方式中，有益的是使PIN二极管230的面积增大或最大化以提高填充因子，从而防止高分辨率数字X射线检测器的感光性劣化。
[0097] 因此，按照本公开，本发明的发明人试图通过使一个像素中所包括的PIN二极管230尽可能宽来增大PIN二极管230的填充因子。为此目的，PIN二极管230(具体地，PIN层
232)可以形成在与一个像素对应的单元区域的整个表面上方。也就是说，PIN二极管230可以形成在除了选通线223和数据线225之外的单元区域的整个表面上方。
232)可以形成在与一个像素对应的单元区域的整个表面上方。也就是说，PIN二极管230可以形成在除了选通线223和数据线225之外的单元区域的整个表面上方。
[0098] 如上所述，可以通过多条选通线223与多条数据线225之间的交叠来形成单元区域。因此，选通线223和数据线225可以用作相邻单元区域之间的边界。
[0099] 在一个示例中，通过布置薄膜晶体管220的第二电极225b和PIN二极管230使得薄膜晶体管220的第二电极225b设置在PIN二极管230内部，可以使PIN二极管230的面积增大。在这种情况下，不仅第二电极225b而且第二接触孔224b可以设置在PIN二极管230内部，使得PIN二极管230可以具有更宽的面积。换句话说，不仅第二电极225b而且第二接触孔224b可以垂直交叠并且可以位于PIN二极管230下方。
[0100] 在一些实施方式中，PIN二极管230覆在薄膜晶体管220的第二电极225b上或者与薄膜晶体管220的第二电极225b交叠。在这些实施方式中，不仅第二电极225b而且第二接触孔224b可以被放置成与PIN二极管230交叠。这将允许PIN二极管230具有更宽的面积。
[0101] 在一些实施方式中，PIN二极管230至少与薄膜晶体管220的第二电极225b部分交叠。在这些实施方式中，不仅第二电极225b而且第二接触孔224b可以被放置成与PIN二极管230部分交叠。
[0102] 在一些实施方式中，PIN二极管230完全与薄膜晶体管220的第二电极225b交叠。在这些实施方式中，不仅第二电极225b而且第二接触孔224b可以被放置成与PIN二极管230完全交叠。
[0103] 另外，薄膜晶体管220的第一接触孔224a可以设置在与和第二接触孔224b交叠的PIN二极管230相邻的另一PIN二极管230′内部。随着跨多个像素区域的PIN二极管230的总面积增大，PIN二极管230的总填充因子可以增大。
[0104] 由于薄膜晶体管220的第二电极225b设置在PIN二极管230内部，因此第二电极225b可以被设置成与PIN二极管230的第三电极231交叠。另外，形成在第一平整层226中的第三接触孔226a可以设置在PIN二极管230内部。
[0105] 也就是说，薄膜晶体管220的第二电极225b、第二接触孔224b和第三接触孔226a与PIN二极管230交叠。因此，PIN二极管230可以延伸直至形成有第二电极225b、第二接触孔224b和第三接触孔226a的区域。因此，光接收区域增大，使得PIN二极管230的填充因子可以增大。
[0106] 然而，由于第二电极225b和第三电极231彼此交叠，因此在第二电极225b和第三电极231之间可能产生寄生电容。因此，按照本公开，通过在第二电极225b和第三电极231之间形成由有机材料制成的第一平整层226，可以使寄生电容的产生减少或最小化。
[0107] 由于第一平整层226由有机材料制成，因此第一平整层226可以比由无机材料制成的层更厚。因此，可以使第二电极和第三电极之间的距离增大或最大化。因此，当第二电极225b和第三电极231彼此交叠时，如在本公开中一样，通过第一平整层226，可以使寄生电容的产生减少或最小化。
[0108] 在一些实施方式中，PIN层232在第三电极231上。在一些实施方式中，PIN层232在第三电极231上并且覆盖第三电极231。在其它实施方式中，PIN二极管230中所包括的第三电极231可以设置在PIN层232内部。也就是说，PIN层232可以覆盖第三电极231，使得整个第三电极231位于PIN层232下方并且被PIN层232遮蔽。
[0109] 随着PIN二极管230的面积增大以使填充因子增大，对应的PIN二极管230和与其相邻的PIN二极管230'之间的距离变小。因此，对应的PIN二极管230的第三电极231与相邻的PIN二极管230'的另一第三电极231'之间的距离可能变小。因此，PIN二极管230可能经历干扰，PIN二极管230可能受到相邻PIN二极管230'的第三电极231'的影响。另外，可能存在的问题是，在彼此接近的第三电极231和231'之间可能产生水平寄生电容。
[0110] 也就是说，当PIN二极管230的第三电极231比PIN层232宽因此第三电极231延伸超过PIN层232时，相邻的第三电极231和231'之间的距离变小，可能引起以上这样的问题(也就是说，水平寄生电容)。
[0111] 在一个或更多个实施方式中，第三电极231具有第一表面、第二表面和第三表面。第一表面与第三表面相反。例如，第一表面可以是第三电极的顶表面。第三表面可以是第三电极的底表面。第三表面的一部分可以接触第二电极225b。第二表面可以是在第一表面和第三表面之间的侧表面。在一个或更多个实施方式中，PIN层232覆盖第一表面和第二表面。
例如，PIN层232接触或直接接触第一表面和第二表面。
例如，PIN层232接触或直接接触第一表面和第二表面。
[0112] 在一些实施方式中，为了应对第三电极231和相邻的第三电极231'之间的水平寄生电容，PIN层232覆在第三电极231的顶表面和侧表面上并且覆盖它们。类似地，PIN层232'覆在相邻的第三电极231'的顶表面和侧表面上并且覆盖它们。可以适当地选择第三电极231和相邻的第三电极231'之间的距离，以减小寄生电容和其它电干扰。在一些示例中，覆在PIN层上并保持两个电极之间的选定距离的组合可以进一步减小部件之间的寄生电容和其它电干扰。然而，在其它示例中，保持选定距离或用PIN层覆盖第三电极的顶表面和侧表面可以减小干扰。
[0113] 在一些实施方式中，PIN层232覆盖整个第三电极231，使得第三电极231设置在PIN层232内部。因此，相邻的第三电极231和231'可以隔开选定的距离，由此使干扰现象减少或最小化。换句话说，按照本公开的配置增大了PIN二极管230的面积以使填充因子增加，使得即使当相邻PIN二极管230和230'之间的距离较小时，可以使PIN二极管230和230'之间的干扰现象或寄生电容减少或最小化。
[0114] 在一些实施方式中，PIN二极管230覆在第三电极231上或者与第三电极231交叠。
[0115] 在一些实施方式中，PIN二极管230至少与第三电极231部分交叠。
[0116] 在一些实施方式中，PIN二极管230与第三电极231完全交叠。第二保护层234可以形成在PIN二极管230上。第二保护层234可以保护PIN二极管230免受湿气影响，并且可以由无机材料制成。具体地，第二保护层234可以包含硅氧化物SiOx或硅氮化物SiNx。特别地，硅氮化物可以用作阻止水分渗透到PIN二极管230中的有效屏障。
[0117] 然而，当薄膜晶体管220的有源层221由氧化的半导体材料形成时，第二保护层234优选地被图案化以仅覆盖PIN二极管230，如图3中所示。这是因为硅氮化物包含大量湿气，因此，当由硅氮化物制成的第二保护层234形成在薄膜晶体管220上时，湿气可能侵入有源层221使得有源层221可能变得导电，由此使有源层221受损。
[0118] 然而，当薄膜晶体管220的有源层221由非晶硅材料制成时，薄膜晶体管220的有源层221可能对湿气的影响不敏感。因此，如图4中所示，第二保护层234覆盖底座基板210的整个表面，不仅覆盖PIN二极管230而且覆盖薄膜晶体管220，从而进一步增强了保护性能。
[0119] 在图4的示例中，可以省略第二保护层234的单独图案化工艺，以获得制造工艺效率。因此，如图4中所示，第二保护层234中可以存在覆在有源层221上的一部分。PIN二极管230以及薄膜晶体管220可以另外受到第二保护层234的保护，由此进一步增强数字X射线检测器的稳定性。
[0120] 第二平整层235可以形成在第二保护层234上，以覆盖包括PIN二极管230的底座基板210的整个表面。
[0121] 第二平整层235可以由比无机材料层厚得多的有机材料所制成的层形成。因此，可以使夹住第二平整层235的电极或互连件之间可能出现的寄生电容减小或最小化。
[0122] 第二平整层235可以不管下面的电极或元件的形状如何具有平整的顶面，由此使弯曲部分减小或最小化。第二平整层235可以由诸如丙烯酸树脂(诸如，感光亚克力(PAC))这样的有机材料制成。然而，本公开不限于此。诸如PR(光致抗蚀剂)这样的材料可以被用于第二平整层235。
[0123] 在第二平整层235上，可以形成偏置线241和第五电极236。第五电极236可以经由形成在第二保护层234中的第五接触孔234a和形成在第二平整层235中的第六接触孔235a连接到第四电极233。
[0124] 第六接触孔235a可以形成在与第五接触孔234a相同的位置处。第六接触孔235a可以位于第五接触孔234a的外侧，使得第五接触孔234a暴露于其外部。也就是说，第六接触孔235a可以比第五接触孔234a宽。
[0125] 如第四电极233中一样，第五电极236可以由诸如ITO(铟锡氧化物)、IZO(铟锌氧化物)或ZnO(锌氧化物)这样的透明氧化物形成，由此使PIN二极管230的填充因子的降低减小或最小化。
[0126] 第五电极236可以电连接PIN二极管230的第四电极233和偏置线241，因此可以用作一种桥接布线。
[0127] 偏置线241可以形成在第二平整层235和第五电极236之间。具体地，偏置线241可以形成在第五电极236下方，并且可以与第五电极236面接触。偏置线241可以经由第五电极236电连接到第四电极233，以将偏置电压施加到PIN二极管230。
[0128] 在偏置线241被形成为与PIN二极管230交叠的情况下，由于偏置线241与PIN二极管230的光接收区域之间有部分交叠，导致二极管230的填充因子可能减小。为此原因，偏置线241可以形成在PIN二极管230的外部，以便不与PIN二极管230交叠。
[0129] 在这种情况下，偏置线241可以被形成为与数据线225交叠并且沿着数据线225延伸。具体地，偏置线241可以沿着数据线225形成，以便使PIN二极管230的填充因子不减小，并且可以被形成为与数据线225交叠。也就是说，偏置线241可以被形成为不比数据线225宽，并且可以被形成为与数据线225交叠，使得PIN二极管230的填充因子可以不减小。
[0130] 在偏置线241被形成为与数据线225交叠的情况下，可能出现产生寄生电容的问题。然而，按照本公开，可以在偏置线241和数据线225之间形成由有机材料构成的第一平整层226和第二平整层235。因此，尽管偏置线241和数据线225可以形成为彼此交叠，但是可以使寄生电容的产生减少或最小化。
[0131] 另外，偏置线241可以被形成为沿着选通线223与选通线223交叠。偏置线241如上所述被形成为与数据线225交叠的情况的细节可以同等地应用于偏置线241被形成为沿着选通线223与选通线223交叠的情况。
[0132] 由无机材料制成的第三保护层242可以形成在第五电极236上，以覆盖第二平整层235。当薄膜晶体管220的有源层221由氧化物半导体材料形成时，第三保护层242优选地包含硅氧化物，但是不包括硅氮化物。
[0133] 然而，当有源层221由非晶硅材料制成时，有源层221可能对湿气不敏感。因此，第三保护层242可以包含硅氮化物以及硅氧化物，以进一步增强保护性能。
[0134] 由无机材料制成的第三保护层242可以促进由有机材料制成的平整层之间的粘合。
[0135] 第三平整层243可以形成在第三保护层242上。第三平整层243可以不管下面的电极或元件的形状如何具有平整的顶面，由此使弯曲部分减小或最小化。第三平整层243可以由诸如丙烯酸类树脂(诸如，感光亚克力(PAC))这样的有机材料制成。然而，本公开不限于此。诸如PR(光致抗蚀剂)这样的材料可以被用于第三平整层243。
[0136] 在根据本公开的阵列基板201上，可以形成闪烁体层250以覆盖PIN二极管230。由于闪烁体层250可以直接沉积在阵列基板201上，因此需要使阵列基板201的顶表面平整。因此，第三平整层243可以被形成为使阵列基板201的顶表面平整。这可以有助于经由闪烁体材料的沉积在第三平整层243上形成闪烁体层250。
[0137] 根据本公开的高分辨率数字X射线检测器200如下进行操作。
[0138] 照射到高分辨率数字X射线检测器200的X射线被闪烁体层250转换成可见光区域的光。可见光区域的光被PIN二极管230的PIN层232转换成电子信号。
[0139] 具体地，当可见光区域的光照射到PIN层232时，I型半导体层被P型半导体层和N型半导体层耗尽，使得在其中产生电场。然后，由光产生的空穴和电子在电场的作用下漂移，并且分别被收集到P型半导体层和N型半导体层中。
[0141] 下文中，将参照图5A至图5J详细描述根据本公开的制造数字X射线检测器200的处理。
[0142] 如下所述在每层中形成图案的方法可以采用光刻技术，包括沉积、光刻胶涂层(PR)涂覆、曝光、显影、刻蚀和光刻胶(PR)条带。省略对其的详细描述。例如，金属材料的沉积可以采用溅射。半导体或绝缘膜的沉积可以采用等离子体增强化学气相沉积PECVD。在刻蚀时，可以根据材料选择性使用干刻蚀和湿刻蚀。本领域的普通技术人员所实践的技术可以应用于刻蚀。
[0143] 首先，如图5A中所示，在底座基板210上形成有源层221。栅绝缘层222形成在有源层221上。
[0144] 在栅绝缘层222上，形成水平延伸的多条选通线223，如图5B中所示。选通线223被形成为将相邻有源层221的中心部分彼此连接。选通线223的与有源层221交叠的部分可以用作薄膜晶体管220的栅极223a。
[0145] 层间绝缘层224形成在栅极223a上。如图5C中所示，第一接触孔224a和第二接触孔224b分别形成在有源层221的有源层221没有与栅极223a交叠的源极区和漏极区中。
[0146] 接下来，如图5D中所示，多条数据线225被形成为在与水平延伸的多条选通线223的延伸方向垂直的方向上延伸。第一电极225a和第二电极225b从数据线225延伸，并且分别经由第一接触孔224a和第二接触孔224b连接到有源层221。在这种情况下，第二电极225b从数据线225延伸超过有源层221，以便位于由选通线223与数据线225的交叠形成的单元区域内部。因此，第二电极225b的面积大。
[0147] 第一平整层226和第一保护层227形成在底座基板210的整个表面上。如图5E中所示，第三接触孔226a和第四接触孔227a分别形成在第一平整层226和第一保护层227中的与位于单元区域中的第二电极225b的位置对应的位置中。第四接触孔227a形成在与第三接触孔226a相同的位置处。第四接触孔227a形成在第三接触孔226a内部，并且具有比第三接触孔226a的接触孔面积小的接触孔面积。
[0148] 在第一平整层226和第一保护层227上，形成作为PIN二极管230的像素电极的第三电极231，如图5F中所示。第三电极231的形状适形于(conformal to)单元区域的形状。第三电极231与选通线和数据线具有预定间隔，以便与相邻像素的第三电极231'隔开预定距离。
[0149] 在第三电极231上，PIN二极管230的PIN层232可以如图5G中所示地形成。PIN层232覆盖整个第三电极231。为了使填充因子增大或最大化，PIN层232可以被形成为覆盖整个单元区域。第四电极233可以形成在PIN层232上。第四电极233 被形成为与选通线和数据线具有预定间隔，以便与相邻像素的另一第四电极233'隔开预定距离。
[0150] 第二保护层234和第二平整层235形成在PIN二极管230上。如图5H中所示，第五接触孔234a和第六接触孔235a分别形成在第二保护层234和第二平整层235的与第四电极233对应的位置中。第六接触孔235a形成在与第五接触孔234a相同的位置处。第六接触孔235a形成在第五接触孔234a外部，以便具有比第五接触孔234a的接触孔面积大的接触孔面积。
[0151] 偏置线241被形成为沿着数据线225与数据线225交叠，如图5I中所示。第五电极236的一部分经由第五接触孔234a和第六接触孔235a连接到第四电极233，而第五电极236的另一部分覆盖并接触偏置线241，如图5J中所示。因此，第五电极236将第四电极233连接到偏置线241，以向PIN二极管230施加偏置电压。
[0152] 在第五电极236上，可以形成第三保护层242和第三平整层243。在第三平整层243上，可以通过沉积形成闪烁体层250。
[0153] 参照附图和实施方式描述本公开。然而，本公开不限于本文中公开的实施方式和附图。应该清楚，本领域的技术人员可以在本公开的范围内对其进行各种修改。此外，尽管在由本公开的配置产生的效果时未明确地描述由本公开的配置产生的效果，但是应该认识到从本公开的配置预期的效果。
[0154] 可以组合上述各种实施方式，以提供其它实施方式。可以依据以上详细的描述对实施方式进行其它改变。总体上，在下面的权利要求书中，所使用的术语不应该被理解为将权利要求限于说明书和权利要求书中公开的特定实施方式，而是应该被理解为包括伴随被授予这些权利要求的权利的整个等同物范围内的所有可能的实施方式。因此，权利要求不受本公开的限制。
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