存储器装置、集成电路及制造存储器装置的方法
阅读：727发布：2020-05-14
专利汇可以提供存储器装置、集成电路及制造存储器装置的方法专利检索，专利查询，专利分析的服务。并且本 发明 实施例 涉及一种 存储器 装置、集成 电路 及制造存储器装置的方法。所述存储器装置包括磁阻式 随机存取存储器 (MRAM)单元、 侧壁 间隙壁以及上部内连线。磁阻式随机存取存储器(MRAM)单元设置在衬底上。MRAM单元包括设置在下部 电极 与上部电极之间的 磁性 隧道结(MTJ)。侧壁间隙壁沿MRAM单元的相对侧壁排列。上部内连线沿从侧壁间隙壁的第一外边缘连续延伸到侧壁间隙壁的第二外边缘的界面与上部电极的上表面直接 接触 。，下面是存储器装置、集成电路及制造存储器装置的方法专利的具体信息内容。
1.一种存储器装置，其特征在于，包括：
磁阻式随机存取存储器单元，设置在衬底上，其中所述磁阻式随机存取存储器单元包括设置在下部电极与上部电极之间的磁性隧道结；
侧壁间隙壁，沿所述磁阻式随机存取存储器单元的相对侧壁排列；以及上部内连线，直接接触所述上部电极的上表面及所述侧壁间隙壁的上表面。
2.根据权利要求1所述的存储器装置，其特征在于，所述上部内连线直接接触所述上部电极的侧壁。
3.根据权利要求1所述的存储器装置，其特征在于，还包括：
第一层间介电层，包括环绕所述磁阻式随机存取存储器单元及所述上部内连线的第一介电材料；以及
第二层间介电层，包括设置于所述第一层间介电层之上且环绕所述上部内连线的第二介电材料，其中所述第一介电材料是与所述第二介电材料不同的材料。
4.根据权利要求3所述的存储器装置，其特征在于，还包括：
内连线，位于逻辑区内并设置在所述衬底之上，其中所述第二层间介电层环绕所述内连线，且其中所述第一层间介电层不位于所述逻辑区内。
5.根据权利要求1所述的存储器装置，其特征在于，还包括：
第一导电通孔，设置在所述上部内连线之上；以及
第一导电线，设置在所述第一导电通孔之上，其中所述第一导电线延伸超过所述第一导电通孔的侧壁，其中所述第一导电通孔侧向排列在所述上部内连线的侧壁之间。
6.一种集成电路，其特征在于，包括：
第一介电层，设置在半导体衬底之上；
磁阻式随机存取存储器单元，设置在所述第一介电层之上，其中所述磁阻式随机存取存储器单元包括设置在底部电极与顶部电极之间的磁性隧道结；
第一侧壁间隙壁，包括第一材料，所述第一材料接触所述顶部电极的最外侧壁，其中所述第一侧壁间隙壁的底表面接触所述底部电极的上表面；
第二侧壁间隙壁，包括第二材料，所述第二材料的内侧壁接触所述第一侧壁间隙壁的最外侧壁，其中所述第二侧壁间隙壁的最底表面接触所述第一介电层的顶表面，且其中所述第一材料与所述第二材料不同；以及
内连线，接触所述顶部电极的上表面、所述第一侧壁间隙壁及所述第二侧壁间隙壁。
7.根据权利要求6所述的集成电路，其特征在于，当从剖视图观察时，所述内连线的底表面是由从所述第二侧壁间隙壁的第一最外边缘连续延伸到所述第二侧壁间隙壁的第二最外边缘的界面所界定。
8.一种制造存储器装置的方法，其特征在于，包括：
在位于存储器阵列区中的磁阻式随机存取存储器单元周围形成侧壁间隙壁，其中所述磁阻式随机存取存储器单元包括设置在下部电极与上部电极之间的磁性隧道结；
在所述侧壁间隙壁之上形成第一层间介电层；
在所述第一层间介电层之上形成第二层间介电层；
在所述第二层间介电层之上形成介电层；
执行第一刻蚀工艺，以在所述上部电极正上方定义孔，其中所述第一刻蚀工艺移除所述第一层间介电层的一部分、所述第二层间介电层的一部分、所述介电层的一部分及所述侧壁间隙壁的一部分；以及
在所述孔内形成内连线，其中所述内连线直接接触所述上部电极及所述侧壁间隙壁。
9.根据权利要求8所述的制造存储器装置的方法，其特征在于，所述侧壁间隙壁还包括：
第一侧壁间隙壁，包括与所述上部电极的外侧壁直接接触的第一材料；
第二侧壁间隙壁，包括与所述第一侧壁间隙壁的外侧壁直接接触的第二材料，其中所述第一材料与所述第二材料不同；以及
其中所述第一刻蚀工艺对所述第一侧壁间隙壁的刻蚀多于对所述第二侧壁间隙壁的刻蚀，以使得所述第二侧壁间隙壁的高度大于所述第一侧壁间隙壁的高度。
10.根据权利要求8所述的制造存储器装置的方法，其特征在于，还包括：
在逻辑区内形成第二内连线，其中所述第二层间介电层设置在所述第二内连线之上，且其中所述第一层间介电层不位于所述逻辑区内；
在所述第二内连线之上形成第一导电通孔；以及
在所述第一导电通孔之上形成第一导电线，其中所述第一导电线延伸超过所述第一导电通孔的侧壁。
存储器装置、集成电路及制造存储器装置的方法
技术领域
背景技术
[0002] 许多现代电子装置含有电子存储器。电子存储器可为易失性存储器(volatile memory)或非易失性存储器(non-volatile memory)。非易失性存储器能够在断电的情况下保留其存储的数据，而易失性存储器则会在断电时丢失其存储的数据。磁阻式随机存取存储器(magnetoresistive random-access memory，MRAM)由于与目前的电子存储器相比具有优势，而被视为下一代非易失性电子存储器的一种有前景的候选技术。与目前的非易失性存储器(例如闪速随机存取存储器(flash random-access memory))相比，MRAM通常更快且具有更高的耐久性。与目前的易失性存储器(例如动态随机存取存储器(dynamic random-access memory，DRAM)及静态随机存取存储器(static random-access memory，SRAM))相比，MRAM通常具有相似的性能及密度，但功耗更低。
发明内容
[0003] 根据本发明的一些实施例，提供一种存储器装置。所述存储器装置包括磁阻式随机存取存储器单元、侧壁间隙壁以及上部内连线。磁阻式随机存取存储器单元设置在衬底上。磁阻式随机存取存储器单元包括设置在下部电极与上部电极之间的磁性隧道结。侧壁间隙壁沿磁阻式随机存取存储器单元的相对侧壁排列。上部内连线直接接触上部电极的上表面及侧壁间隙壁的上表面。
[0004] 根据本发明的另一些实施例，提供一种集成电路。所述集成电路包括第一介电层、磁阻式随机存取存储器单元、第一侧壁间隙壁、第二侧壁间隙壁以及内连线。第一介电层设置在半导体衬底之上。磁阻式随机存取存储器单元设置在第一介电层之上。磁阻式随机存取存储器单元包括设置在底部电极与顶部电极之间的磁性隧道结。第一侧壁间隙壁，包括与顶部电极的最外侧壁接触的第一材料。第一侧壁间隙壁的底表面接触底部电极的上表面。第二侧壁间隙壁包括第二材料。第二材料的内侧壁接触第一侧壁间隙壁的最外侧壁。第二侧壁间隙壁的最底表面接触第一介电层的顶表面。第一材料与第二材料不同。内连线接触顶部电极的上表面、第一侧壁间隙壁及第二侧壁间隙壁。
[0005] 根据本发明的又一些实施例，提供一种制造存储器装置的方法。所述方法包括：在位于存储器阵列区中的磁阻式随机存取存储器单元周围形成侧壁间隙壁，所述磁阻式随机存取存储器单元包括设置在下部电极与上部电极之间的磁性隧道结；在侧壁间隙壁之上形成第一层间介电层；在第一层间介电层之上形成第二层间介电层；在第二层间介电层之上形成介电层；执行第一刻蚀工艺以在上部电极正上方定义孔，第一刻蚀工艺移除第一层间介电层的一部分、第二层间介电层的一部分、介电层的一部分及侧壁间隙壁的一部分；在所述孔内形成内连线，内连线直接接触上部电极及侧壁间隙壁。附图说明
[0006] 结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
[0007] 图1A示出根据本揭露一些实施例的包括具有磁性隧道结(magnetic tunneling junction，MTJ)的MRAM单元的存储器装置(或称为集成电路)的剖视图。
[0008] 图1B示出根据本揭露一些实施例的包括具有磁性隧道结(MTJ)的MRAM单元的多个存储器装置的俯视图。
[0009] 图2示出根据本揭露一些实施例的包括具有磁性隧道结(MTJ)的MRAM单元的存储器装置的剖视图。
[0010] 图3示出根据本揭露一些实施例的包括嵌置存储器区及逻辑区的存储器装置的剖视图，所述嵌置存储器区包括各自具有磁性隧道结(MTJ)的两个MRAM单元。
[0011] 图4到图11示出根据本揭露一些实施例的形成包括嵌置存储器区及逻辑区的存储器装置的方法的剖视图，所述嵌置存储器区包括具有MTJ的MRAM单元。
[0012] 图12以流程图的形式示出一种方法，其示出根据本揭露一些实施例的形成包括嵌置存储器区及逻辑区的存储器装置的方法，所述嵌置存储器区包括具有MTJ的MRAM单元。
具体实施方式
[0013] 本揭露提供用于实施本公开内容的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
[0014] 此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0015] 嵌置(embedded)磁阻式随机存取存储器(magnetoresistive random-access memory,MRAM)单元通常设置在与包括晶体管装置(例如，金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFET)装置)的逻辑区相邻的嵌置存储器区中。在嵌置存储器区内，MRAM单元一般位于衬底之上、层间介电(inter-level dielectric，ILD)结构内，所述层间介电结构环绕堆叠的内连线层。MRAM单元包括排列在顶部电极与底部电极之间的磁性隧道结(magnetic tunnel junction，MTJ)。底部电极通过底部电极通孔耦合到堆叠内连线层，顶部电极通过顶部电极通孔耦合到堆叠内连线层。在逻辑区内，堆叠内连线层耦合到晶体管装置且具有在侧向上相对于MRAM单元偏置的内连线通孔。
[0016] 在传统MRAM单元制造中，顶部电极通孔是通过以下方式形成：对设置在顶部电极之上的第一层间介电(inter-level dielectric，ILD)层进行刻蚀，以在顶部电极上形成介层孔(via hole)。随后，以一种或多种导电材料填充介层孔。接着，在导电材料之上形成光刻胶掩模(photoresist mask)并使用所述光刻胶掩模图案化形成着陆于顶部电极上的顶部电极通孔。随后，在位于顶部电极通孔上的第二ILD层内以及在逻辑区的内连线通孔上形成上覆的金属线。
[0017] 已知，在将顶部电极通孔耦合到上覆金属线之后，位于嵌置存储器区中的MRAM单元之上的金属线的厚度小于位于逻辑区中的内连线通孔之上的金属线的厚度。MRAM单元上的金属线的较小厚度可能造成加工问题。举例而言，一般使用镶嵌工艺(damascene process)形成上覆金属线，所述镶嵌工艺在利用导电材料填充第二ILD层内的沟槽之后执行化学机械平坦化(chemical-mechanical planarization，CMP)工艺。然而，如果位于MRAM单元之上的金属线过薄(例如，小于约400埃)，则CMP工艺窗口(process window)小且可能对MRAM单元的顶部电极造成损坏。
[0018] 本揭露在一些实施例中涉及一种形成MRAM单元的方法，所述方法将MRAM单元的顶部电极直接耦合到上覆内连线层。将MRAM单元的顶部电极直接耦合到上覆内连线层提供相对厚的金属线层(例如，具有大于或等于约600埃的厚度)，从而消除与内连线层的厚度有关的潜在加工问题。这样还省去了用于形成顶部电极通孔的步骤及材料，从而简化MRAM单元的制造并使MRAM单元的成本降低。举例而言，与使用顶部电极通孔的MRAM单元相比，将内连线层直接形成在顶部电极上可节省两个光掩模(photomask)。
[0019] 参照图1A，提供根据一些实施例的存储器装置100a的剖视图。
[0020] 存储器装置100a包括衬底101，衬底101之上设置有第一层间介电(ILD)层106。晶体管102位于衬底101及第一ILD层106内。磁阻式随机存取存储器(MRAM)单元111通过导电接触窗(contact)104及设置在导电接触窗104之上的内连线108连接到晶体管102。
[0021] MRAM单元111包括设置在环绕下部金属层114的扩散障壁112之上的下部电极(或称为底部电极)116。MRAM单元111还包括上部电极(或称为顶部电极)124，上部电极124与下部电极116被磁性隧道结(MTJ)118分隔开。下部金属层114及扩散障壁112设置在下部介电层110内。MTJ 118包括通过隧穿势垒层(tunneling barrier layer)121而彼此分隔开的下部铁磁性电极120与上部铁磁性电极122。在一些实施例中，下部铁磁性电极120可具有固定的或“钉扎的(pinned)”磁性取向，而上部铁磁性电极122则具有可变的或“自由的”磁性取向，其可在各自代表不同数据状态(例如不同二元状态(binary state))的两个或更多个不同磁极(magnetic polarity)之间切换。然而，在其他实施方案中，MTJ 118可在竖直方向上“翻转(flipped)”，使得下部铁磁性电极具有“自由的”磁性取向，而上部铁磁性电极122则具有“钉扎的”磁性取向。
[0022] 在一些实施例中，上部铁磁性电极122包括铁、钴、镍、铁钴、镍钴、硼化铁钴、硼化铁、铁铂、铁钯或类似物。在一些实施例中，隧穿势垒层121在上部铁磁性电极122与下部铁磁性电极120之间提供电隔离，同时仍使得电子能够在恰当的条件下隧穿穿过隧穿势垒层121。隧穿势垒层121可包括例如氧化镁(MgO)、氧化铝(例如，Al2O3)、氧化镍、氧化钆、氧化钽、氧化钼、氧化钛、氧化钨或类似物。
[0023] 上部内连线132设置在上部电极124正上方。在一些实施例中，上部内连线132可包括环绕导电金属(例如，铜、铝或类似物)的一个或多个衬层(例如，扩散障壁层)。侧壁间隙壁126及上部内连线132被第二ILD层128环绕。第三ILD层130环绕侧壁间隙壁126、第二ILD层128且局部地环绕上部内连线132。侧壁间隙壁126环绕MRAM单元111。在一些实施例中，上部内连线132具有与上部电极124的上表面接触的底表面。上部内连线132的底表面沿从侧壁间隙壁126的第一外边缘126a连续延伸到侧壁间隙壁126的第二外边缘126b的界面延伸。在一些实施例中，所述界面是沿侧壁间隙壁126的上表面及上部电极124的上表面延伸的实质上平坦的(level)水平线。在其他实施例中，所述界面可为非平坦的。当从俯视图观察时，侧壁间隙壁126可具有带有弯曲外表面的圆形形状。因此，根据剖视图识别第一外边缘126a与第二外边缘126b。
[0024] 上部介电层134设置在第三ILD层130之上，并侧向环绕上部内连线132。上部内连线132之上设置有第二导电通孔138。在一些实施例中，第二导电通孔138可包括铜、铝或类似物。第二导电通孔138之上设置有第二导电线140。在一些实施例中，第二导电线140可包括铜、铝或类似物。第四ILD层136环绕第二导电线140及第二导电通孔138。第二导电线140延伸超过第二导电通孔138的侧壁。
[0025] 虚线150与上部电极124的上表面及侧壁间隙壁126的上表面对准。所述虚线穿过第二ILD层128。
[0026] 使上部内连线132直接接触上部电极124，使得上部内连线132能够具有相对较大的厚度(例如，大于或等于约600埃的厚度)。此种相对较大的厚度减轻与上部内连线132的厚度有关的潜在加工问题。使上部内连线132直接接触上部电极124还通过简化MRAM单元的制造(例如，通过省去用于图案化顶部电极通孔的光掩模)降低制造MRAM单元的成本。
[0027] 图1B示出存储器装置100b的一些附加实施例的俯视图。
[0028] 存储器装置100b包括排列成行及列的多个MRAM单元。应理解，存储器阵列可包括任意数量的MRAM单元且因此图1B仅为示例。上部电极124排列在侧壁间隙壁126的中心中。图1A中的虚线150示出从存储器装置100a截切出俯视图的位置。侧壁间隙壁126具有带有弯曲外表面的圆形形状。
[0029] 图2示出存储器装置200的一些附加实施例的剖视图。
[0030] 存储器装置200包括位于衬底101及第一ILD层106内的晶体管102。衬底101可为例如块状衬底(例如，块状硅衬底(bulk silicon substrate))或绝缘体上硅(silicon-on-insulator，SOI)衬底。晶体管102包括栅极电极206、晶体管侧壁间隙壁208、栅极介电质204及源极/漏极区202。内连线108通过导电接触窗104连接到晶体管102。在一些实施例中，内连线108可包括铝、铜或类似物。在一些实施例中，导电接触窗104可包括钨、铜或类似物。
[0031] 在一些实施例中，侧壁间隙壁126包括两个部分：第一侧壁间隙壁212及第二侧壁间隙壁210。第一侧壁间隙壁212的内侧壁直接接触MRAM单元111的外侧壁。第一侧壁间隙壁212的底表面直接接触扩散障壁112的顶表面。第二侧壁间隙壁210的内侧壁直接接触第一侧壁间隙壁212的外侧壁。第二侧壁间隙壁210在下部介电层110之上延伸。在一些实施例中，第一侧壁间隙壁212可包括氮化硅(SiN)。在一些实施例中，第二侧壁间隙壁210可包括氮氧化硅(SiON)。
[0032] 上部内连线132沿着在上部电极124的最外侧壁之间连续延伸的界面直接接触上部电极124的上表面。在一些实施例中，上部内连线132可进一步从第二侧壁间隙壁210的第一外边缘210a延伸到第二侧壁间隙壁210的第二外边缘210b。在此种实施例中，上部内连线132直接接触第一侧壁间隙壁212的最上表面及第二侧壁间隙壁210的最上表面。在一些实施例中，第一侧壁间隙壁212的上表面、第二侧壁间隙壁210的上表面及上部电极124的上表面接触水平线。上部内连线132的底表面在所述水平线处接触第一侧壁间隙壁212的上表面、第二侧壁间隙壁210的上表面及上部电极124的上表面。在其他实施例中，第一侧壁间隙壁212的上表面、第二侧壁间隙壁210的上表面及上部电极124的上表面具有不同高度。当从俯视图观察时，第一侧壁间隙壁212及第二侧壁间隙壁210可具有带有弯曲外表面的圆形形状。因此，根据剖视图识别第一外边缘210a与第二外边缘210b。
[0033] 图3示出一些其他实施例的存储器装置300的剖视图，所述存储器装置300具有嵌置存储器区301a及逻辑区301b。
[0034] 存储器装置300包括设置在内连线108及第一ILD层106之上的介电层302。在一些实施例中，介电层302可包括例如碳化硅(SiC)层。介电层302之上设置有第一刻蚀停止层304。在一些实施例中，第一刻蚀停止层304可包括例如富硅氧化物层(silicon-rich oxide layer)。在逻辑区301b中，在第一刻蚀停止层304之上设置有第三ILD层130。在一些实施例中，第三ILD层130可包括二氧化硅、掺杂碳的二氧化硅、氮氧化硅、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、多孔隙介电材料(porous dielectric material)或类似物。在一些实施例中，第三ILD层130包括与环绕MRAM单元111的第二ILD层128不同的材料。在一些实施例中，第二ILD层128可包括二氧化硅、掺杂碳的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔隙介电材料或类似物。在内连线108之上设置有第二导电通孔306，第二导电通孔306位于在侧向上相对于MRAM单元111偏置的位置处。在第二导电通孔306之上设置有第二内连线308。第二内连线308被第三ILD层130局部环绕且延伸超过第二导电通孔306的侧壁。在一些实施例中，第二导电通孔306及第二内连线308可包括铜、铝或类似物。在第三ILD层130之上设置有第二刻蚀停止层330。在一些实施例中，第二刻蚀停止层330可包括例如碳化硅(SiC)层。
[0035] 在嵌置存储器区301a中，在内连线108与上部内连线132之间设置有第一MRAM单元111。第二ILD层128之上设置有第三刻蚀停止层318。第三刻蚀停止层318局部环绕上部内连线132。在一些实施例中，第三刻蚀停止层318可包括例如碳化硅(SiC)层。下部金属层114的顶表面及第一刻蚀停止层304的顶表面由水平线界定。在一些实施例中，下部金属层114可具有凹陷而低于平坦的水平线的弯曲上表面。
[0036] 在一些实施例中，第一侧壁间隙壁212的底表面直接接触下部电极116的顶表面。第一侧壁间隙壁212是由从下部电极116的顶表面到第一侧壁间隙壁212的最上表面测量的第一高度界定。在一些实施例中，第二侧壁间隙壁210是由从下部电极116的顶表面到第二侧壁间隙壁210的最上表面测量的第二高度界定。第二高度大于第一高度。第一高度与第二高度之间的差异归因于用于形成上部内连线132的选择性刻蚀工艺(selectivity etch process)中的不规则性。高度上的差异造成从第一侧壁间隙壁212的最上表面到上部电极
124的最上表面的距离d1小于从第二侧壁间隙壁210的最上表面到上部电极124的最上表面的距离d2。在其他实施例中，第一高度大于第二高度(未示出)。在一些实施例中，上部内连线132局部地覆盖第二侧壁间隙壁210的外侧壁的一部分。上部内连线132延伸超过且覆盖第二侧壁间隙壁210的最上表面。
124的最上表面的距离d1小于从第二侧壁间隙壁210的最上表面到上部电极124的最上表面的距离d2。在其他实施例中，第一高度大于第二高度(未示出)。在一些实施例中，上部内连线132局部地覆盖第二侧壁间隙壁210的外侧壁的一部分。上部内连线132延伸超过且覆盖第二侧壁间隙壁210的最上表面。
[0037] 在内连线108与上部内连线132之间设置有第二MRAM单元316。第二ILD层128之上设置有第三刻蚀停止层318。第三刻蚀停止层318局部地环绕上部内连线132。第二MRAM单元316在侧向上与第一MRAM单元111间隔开。第二侧壁间隙壁210及第二ILD层128设置在第二MRAM单元316与第一MRAM单元111之间。在一些实施例中，在第一MRAM单元111与第二MRAM单元316之间、第二ILD层128内设置有介电保护层的剩余物320。介电保护层的剩余物是因填充第一MRAM单元111与第二MRAM单元316之间的第二ILD层128内的凹陷的介电保护层材料而造成，所述凹陷是由于第一MRAM单元111及第二MRAM单元316相对于第一刻蚀停止层304的高度而形成。剩余物320的顶表面及第二ILD层128的顶表面是由水平线界定(即，齐平)。
剩余物320的顶表面接触第三刻蚀停止层318的下表面。
剩余物320的顶表面接触第三刻蚀停止层318的下表面。
[0038] 在逻辑区301b中，在第二刻蚀停止层330之上设置有第四ILD层136。在第二内连线308之上设置有第二导电通孔138。在第二导电通孔138之上设置有第二导电线140。第四ILD层136环绕第二导电线140及第二导电通孔138。第二导电线140延伸超过第二导电通孔138的侧壁。
[0039] 在一些实施例中，位于嵌置存储器区301a内的MRAM单元111可被包含在具有排列成行及列的多个MRAM单元的阵列内。所述多个MRAM单元中的第一MRAM单元的第一侧壁间隙壁212及第二侧壁间隙壁210可具有不同的高度(例如，如图3中所示)，而所述多个MRAM单元中的第二MRAM单元的第一侧壁间隙壁212及第二侧壁间隙壁210可具有实质上相同的高度(例如，如图2中所示)。所述多个MRAM单元中的第一MRAM单元的高度差异归因于用于形成MRAM单元的选择性刻蚀工艺内的不规则性。
[0040] 图4到图11示出根据本揭露一些实施例的的形成包括嵌置存储器区及逻辑区的存储器装置的方法的剖视图400到1100，所述嵌置存储器区包括MRAM单元及MTJ。尽管参照一种方法阐述图4到图11中所示剖视图400到1100，然而应理解，图4到图11中所示的结构不限于所述方法，而是可单独作为与所述方法分开的结构。尽管图4到图11被阐述为一系列动作，然而应理解，这些动作不是限制性的，所述动作的次序可在其他实施例中进行更改，且所公开的方法也适用于其他结构。在其他实施例中，可整体地或部分地省略所示及/或所阐述的一些动作。
[0041] 如图4所示剖视图400中所示，在衬底101之上形成第一ILD层106。在嵌置存储器区301a中及逻辑区301b中在第一ILD层106内形成导电接触窗104(图1A/2/3)及内连线108。在一些实施例中，可通过镶嵌工艺形成导电接触窗104及内连线108。在内连线108及第一ILD层106之上形成介电层302。在一些实施例中，介电层302包括SiC(碳化硅)、氮化硅或类似物。在介电层302之上形成第一刻蚀停止层304。在一些实施例中，第一刻蚀停止层304包括富硅氧化物。
[0042] 在嵌置存储器区301a内，在内连线108之上形成MRAM单元111。MRAM单元111包括设置在环绕下部金属层114的扩散障壁112之上的下部电极116。MRAM单元111还包括上部电极124，上部电极124与下部电极116被磁性隧道结(MTJ)118分隔开。在一些实施例中，下部电极116及上部电极124可包括导电材料，例如氮化钛、氮化钽、钛、钽、钨或者前述材料中的一种或多种的组合。相对于穿过下部电极116的上表面的法线测量，MTJ 118的侧壁可以以除
90度以外的角度倾斜。尽管图4中示出MRAM单元111位于第一内连线108之上，然而应理解，在其他实施例中，MRAM单元111可位于后段工艺(back-end-of-the-line，BEOL)金属化堆叠内的其他位置处(例如，MRAM单元111可位于第二内连线与第三内连线之间、第三内连线与第四内连线之间等)。
90度以外的角度倾斜。尽管图4中示出MRAM单元111位于第一内连线108之上，然而应理解，在其他实施例中，MRAM单元111可位于后段工艺(back-end-of-the-line，BEOL)金属化堆叠内的其他位置处(例如，MRAM单元111可位于第二内连线与第三内连线之间、第三内连线与第四内连线之间等)。
[0043] 在嵌置存储器区301a内，沿下部电极116的外侧壁、MTJ 118的外侧壁及上部电极124的外侧壁形成第一侧壁间隙壁212。在嵌置存储器区301a及逻辑区301b内，在MRAM单元
111之上及第一刻蚀停止层304之上形成第二侧壁间隙壁层402。第一侧壁间隙壁212的最外侧壁被第二侧壁间隙壁层402的内侧壁环绕。在第二侧壁间隙壁层402之上形成第二ILD层
404。在一些实施例中，在逻辑区301b中在第二ILD层404之上形成介电保护层406。在一些实施例中，在嵌置存储器区301a中的部分第二ILD层404之上局部地形成介电保护层406。在一些实施例中，介电保护层406包括氮氧化硅(SiON)。介电保护层406用作CMP停止层，保护位于介电保护层406下面的第二ILD层404。在一些实施例中，执行CMP工艺直到介电保护层406的上表面，以移除存储器区301a中的任何过量材料(未示出)。
111之上及第一刻蚀停止层304之上形成第二侧壁间隙壁层402。第一侧壁间隙壁212的最外侧壁被第二侧壁间隙壁层402的内侧壁环绕。在第二侧壁间隙壁层402之上形成第二ILD层
404。在一些实施例中，在逻辑区301b中在第二ILD层404之上形成介电保护层406。在一些实施例中，在嵌置存储器区301a中的部分第二ILD层404之上局部地形成介电保护层406。在一些实施例中，介电保护层406包括氮氧化硅(SiON)。介电保护层406用作CMP停止层，保护位于介电保护层406下面的第二ILD层404。在一些实施例中，执行CMP工艺直到介电保护层406的上表面，以移除存储器区301a中的任何过量材料(未示出)。
[0044] 如图5所示剖视图500中所示，执行刻蚀工艺以刻蚀第二侧壁间隙壁层402、第二ILD层404及介电保护层406。在一些实施例中，可通过在第二ILD层404之上形成掩模层(未示出)且随后将第二ILD层404的未被遮罩的区域暴露于刻蚀剂502来执行所述刻蚀工艺。
[0045] 在一些实施例中，刻蚀工艺刻蚀第二ILD层404，从而暴露出位于MRAM单元111正上方的第二侧壁间隙壁层402的上表面。另外，刻蚀工艺刻蚀第二侧壁间隙壁层402、介电保护层406以及第一刻蚀停止层304的一部分。第二ILD层404的上表面及位于MRAM单元111正上方的第二侧壁间隙壁层402的上表面接触水平线。在第二侧壁间隙壁层402的上表面及第二ILD层404的上表面之上设置第三刻蚀停止层(未示出)。
[0046] 在一些实施例中，位于嵌置存储器区301a内的MRAM单元111可被包含在具有排列成行及列的多个MRAM单元的阵列内。介电保护层406的剩余物将形成在阵列中的每一组MRAM单元之间(未示出)。剩余物将形成在第二ILD层404内。
[0047] 如图6的剖视图600所示，在第二ILD层404、第二侧壁间隙壁层402及第一刻蚀停止层304之上形成第三ILD层602。在一些实施例中，执行回蚀工艺(etch back process)(未示出)以移除位于嵌置存储器区301a中的过量材料，从而形成第三ILD层602。在执行回蚀工艺之后，第三ILD层602从第二ILD层404的最顶表面到第三ILD层602的最顶表面具有范围为约350埃至约450埃的厚度，且从第一刻蚀停止层304的最顶表面到第三ILD层602的最顶表面具有范围为约1600埃至约1800埃的厚度。
[0048] 如图7的剖视图700所示，在第三ILD层602之上形成第二介电质702。在一些实施例中，第二介电质702可包括例如正硅酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)层。在第二介电质702之上形成第三介电质704。在一些实施例中，第三介电质704是包括氧化硅层的无氮抗反射层(nitrogen free anti-reflective layer)，所述氧化硅层具有范围为约150埃至约250埃的厚度。在第三介电质704之上形成掩模层(masking layer)314。在一些实施例中，掩模层314可包括氮化钛(TiN)层，所述氮化钛(TiN)层具有范围为约300埃至约400埃的厚度。掩模层314包括位于上部电极124正上方的界定第一开口708的第一组侧壁以及位于逻辑区301b中的内连线108正上方的界定第二开口710的第二组侧壁。位于掩模层314的上表面处的开口708及开口710具有第一宽度，遮罩层314中的开口708及开口710的最底点处的表面具有第二宽度，且所述第一宽度大于所述第二宽度。在遮罩层314及第三介电质
704之上形成第二掩模层706。第二掩模层706包括位于逻辑区301b中的内连线108正上方的界定第三开口712的第三组侧壁。
704之上形成第二掩模层706。第二掩模层706包括位于逻辑区301b中的内连线108正上方的界定第三开口712的第三组侧壁。
[0049] 在一些实施例中，第二掩模层706包括光刻胶掩模。在其他实施例中，第二掩模层706可包括硬掩模层(例如，包括氮化物层)。在一些实施例中，第二掩模层706可包括多层式硬掩模。举例来说，在一些实施例中，掩模层可包括具有上部层与下部层的双层式硬掩模。
在一些实施例中，下部层包括氮化钛(TiN)层且上部层包括TEOS。
在一些实施例中，下部层包括氮化钛(TiN)层且上部层包括TEOS。
[0050] 如图8的剖视图800所示，执行刻蚀工艺以刻蚀第二掩模层706、第三介电质704、第二介电质702、第三ILD层602、第一刻蚀停止层304及介电层302。所述刻蚀工艺形成开口802，以暴露出逻辑区301b中的内连线108的顶表面。在一些实施例中，可通过将第三介电质
704的未被遮罩区域、第二介电质702的未被遮罩区域、第三ILD层602的未被遮罩区域、第一刻蚀停止层304的未被遮罩区域及介电层302的未被遮罩区域暴露于刻蚀剂804来执行所述刻蚀工艺。
704的未被遮罩区域、第二介电质702的未被遮罩区域、第三ILD层602的未被遮罩区域、第一刻蚀停止层304的未被遮罩区域及介电层302的未被遮罩区域暴露于刻蚀剂804来执行所述刻蚀工艺。
[0051] 如图9的剖视图900中所示，执行刻蚀工艺以刻蚀第三介电质(图8所示704)、第二介电质(图8所示702)、第三ILD层(图8所示602)、第二ILD层(图8所示404)及第二侧壁间隙壁层(图8所示402)，并分别定义第三介电层312、第二介电层310、第三ILD层130、第二ILD层128及第二侧壁间隙壁210。在一些实施例中，第二介电层310可包括例如正硅酸四乙酯(TEOS)层。在一些实施例中，第三介电层312是例如包括氮化硅层的无氮抗反射层。所述刻蚀工艺在上部电极124正上方形成第一开口902，以暴露出上部电极124的顶表面、第一侧壁间隙壁212的顶表面及第二侧壁间隙壁210的顶表面。所述刻蚀工艺还在逻辑区301b中的内连线108正上方形成第二开口904。在一些实施例中，可通过将第三介电质704的未被遮罩区域、第二介电质702的未被遮罩区域、第三ILD层602的未被遮罩区域、第二ILD层404的未被遮罩区域及第二侧壁间隙壁层402的未被遮罩区域暴露于刻蚀剂906来执行所述刻蚀工艺。
[0052] 如图10的剖视图1000所示，利用导电材料填充第一开口902(图9)及第二开口904(图9)。随后，执行平坦化工艺(例如，CMP工艺)，以移除掩模层314上的导电材料的过量部分。所述平坦化工艺定义位于嵌置存储器区301a内的上部电极124正上方的上部内连线132，并定义位于逻辑区301b内的第二导电通孔306及第二内连线308。在一些实施例中，所述平坦化工艺可移除第二介电层310、第三介电层312及掩模层314。在其他实施例中，在所述平坦化工艺之后，第二介电层310、第三介电层312及掩模层314中的一个或多个可保留下来。
[0053] 在一些实施例中，上部内连线132沿着从第二侧壁间隙壁210的第一外边缘210a连续延伸到第二侧壁间隙壁210的第二外边缘210b的界面与上部电极124的上表面直接接触。在一些实施例中，所述界面是沿第二侧壁间隙壁210的上表面、第一侧壁间隙壁212的上表面及上部电极124的上表面延伸的实质上平坦的水平线。在一些实施例中，所述界面是沿位于不同高度处的第二侧壁间隙壁210的上表面、第一侧壁间隙壁212的上表面及上部电极
124的上表面延伸的多层级界面(multi-level interface)。在一些实施例中，第二导电通孔306可包括铜。第二内连线308形成在第二导电通孔306之上。在一些实施例中，上部内连线132、第二导电通孔306及第二内连线308可包括铜、铝或类似物。当从俯视图观察时，第一侧壁间隙壁212及第二侧壁间隙壁210可具有带有弯曲外表面的圆形形状。因此，根据剖视图识别第一外边缘210a与第二外边缘210b。
124的上表面延伸的多层级界面(multi-level interface)。在一些实施例中，第二导电通孔306可包括铜。第二内连线308形成在第二导电通孔306之上。在一些实施例中，上部内连线132、第二导电通孔306及第二内连线308可包括铜、铝或类似物。当从俯视图观察时，第一侧壁间隙壁212及第二侧壁间隙壁210可具有带有弯曲外表面的圆形形状。因此，根据剖视图识别第一外边缘210a与第二外边缘210b。
[0054] 如图11的剖视图1100所示，在嵌置存储器区301a及逻辑区301b之上形成第二刻蚀停止层330。在第二刻蚀停止层330之上形成第四ILD层136。在嵌置存储器区301a中的上部内连线132之上以及在逻辑区301b内的第二内连线308之上形成第二导电通孔138。在一些实施例中，第二导电通孔138可包括例如铜。在第二导电通孔138之上形成第二导电线140。在一些实施例中，第二导电线140可包括例如铜。第二导电线140延伸超过第二导电通孔138的侧壁。
[0055] 图12示出根据一些实施例的形成存储器装置的方法1200。尽管方法1200被示出及/或阐述为一系列动作或事件，然而应理解，所述方法不限于所示次序或动作。因此，在一些实施例中，可以与所示次序不同的次序施行所述动作及/或可同时施行所述动作。此外，在一些实施例中，可将所示动作或事件细分成多个动作或事件，所述多个动作或事件可分次单独施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所示动作或事件，且可包括其他未示出的动作或事件。
[0056] 在1202处，在衬底之上、第一层间介电(ILD)层内形成第一内连线。图4示出与动作1202的一些实施例对应的剖视图400。
[0057] 在1204处，在第一内连线之上、存储器阵列区内形成MRAM单元，所述MRAM单元包括设置在下部电极与上部电极之间的磁性隧道结(MTJ)。图4示出与动作1202的一些实施例对应的剖视图400。
[0058] 在1206处，在MRAM单元之上形成侧壁间隙壁层。图4示出与动作1206的一些实施例对应的剖视图400。
[0059] 在1208处，在侧壁间隙壁层之上形成第二ILD层。图4示出与动作1208的一些实施例对应的剖视图400。
[0060] 在1210处，在第二ILD层之上形成第三ILD层。图6示出与动作1210的一些实施例对应的剖视图600。
[0061] 在1212处，在第三ILD层之上形成介电层。图7示出与动作1212的一些实施例对应的剖视图700。
[0062] 在1214处，在上部电极正上方在第二ILD层、第三ILD层及介电层内形成开口。图9示出与动作1214的一些实施例对应的剖视图900。
[0063] 在1216处，在开口内形成第二内连线，所述内连线直接接触上部电极。图10示出与动作1216的一些实施例对应的剖视图1000。
[0064] 在1218处，在第二内连线之上、第四ILD层内形成导电通孔。图11示出与动作1218的一些实施例对应的剖视图1100。
[0065] 因此，在一些实施例中，本揭露涉及一种形成MRAM单元的方法，所述方法包括将内连线直接形成在所述MRAM单元的顶部电极的顶表面上。
[0066] 在一些实施例中，本揭露涉及一种存储器装置。所述存储器装置包括磁阻式随机存取存储器(MRAM)单元、侧壁间隙壁以及上部内连线。磁阻式随机存取存储器(MRAM)单元设置在衬底上。MRAM单元包括设置在下部电极与上部电极之间的磁性隧道结(MTJ)。侧壁间隙壁沿MRAM单元的相对侧壁排列。上部内连线沿从侧壁间隙壁的第一外边缘连续延伸到侧壁间隙壁的第二外边缘的界面直接接触上部电极的上表面。
[0067] 在上述存储器装置中，上部内连线直接接触所述上部电极的侧壁。
[0068] 在上述存储器装置中，侧壁间隙壁还包括第一侧壁间隙壁与第二侧壁间隙壁。第一侧壁间隙壁包括与上部电极的外侧壁直接接触的第一材料。第二侧壁间隙壁包括与第一侧壁间隙壁的外侧壁直接接触且在衬底之上延伸的第二材料，其中第一材料与第二材料不同。
[0069] 在上述存储器装置中，当从剖视图观察时，上部内连线的底表面是由从第一侧壁间隙壁的第一外边缘连续延伸到第一侧壁间隙壁的第二外边缘的界面所界定。
[0070] 在上述存储器装置中，第二侧壁间隙壁的第二高度大于第一侧壁间隙壁的第一高度。
[0071] 在上述存储器装置中，还包括第一层间介电层与第二层间介电层。第一层间介电层包括环绕磁阻式随机存取存储器单元及上部内连线的第一介电材料。第二层间介电层包括设置于第一层间介电层之上且环绕上部内连线的第二介电材料，其中第一介电材料是与第二介电材料不同的材料。
[0072] 在上述存储器装置中，还包括内连线，位于逻辑区内并设置在衬底之上，其中第二层间介电层环绕内连线，且其中第一层间介电层不位于逻辑区内。
[0073] 在上述存储器装置中，侧壁间隙壁具有第一侧壁与第二侧壁，第一侧壁接触第一层间介电层，第二侧壁与第一层间介电层被第二层间介电层侧向分隔开。
[0074] 在上述存储器装置中，还包括第一导电通孔与第一导电线。第一导电通孔设置在上部内连线之上。第一导电线设置在所述第一导电通孔之上，其中第一导电线延伸超过第一导电通孔的侧壁。
[0075] 在上述存储器装置中，第一导电通孔侧向排列在上部内连线的侧壁之间。
[0076] 在上述存储器装置中，上部内连线的底表面包括与上部电极的顶表面直接接触的铜，以及上部电极的顶表面包括钨。在一些其他实施例中，本揭露涉及一种集成电路。所述集成电路包括第一介电层、磁阻式随机存取存储器(MRAM)单元、第一侧壁间隙壁、第二侧壁间隙壁以及内连线。第一介电层设置在半导体衬底之上。MRAM单元设置在第一介电层之上。MRAM单元包括设置在底部电极与顶部电极之间的磁性隧道结(MTJ)。第一侧壁间隙壁，包括与顶部电极的最外侧壁接触的第一材料。第一侧壁间隙壁的底表面接触底部电极的上表面。第二侧壁间隙壁包括第二材料。第二材料的内侧壁接触第一侧壁间隙壁的最外侧壁。第二侧壁间隙壁的最底表面接触第一介电层的顶表面。第一材料与第二材料不同。内连线沿从所述第一侧壁间隙壁的第一最外边缘延伸到第一侧壁间隙壁的第二最外边缘的界面接触顶部电极的上表面。
[0077] 在上述集成电路中，当从剖视图观察时，内连线的底表面是由从第二侧壁间隙壁的第一最外边缘连续延伸到第二侧壁间隙壁的第二最外边缘的界面所界定。
[0078] 在上述集成电路中，第二侧壁间隙壁的第二高度大于第一侧壁间隙壁的第一高度。
[0079] 在上述集成电路中，还包括第一层间介电层与第二层间介电层。第一层间介电层包括与第二侧壁间隙壁的外侧壁、第二侧壁间隙壁的上表面及内连线的侧壁直接接触的第三材料。第二层间介电层包括与内连线的侧壁、第一层间介电层的外侧壁、第二侧壁间隙壁的外侧壁及第一介电层的顶表面直接接触的第四材料。第三材料与第四材料不同。
[0080] 在上述集成电路中，还包括第一导电通孔与第一导电线。第一导电通孔设置在内连线之上，其中第一导电通孔在侧向上在内连线的侧壁内延伸。第一导电线设置在第一导电通孔之上，其中第一导电线在侧向上延伸超过第一导电通孔的侧壁。
[0081] 在又一些其他实施例中，本揭露涉及一种制造存储器装置的方法。所述方法包括：在位于存储器阵列区中的磁阻式随机存取存储器(MRAM)单元周围形成侧壁间隙壁，所述MRAM单元包括设置在下部电极与上部电极之间的磁性隧道结(MTJ)；在侧壁间隙壁之上形成第一层间介电(ILD)层；在第一ILD层之上形成第二ILD层；在第二ILD层之上形成介电层；
执行第一刻蚀工艺以在上部电极正上方定义孔，第一刻蚀工艺移除第一ILD层的一部分、第二ILD层的一部分、介电层的一部分及侧壁间隙壁的一部分；在所述孔内形成内连线，内连线沿从所述侧壁间隙壁的第一外边缘连续延伸到所述侧壁间隙壁的第二外边缘的界面直接接触上部电极。
执行第一刻蚀工艺以在上部电极正上方定义孔，第一刻蚀工艺移除第一ILD层的一部分、第二ILD层的一部分、介电层的一部分及侧壁间隙壁的一部分；在所述孔内形成内连线，内连线沿从所述侧壁间隙壁的第一外边缘连续延伸到所述侧壁间隙壁的第二外边缘的界面直接接触上部电极。
[0082] 在上述制造存储器装置的方法中，侧壁间隙壁还包括第一侧壁间隙壁与第二侧壁间隙壁。第一侧壁间隙壁包括与上部电极的外侧壁直接接触的第一材料。第二侧壁间隙壁包括与第一侧壁间隙壁的外侧壁直接接触的第二材料，其中第一材料与第二材料不同。其中第一刻蚀工艺对第一侧壁间隙壁的刻蚀多于对第二侧壁间隙壁的刻蚀，以使得第二侧壁间隙壁的高度大于第一侧壁间隙壁的高度。
[0083] 在上述制造存储器装置的方法中，从剖视图角度来看，界面从第一侧壁间隙壁的第一外边缘连续延伸到第一侧壁间隙壁的第二外边缘。
[0084] 在上述制造存储器装置的方法中，还包括在逻辑区内形成第二内连线，其中第二层间介电层设置在第二内连线之上，且第一层间介电层不位于逻辑区内。在第二内连线之上形成第一导电通孔。以及在第一导电通孔之上形成第一导电线，其中第一导电线延伸超过第一导电通孔的侧壁。
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