包括应力诱导层的半导体器件及其形成方法
阅读：853发布：2020-05-14
专利汇可以提供包括应力诱导层的半导体器件及其形成方法专利检索，专利查询，专利分析的服务。并且一种 半导体 器件包括：设置在衬底上的第一 电极 ；在第一电极上的 磁隧道结 (MTJ)；在MTJ上的 覆盖 层 ；在覆盖层上的应 力 诱导层；以及在 应力 诱导层上的第二电极。应力诱导层可以具有张应力。，下面是包括应力诱导层的半导体器件及其形成方法专利的具体信息内容。
1.一种半导体器件，包括：
在衬底上的第一电极；
在所述第一电极上的磁隧道结(MTJ)；
在所述磁隧道结上的覆盖层；
在所述覆盖层上的应力诱导层，所述应力诱导层具有张应力；以及
在所述应力诱导层上的第二电极。
2.根据权利要求1所述的半导体器件，其中所述第二电极的侧表面、所述应力诱导层的侧表面、所述覆盖层的侧表面和所述磁隧道结的侧表面基本上彼此共平面。
3.根据权利要求1所述的半导体器件，其中所述应力诱导层在所述覆盖层和所述第二电极之间。
4.根据权利要求3所述的半导体器件，其中所述应力诱导层与所述覆盖层和所述第二电极直接接触。
5.根据权利要求1所述的半导体器件，其中所述应力诱导层的厚度小于所述第二电极的厚度。
6.根据权利要求1所述的半导体器件，其中所述应力诱导层的厚度大于所述覆盖层的厚度。
7.根据权利要求1所述的半导体器件，其中所述应力诱导层包括金属氮化物。
8.根据权利要求1所述的半导体器件，其中所述应力诱导层包括钛氮化物。
9.根据权利要求1所述的半导体器件，其中所述应力诱导层的厚度在4nm至10nm之间。
10.根据权利要求1所述的半导体器件，其中所述应力诱导层具有5g/cm3至15g/cm3的密度。
11.根据权利要求1所述的半导体器件，其中所述应力诱导层具有450Ω/□至600Ω/□的薄层电阻。
12.根据权利要求1所述的半导体器件，其中所述应力诱导层具有1GPa至4GPa的张应力。
13.根据权利要求1所述的半导体器件，其中所述覆盖层包括钌氧化物、镁氧化物、钒氧化物、钨氧化物、钽氧化物、铪氧化物、钼氧化物、其子组合或其组合。
14.根据权利要求1所述的半导体器件，其中所述第二电极包括钛氮化物、钽氮化物、钨氮化物、其子组合或其组合。
15.一种半导体器件，包括：
在衬底上的下互连线；
在所述下互连线上的上互连线，使得所述上互连线在所述下互连线之上延伸并跨过所述下互连线；
在所述下互连线和所述上互连线之间的磁隧道结(MTJ)；
在所述下互连线和所述磁隧道结之间的第一电极；
在所述磁隧道结和所述上互连线之间的覆盖层；
在所述覆盖层和所述上互连线之间的应力诱导层，所述应力诱导层具有张应力；以及在所述应力诱导层和所述上互连线之间的第二电极。
16.根据权利要求15所述的半导体器件，其中
所述覆盖层包括电介质层，并且
所述应力诱导层包括导电层。
17.根据权利要求15所述的半导体器件，其中所述第二电极的侧表面、所述应力诱导层的侧表面、所述覆盖层的侧表面和所述磁隧道结的侧表面基本上彼此共平面。
18.根据权利要求15所述的半导体器件，其中
所述应力诱导层包括具有4nm至10nm的厚度的钛氮化物，
所述应力诱导层具有1GPa至4GPa的张应力。
19.根据权利要求15所述的半导体器件，还包括：
开关元件，在所述下互连线和所述第一电极之间或在所述上互连线和所述第二电极之间。
20.一种半导体器件，包括：
在衬底上的第一电极；
在所述第一电极上的磁隧道结(MTJ)；
在所述磁隧道结上的覆盖层，所述覆盖层包括金属氧化物；
在所述覆盖层上的应力诱导层，所述应力诱导层包括具有张应力和4nm至10nm的厚度的钛氮化物层；以及
在所述应力诱导层上的第二电极，所述第二电极包括具有比所述应力诱导层的厚度大的厚度的钛氮化物层，
其中所述第二电极的侧表面、所述应力诱导层的侧表面、所述覆盖层的侧表面和所述磁隧道结的侧表面基本上彼此共平面。
21.一种形成半导体器件的方法，该方法包括：
在衬底上形成第一电极层；
在所述第一电极层上形成磁隧道结(MTJ)；
在所述磁隧道结上形成覆盖层；
在所述覆盖层上形成应力诱导层，所述应力诱导层具有张应力；
将所述应力诱导层和所述磁隧道结退火；
在所述应力诱导层上形成第二电极层；以及
图案化所述第二电极层、所述应力诱导层、所述覆盖层、所述磁隧道结和所述第一电极层。
22.根据权利要求21所述的方法，其中在形成所述第二电极层之前执行所述应力诱导层和所述磁隧道结的退火。
23.根据权利要求21所述的方法，其中所述应力诱导层和所述磁隧道结的退火包括在
350℃至400℃的温度在真空气氛或低压气氛中将所述应力诱导层和所述磁隧道结退火50分钟至70分钟。
24.根据权利要求21所述的方法，其中所述应力诱导层与所述覆盖层的顶表面直接接触。
25.根据权利要求21所述的方法，其中所述应力诱导层的厚度小于所述第二电极层的厚度并大于所述覆盖层的厚度。
包括应力诱导层的半导体器件及其形成方法
技术领域
[0001] 示例实施方式涉及具有一个或更多个应力诱导层的半导体器件以及形成该半导体器件的方法。
背景技术
[0002] 已经对半导体存储器件进行了研究，半导体存储器件有利于提高集成密度和高速操作。随着对这些半导体存储器件的需求，已经提出利用关于磁性材料的极性变化的电阻变化的磁致电阻随机存取存储器(MRAM)。MRAM遇到各种困难，诸如矫顽力(Hc)误差和/或保持失败位(retention failure bit)的增加。发明内容
[0003] 本发明构思的一些示例实施方式涉及提供能够改善电性能的半导体器件以及形成该半导体器件的方法。
[0004] 根据一些示例实施方式，一种半导体器件可以包括在衬底上的第一电极、在第一电极上的磁隧道结(MTJ)、在MTJ上的覆盖层、在覆盖层上的应力诱导层以及在应力诱导层上的第二电极。应力诱导层可以具有张应力。
[0005] 根据一些示例实施方式，一种半导体器件可以包括：在衬底上的下互连线；在下互连线上的上互连线，使得上互连线在下互连线之上延伸并跨过下互连线；磁隧道结(MTJ)，在下互连线和上互连线之间；第一电极，在下互连线和MTJ之间；在MTJ和上互连线之间的覆盖层；在覆盖层和上互连线之间的应力诱导层；以及在应力诱导层和上互连线之间的第二电极。应力诱导层可以具有张应力。
[0006] 根据一些示例实施方式，一种半导体器件可以包括：在衬底上的第一电极；在第一电极上的磁隧道结(MTJ)；在MTJ上的覆盖层；在覆盖层上的应力诱导层；以及在应力诱导层上的第二电极。覆盖层可以包括金属氧化物。应力诱导层可以包括具有张应力和约4nm至约10nm的厚度的钛氮化物层。第二电极可以包括具有比应力诱导层的厚度大的厚度的钛氮化物层。第二电极的侧表面、应力诱导层的侧表面、覆盖层的侧表面和MTJ的侧表面可以基本上彼此共平面。
[0007] 根据一些示例实施方式，一种形成半导体器件的方法可以包括：在衬底上形成第一电极层；在第一电极层上形成磁隧道结(MTJ)；在MTJ上形成覆盖层；在覆盖层上形成应力诱导层，该应力诱导层具有张应力；退火应力诱导层和MTJ；在应力诱导层上形成第二电极层；以及图案化第二电极层、应力诱导层、覆盖层、MTJ和第一电极层。附图说明
[0008] 图1是示出根据一些示例实施方式的半导体器件的剖视图。
[0009] 图2、图3、图4、图5、图6、图7、图8、图9、图10、图11和图12是示出根据一些示例实施方式的形成半导体器件的方法的剖视图。
[0010] 图13是示出根据一些示例实施方式的半导体器件的透视图。
[0011] 图14是示出根据一些示例实施方式的半导体器件的剖视图。
[0012] 图15是示出根据一些示例实施方式的半导体器件的透视图。
[0013] 图16是示出根据一些示例实施方式的半导体器件的剖视图。
具体实施方式
[0014] 图1是示出根据一些示例实施方式的半导体器件的剖视图。根据一些示例实施方式的半导体器件可以包括非易失性存储器件，诸如磁致电阻随机存取存储器(MRAM)或交叉点(X点)存储器。在一些示例实施方式中，半导体器件可以包括嵌入式MRAM(eMRAM)。在一些示例实施方式中，半导体器件可以包括垂直磁隧道结-自旋转移矩MRAM(pMTJ-STT-MRAM)。
[0015] 参照图1，根据一些示例实施方式的半导体器件可以包括衬底21、层间绝缘层38、下插塞51、第一电极53、磁隧道结(MTJ)57、覆盖层61、应力诱导层63、第二电极65、上绝缘层73和上互连线75。MTJ 57可以包括参考层54、隧道势垒层55和存储层56。
[0016] 在图1中，第一电极53在衬底21上，MTJ 57在第一电极53上，覆盖层61在MTJ 57上，应力诱导层63在覆盖层61上，第二电极65在应力诱导层63上。如这里所述的，“在”另一元件“上”的元件可以在另一元件之上或之下。另外，在另一元件上的元件可以“直接地”在另一元件上(例如，第一电极53可以直接在层间绝缘层38上)和/或可以“间接地”在另一元件上，使得一个或更多个插入的元件和/或空间使该元件与另一元件隔离而不直接接触(例如，第一电极53可以间接地在衬底21上，使得至少层间绝缘层38插设在第一电极53和衬底21之间)。第一电极53可以连接到下插塞51。如图1所示，第一电极53可以具有比下插塞51的宽度大的宽度。第一电极53可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、其子组合、或其组合。例如，第一电极53可以包括TiN层。MTJ 57可以设置在第一电极53上。参考层54和存储层56中的每个可以包括至少一个铁磁层，诸如钴铁硼(CoFeB)。隧道势垒层55可以包括金属氧化物，诸如镁氧化物(MgO)。覆盖层61可以覆盖MTJ 57。覆盖层61可以与MTJ 57的顶表面直接接触。覆盖层61可以包括电介质层，诸如钌氧化物(RuO)层。覆盖层61可以包括金属氧化物，诸如镁氧化物(MgO)、钌氧化物(RuO)、钒氧化物(VO)、钨氧化物(WO)、钽氧化物(TaO)、铪氧化物(HfO)、钼氧化物(MoO)、其子组合、或其组合。
[0017] 应力诱导层63可以覆盖覆盖层61。如图1所示，应力诱导层63可以插设在覆盖层61和第二电极65之间。如图1中还示出的，应力诱导层63的底表面可以与覆盖层61的顶表面直接接触。应力诱导层63的顶表面可以与第二电极65的底表面直接接触。如图1所示，应力诱导层63的厚度63t可以大于覆盖层61的厚度61t。如图1中还示出的，应力诱导层63的厚度63t可以小于第二电极65的厚度65t。
[0018] 应力诱导层63可以包括具有张应力的导电层，使得应力诱导层63具有张应力。应力诱导层63可以包括金属氮化物，诸如TiN、TaN、WN、其子组合、或其组合。在一些示例实施方式中，应力诱导层63可以是TiN层。应力诱导层63可以表现出约1GPa至约4GPa的张应力。3 3
应力诱导层63可具有约5g/cm至约15g/cm的密度。应力诱导层63可以具有约450Ω/□(欧姆/方块)至约600Ω/□的薄层电阻Rs。应力诱导层63可以具有约4nm至约60nm的厚度63t。
在一些示例实施方式中，应力诱导层63可以具有约4nm至约10nm的厚度63t。在一些示例实施方式中，应力诱导层63可以具有约5nm的厚度63t。
应力诱导层63可具有约5g/cm至约15g/cm的密度。应力诱导层63可以具有约450Ω/□(欧姆/方块)至约600Ω/□的薄层电阻Rs。应力诱导层63可以具有约4nm至约60nm的厚度63t。
在一些示例实施方式中，应力诱导层63可以具有约4nm至约10nm的厚度63t。在一些示例实施方式中，应力诱导层63可以具有约5nm的厚度63t。
[0020] 第二电极65可以覆盖应力诱导层63。第二电极65可以包括Ti、TiN、Ta、TaN、W、WN、其子组合、或其组合。例如，第二电极65可以包括TiN层。如图1所示，第二电极65的侧表面、应力诱导层63的侧表面、覆盖层61的侧表面、MTJ 57的侧表面和第一电极53的侧表面可以基本上彼此共平面(例如，在制造公差和/或材料公差内彼此共平面)。上互连线75可以设置在第二电极65上。上互连线75可以对应于位线或连接到位线。
[0021] 参考层54的磁极化可以被固定。由于通过第一电极53和第二电极65施加到MTJ 57的切换电流，可以改变存储层56的磁极化。当参考层54和存储层56具有平行的磁极化时，MTJ 57可以处于低电阻状态。当参考层54和存储层56具有反平行的磁极化时，MTJ 57可以处于高电阻状态。非易失性存储器件可以使用MTJ 57的自旋极化电流来实现。应力诱导层63可以用于改善MTJ 57的电性能，从而改善如图1所示的半导体器件的性能。
[0022] 图2至图12是示出根据一些示例实施方式的形成半导体器件的方法的剖视图。
[0023] 参照图2，开关元件31、下绝缘层37、层间绝缘层38、源极插塞41和源极线43可以形成在衬底21上。开关元件31可以包括有源区23、源极区和漏极区25、栅极电介质层26和栅电极29。栅电极29可以包括功函数导电层27和栅极导电层28。栅极间隔物33可以形成在栅电极29的侧表面上。栅极覆盖图案35可以形成在栅电极29上。
[0024] 在一些示例实施方式中，有源区23可以包括鳍式有源区。开关元件31可以是鳍式场效应晶体管(FinFET)。在一些示例实施方式中，开关元件31可以包括平面晶体管、凹陷沟道阵列晶体管(RCAT)、垂直晶体管、纳米线晶体管、多桥沟道(MBC)晶体管、三维(3D)晶体管、二极管、其子组合、或其组合。
[0025] 衬底21可以包括半导体衬底，诸如硅晶片或绝缘体上硅(SOI)晶片。有源区23可以被限定到衬底21的一个表面。在一些示例实施方式中，有源区23可以包括具有p型杂质的单晶硅层。源极区和漏极区25可以形成为与栅电极29的两侧相邻。源极区和漏极区25可以具有与有源区23的导电类型不同的导电类型。例如，源极区和漏极区25可以包括具有n型杂质的半导体层，其使用选择性外延生长(SEG)工艺形成。源极区和漏极区25的上端可以突出在比栅电极29的底表面高的水平处。
[0026] 栅电极29可以对应于字线。栅电极29可以包括金属、金属氮化物、金属硅化物、导电碳、多晶硅(poly-Si)、其子组合或其组合。在一些示例实施方式中，栅电极29可以对应于置换栅极。栅电极29可以覆盖有源区23的顶表面和侧表面。栅极电介质层26可以插设在栅电极29和有源区23之间。栅极电介质层26可以覆盖栅电极29的底表面和侧表面。栅极电介质层26可以包括硅氧化物、硅氮化物、硅氮氧化物、高k电介质材料、其子组合或其组合。
[0027] 栅极间隔物33可以覆盖栅电极29的侧表面和栅极覆盖图案35的侧表面。栅极间隔物33可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料、其子组合或其组合。栅极覆盖图案35可以在栅电极29上与栅电极29对准。栅极覆盖图案35可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料、其子组合或其组合。在一些示例实施方式中，栅极间隔物33和栅极覆盖图案35可以包括硅氮化物。
[0028] 下绝缘层37可以覆盖源极区和漏极区25。下绝缘层37的顶表面、栅极覆盖图案35的顶表面和栅极间隔物33的顶表面可以基本上彼此共平面(例如，在制造公差和/或材料公差内彼此共平面)。层间绝缘层38可以覆盖下绝缘层37、栅极覆盖图案35和栅极间隔物33。下绝缘层37和层间绝缘层38可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料、其子组合或其组合。
[0029] 源极插塞41可以穿过下绝缘层37形成并且连接到源极区和漏极区25中的相应一个。源极线43可以设置在层间绝缘层38中并且连接到源极插塞41。源极插塞41和源极线43可以包括金属、金属氮化物、金属硅化物、导电碳、多晶硅、其子组合或其组合。
[0030] 参照图3，下插塞51可以穿过层间绝缘层38和下绝缘层37形成，并且连接到源极区和漏极区25中的相应一个。下插塞51可以包括金属、金属氮化物、金属硅化物、导电碳、多晶硅、其子组合或其组合。层间绝缘层38的顶表面和下插塞51的顶表面可以暴露为基本上相同的平坦表面(例如，在制造公差和/或材料公差内的相同的平坦表面)。
[0031] 参照图4，第一电极层53L可以形成在衬底21上以覆盖层间绝缘层38。第一电极层53L的底表面可以与下插塞51直接接触。第一电极层53L可以包括Ti、TiN、Ta、TaN、W、WN、其子组合或其组合。例如，第一电极层53L可以包括TiN层。第一电极层53L可以覆盖衬底21的一个表面。
[0032] 参照图5，MTJ 57可以形成在第一电极层53L上。MTJ 57可以包括顺序堆叠的参考层54、隧道势垒层55和存储层56。在一些示例实施方式中，参考层54可以插设在第一电极层53L和存储层56之间。在一些示例实施方式中，存储层56可以插设在第一电极层53L和参考层54之间。
[0033] 参考层54可以包括至少一个铁磁层，诸如CoFeB层。参考层54可以包括籽晶层、被钉扎层、固定层、其子组合或其组合。在一些示例实施方式中，参考层54可以包括至少一种合成反铁磁(SAF)结构。SAF结构可以包括两个磁性层和插设在这两个磁性层之间的间隔层。例如，SAF可以包括顺序堆叠的CoFeB层、Ru层和CoFe层。
[0034] 隧道势垒层55可以形成在参考层54和存储层56之间。隧道势垒层55可以包括金属氧化物，诸如镁氧化物(MgO)、钌氧化物(RuO)、钒氧化物(VO)、钨氧化物(WO)、钽氧化物(TaO)、铪氧化物(HfO)、钼氧化物(MoO)、其子组合或其组合。例如，隧道势垒层55可以是MgO层。存储层56可以包括至少一个铁磁层，诸如CoFeB层。存储层56可以包括自由层。存储层56可以包括至少一个SAF结构。SAF结构可以包括两个磁性层和插设在这两个磁性层之间的间隔层。
[0035] 参照图6，覆盖层61可以形成在MTJ 57上以覆盖MTJ 57。覆盖层61可以包括金属氧化物，诸如RuO、MgO、VO、WO、TaO、HfO、MoO、其子组合、或其组合。例如，覆盖层61可以是RuO层。
[0036] 参照图7，应力诱导层63可以形成在覆盖层61上。应力诱导层63可以与覆盖层61的顶表面直接接触。应力诱导层63可以表现出张应力。在一些示例实施方式中，应力诱导层63的厚度63t可以大于覆盖层61的厚度61t。应力诱导层63可以使用物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、循环CVD工艺、其子组合或者其组合形成。例如，应力诱导层63可以使用PVD工艺形成。应力诱导层63可以包括金属氮化物，诸如TiN、TaN、WN、其子组合、或其组合。
[0037] 在一些示例实施方式中，应力诱导层63可以是TiN层。应力诱导层63可以具有约4nm至约60nm的厚度63t。应力诱导层63可以具有约5g/cm3至约15g/cm3的密度。应力诱导层
63的密度可以通过使用X射线反射计(XRR)来测量。应力诱导层63可以表现出约1GPa至约
4GPa的张应力。应力诱导层63可以具有约450Ω/□至约600Ω/□的薄层电阻Rs。在一些示例实施方式中，应力诱导层63可以具有约4nm至约10nm的厚度63t。在一些示例实施方式中，应力诱导层63可以具有约5nm的厚度63t。
63的密度可以通过使用X射线反射计(XRR)来测量。应力诱导层63可以表现出约1GPa至约
4GPa的张应力。应力诱导层63可以具有约450Ω/□至约600Ω/□的薄层电阻Rs。在一些示例实施方式中，应力诱导层63可以具有约4nm至约10nm的厚度63t。在一些示例实施方式中，应力诱导层63可以具有约5nm的厚度63t。
[0038] 参照图8，在形成应力诱导层63之后，可以执行使MTJ 57结晶的退火工艺。退火工艺可以在真空气氛或低压气氛中在约350℃至约400℃的温度进行约50至约70分钟。例如，使MTJ 57结晶的退火工艺可以包括在真空气氛或低压气氛中在约375℃的温度将具有应力诱导层63和MTJ 57的衬底21退火约1小时。
[0039] 参照图9，在执行使MTJ 57结晶的退火工艺之后，第二电极层65L可以形成在应力诱导层63上。重申地，可以在形成第二电极层65L之前执行应力诱导层63和MTJ 57的退火。第二电极层65L可以包括Ti、TiN、Ta、TaN、W、WN、其子组合或其组合。例如，第二电极层65L可以包括TiN层。第二电极层65L可以覆盖应力诱导层63。应力诱导层63的厚度63t可以小于第二电极层65L的厚度65Lt并大于覆盖层61的厚度61t。
[0040] 参照图10，掩模图案72可以形成在第二电极层65L上。掩模图案72可以包括光致抗蚀剂图案、硬掩模图案、其子组合或其组合。
[0041] 参照图11，第二电极层65L、应力诱导层63、覆盖层61、MTJ 57和第一电极层53L可以被图案化以形成多个第一电极53和多个第二电极65。应力诱导层63、覆盖层61和MTJ 57可以保持在多个第一电极53和多个第二电极65之间。掩模图案72可以被去除。在图案化工艺期间，多个第二电极65可以用作硬掩模。尽管多个第二电极65也会在图案化工艺期间被部分地蚀刻并具有减小的厚度，但是为了简洁将省略其描述。
[0042] 参照图12，可以形成上绝缘层73和上互连线75。上绝缘层73可以覆盖层间绝缘层38并填充多个第一电极53之间的空间和多个第二电极65之间的空间。上绝缘层73的顶表面和多个第二电极65的顶表面可以基本上彼此共平面(例如，在制造公差和/或材料公差内彼此共平面)。上绝缘层73可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料、其子组合或其组合。上互连线75可以形成在上绝缘层73和多个第二电极65上。上互连线75可以包括金属、金属氮化物、金属硅化物、导电碳、其子组合或其组合。
[0043] 在实验示例中，应力诱导层63可以形成为约4nm至约10nm的厚度63t(例如，具有约5nm的厚度的TiN层)。为了使MTJ 57结晶，应力诱导层63和MTJ 57可以在真空室中在约375℃的温度下退火约1小时。应力诱导层63可以表现出约1GPa至约4GPa的张应力。应力诱导层
63可以具有约5g/cm3至约15g/cm3的密度。应力诱导层63可以具有约450Ω/□至约600Ω/□的薄层电阻Rs。具有应力诱导层63和MTJ 57的半导体器件可以具有优异的电性能。例如，在具有应力诱导层63和MTJ 57的半导体器件中，平坦板的矫顽力Hc可以增加约20％，图案单元的矫顽力可以增加约15％，可以改善切换电流Isw，可以减少保持失败位，并可以增加寿命。
63可以具有约5g/cm3至约15g/cm3的密度。应力诱导层63可以具有约450Ω/□至约600Ω/□的薄层电阻Rs。具有应力诱导层63和MTJ 57的半导体器件可以具有优异的电性能。例如，在具有应力诱导层63和MTJ 57的半导体器件中，平坦板的矫顽力Hc可以增加约20％，图案单元的矫顽力可以增加约15％，可以改善切换电流Isw，可以减少保持失败位，并可以增加寿命。
[0044] 图13是示出根据一些示例实施方式的半导体器件的透视图，图14是图13的半导体器件的剖视图。
[0045] 参照图13和图14，根据一些示例实施方式的半导体器件可以包括衬底21、层间绝缘层138、多个下互连线142、第一绝缘层182、第二绝缘层184、多个中间互连线185、第三绝缘层186和多个上互连线189。层间绝缘层138可以覆盖衬底21。多个下互连线142可以二维地布置为在层间绝缘层138上彼此平行。多个中间互连线185可以二维地布置为彼此平行并跨过多个下互连线142且在多个下互连线142之上延伸。多个上互连线189可以二维地布置为彼此平行并跨过多个中间互连线185且在多个中间互连线185之上延伸。
[0046] 如图14所示，下开关电极143、开关元件146、上开关电极148、第一电极153、MTJ 157、覆盖层161、应力诱导层163和第二电极165可以顺序地堆叠在多个下互连线142和多个中间互连线185之间的交叉点以及多个中间互连线185和多个上互连线189之间的交叉点中的每个上。开关元件146可以包括第一半导体层144和第二半导体层145。MTJ 157可以包括参考层154、隧道势垒层155和存储层156。
[0047] 下开关电极143可以形成在多个下互连线142和开关元件146之间以及在多个中间互连线185和开关元件146之间。如图14所示，开关元件146可以在下互连线142和第一电极153之间或者在中间互连线185和第二电极165之间。开关元件146可以通过下开关电极143连接到多个下互连线142或多个中间互连线185。开关元件146可以包括二极管。在一些示例实施方式中，第一半导体层144可以包括p型半导体层，第二半导体层145可以包括n型半导体层。上开关电极148可以形成在开关元件146和第一电极153之间。
[0048] 多个下互连线142、下开关电极143、上开关电极148、多个中间互连线185和多个上互连线189中的每个可以包括金属、金属氮化物、金属硅化物、多晶硅、导电碳、其子组合或其组合。层间绝缘层138、第一绝缘层182、第二绝缘层184和第三绝缘层186中的每个可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料、其子组合、或其组合。第一电极153、MTJ 157、覆盖层161、应力诱导层163和第二电极165可以与参照图1至图12描述的那些类似。例如，应力诱导层163可以包括钛氮化物。在一些示例实施方式中，应力诱导层163和第二电极165可以每个包括单独的钛氮化物层。应力诱导层163可以具有约4nm至约10nm的厚度。应力诱导层可以具有约1GPa至约4GPa的张应力。覆盖层161可以包括电介质层，并且应力诱导层163可以包括导电层。第二电极165可以连接到多个中间互连线185或多个上互连线189。
[0049] 在一些示例实施方式中，半导体器件可以包括：在衬底21上的下互连线142；在下互连线142上的中间互连线185(其可以被称为上互连线)，使得中间互连线185跨过下互连线142(例如，在下互连线142之上延伸并跨过下互连线142)；在下互连线142和中间互连线185之间的MTJ 157；在下互连线142和MTJ 157之间的第一电极153；在MTJ 157和中间互连线185之间的覆盖层161；在覆盖层161和中间互连线185之间的应力诱导层163；以及在应力诱导层163和中间互连线185之间的第二电极165。
[0050] 如图14所示，第二电极165的侧表面、应力诱导层163的侧表面、覆盖层161的侧表面、MTJ 157的侧表面以及第一电极153的侧表面可以基本上彼此共平面(例如，在制造公差和/或材料公差内彼此共平面)。
[0051] 在一些示例实施方式中，下开关电极143、开关元件146和上开关电极148可以设置在第二电极165和多个中间互连线185之间或者在第二电极165和多个上互连线189之间。
[0052] 在一些示例实施方式中，多个下互连线142和多个上互连线189可以对应于多个位线，并且多个中间互连线185可以对应于多个字线。多个下互连线142和多个上互连线189可以对应于多个字线，并且多个中间互连线185可以对应于多个位线。多个中间互连线185可以被解释为多个下互连线或多个上互连线。
[0053] 图15是示出根据一些示例实施方式的半导体器件的透视图，图16是示出图15的半导体器件的剖视图。
[0054] 参照图15和图16，根据一些示例实施方式的半导体器件可以包括衬底21、层间绝缘层138、多个下互连线142、第一绝缘层182、第二绝缘层184、多个中间互连线185、第三绝缘层186和多个上互连线189。
[0055] 如图16所示，第一电极153、MTJ 157、覆盖层161、应力诱导层163和第二电极165可以顺序地堆叠在多个下互连线142和多个中间互连线185之间的交叉点以及在多个中间互连线185和多个上互连线189之间的交叉点中的每个上。第一电极153可以与多个下互连线142或多个中间互连线185直接接触。第一电极153、MTJ 157、覆盖层161、应力诱导层163和第二电极165可以与参照图1至图14描述的那些类似。
[0056] 根据本发明构思的一些示例实施方式，具有电介质层的覆盖层可以形成在MTJ上。具有张应力的应力诱导层可以形成在覆盖层上。可以进行用于使MTJ结晶的退火工艺。MTJ的电特性可以被显著地改善。可以实现具有优异电性能的半导体器件。
[0057] 尽管已经参照附图描述了本发明构思的实施方式，但是本领域技术人员应当理解，可以进行各种修改，而没有脱离本发明构思的范围并且没有改变其实质特征。因此，上述实施方式应当被认为仅是描述性的，而不是为了限制的目的。
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