技术领域
[0001] 本公开涉及谐振变换器。更特别地，本公开涉及用于驱动谐振变换器中的同步
整流器的技术。
背景技术
[0002]
服务器和
数据中心领域的功率分配正在经历连续的演进。这些
电子设备的连续发展要求对其供电，以便最小化在递送相同功率时所需要的功率的
电压变换器的效率的最大化，从而限制它们被安装在其中的环境中的热耗散并且从而限制对应冷却设备使用的功率。
[0003] 存在各种电压分配系统，其由市电电压供电并且将其变换成低至处理器所需要的电压VCPU的各种电压电平。当前，市电电压被变换成分配在市电电源总线上的第一电压，其然后被变换成分配在中间总线上的更低的第二电压(通常为12V)，并且最后被变换成用于处理器的供电的电压VCPU。为了优化处理器上游的系统的效率，市电电源总线的电压是48V。
[0004] 然而，一些应用要求电压从Vin＝48V到Vout＝1.2V的直接变换，而不通过针对用于供应CPU和DDR(双
数据速率)
存储器的12-V总线的中间变换。
[0005] 取而代之，其他应用要求在Vin＝54V与Vout＝12V之间的直接变换。
发明内容
[0006] 在先前给出的场景中，因此存在需要一种用于驱动同步整流器的技术，其将实现效率的改进以及对
电磁干扰的减小。
[0007] 这可以通过防止用于驱动谐振电压变换器的同步整流器的设备中出现
电流反向来实现。
[0008] 特别地，通过防止
二极管的导通，由于没有晶体管内的二极管所致的损失，因此获得效率的有效改进。
[0009] 一个或多个
实施例的目的是满足以上要求。
[0010] 一个或多个实施例由于具有所附
权利要求中给出的特性的方法而实现以上目的。
[0011] 本文中描述用于驱动谐振变换器的方法，谐振变换器包括：
[0012] 初级
开关电路，至少具有初级绕组和初级全桥开关级，初级全桥开关级被配置用于驱动初级绕组以及与初级绕组
串联的电感器，
[0013] 次级
谐振电路，具有
磁性耦合至初级绕组的次级绕组、并联电连接至次级绕组的谐振电容器、均连接在变换器的输出
端子与谐振电容器的相应端子之间的第一次级电感器和第二次级电感器，
[0014] 次级整流级，并联电连接至谐振电容器，具有均连接在谐振电容器的相应端子与接地之间的第一开关和第二开关，以及
[0015] 驱动模
块，被配置用于：在输入处接收启用
信号以及跨次级侧的开关测量的电压，驱动模块被配置用于生成用于控制次级侧的开关的
控制信号。
[0016] 方法包括循环地执行以下操作序列：
[0017] 接通初级开关级的低侧开关以及次级整流级的两个开关并且关断初级开关级的高侧开关；
[0018] 在固定的时间之后，关断低侧开关并且接通初级开关级的高侧开关；
[0019] 等待启用信号的上升沿；
[0020] 等待满足在次级侧的开关中流动的零电流条件；
[0021] 在关于启用信号的上升沿的可变延迟之后，通过向低电平发送控制信号来关断次级侧的第一开关，并且保持次级侧的第二开关接通；
[0022] 等待满足跨次级侧的第一开关的零电压条件；以及
[0023] 当跨次级侧的第一开关测量的电压下降至可变
阈值之下时，通过向高电平发送控制信号来将次级侧的第一开关再次接通；以及
[0024] 执行先前的操作，关于彼此反转初级开关级的高侧开关和低侧开关的
角色，并且关于彼此反转次级整流级的第一开关和第二开关的角色。
[0025] 一个或多个实施例可以涉及对应设备以及
计算机程序产品，计算机程序产品能够被加载到至少一个计算机设备的存储器中并且包括用于当产品在至少一个计算机上运行时执行上述方法的步骤的
软件代码部分。如本文中所使用的那样，对于这样的计算机程序产品的引用被理解为等同于对包含用于控制
计算机系统以便协调根据本发明的方法的实现的指令的计算机可读装置的引用。对“至少一个计算机设备”的引用意图强调本发明可以用模块和/或分布式形式来实现。
[0026] 权利要求形成本文中提供的一个或多个实施例的描述的组成部分。
附图说明
[0027] 现在参考附图仅作为非限制性示例来描述一个或多个实施例，在附图中：
[0028] 图1示出了谐振变换器；
[0029] 图2、图3、图4和图6示出了图1的变换器的操作的不同状态；
[0030] 图5示出了图4的操作状态下的等同电路；
[0031] 图7示出了图1的谐振电路的次级的支路；
[0032] 图8示出了谐振变换器的驱动模块的总图；
[0033] 图9是用于驱动谐振变换器的步骤的
流程图；
[0034] 图10和图11是在变换器中流动的主信号的时序图；
[0035] 图12示出了图10的时序图的放大细节；
[0036] 图13示出了ZCD(零电流检测)模块的步骤的流程图；
[0037] 图14示出了ZCD模块的可能实现；
[0038] 图15示出了图10的时序图的放大细节；
[0039] 图16、图17和图18示出了如何确定延迟的值的时序图；
[0040] 图19示出了图10的时序图的放大细节；
[0041] 图20示出了ZVS(
零电压开关)模块的步骤的流程图；以及
[0042] 图21示出了ZVS模块的可能实现。
具体实施方式
[0043] 以下描述中说明一个或多个具体细节，旨在提供对作为示例的各种实施例的深度理解。可以在没有这些具体细节中的一个或多个的状态下或者使用其他方法、组成、材料等来获得这些实施例。在其他状态下，没有详细表示或描述已知的结构、材料或操作，以免模糊实施例的一些方面。
[0044] 本描述的上下文中对“实施例”或“一个实施例”的引用旨在表示关于该示例描述的特定的配置、结构或特性被包括在至少一个实施例中。因此，可以存在于在本描述的一处或多处的诸如“在实施例中”或者“在一个实施例中”等短语不一定指代同一示例。另外，在一个或多个实施例中，可以按照任何适当的方式组合特定的配置、结构或特性。
[0045] 本文中所使用的附图标记简单地为了方便而提供，因此没有定义保护范围或示例的范围。
[0046] 本公开基于LLC变换器，但是也可以应用于其他类型的变换器。
[0047] 在各种实施例中，旨在获得全桥类型的绝缘谐振变换器中的同步整流器的驱动导通和关闭，以便防止电流反转。
[0048] 通过适配晶体管的一些接通和关断阈值，可以防止晶体管内的二极管接通(即导通)并且因此防止耗散功率。因此，保持这些二极管关闭实现了对损耗的消除以及变换器的效率的改进。
[0049] 本文中所描述的解决方案的应用范围是谐振变换器中实现的同步整流，其原理图在图1中表示。
[0050] 这一变换器的一般操作分为以下阶段：
[0051] 1.低侧(LS)停止阶段；
[0052] 2.通过在端子PHX上的对角线的电感器Lres的预充电；
[0053] 3.电感器Lres和电容器Cres的谐振；
[0054] 4.高侧(HS)停止阶段：
[0055] 5.在端子PHY上通过对角线的电感器Lres的预充电；
[0056] 6.电感器Lres和电容器Cres的谐振；
[0057] 7.新的LS停止阶段以及先前的阶段1到6的重复。
[0058] 图1的电路的操作是循环的，并且阶段4、5和6关于阶段1、2和3对称。
[0059] 从其中初级侧的高侧开关M2和M4接通并且次级侧的开关M5工作的状态开始，仅描述操作阶段1、2和3，其中初级侧的低侧开关M1和M3接通并且次级侧的第一开关M6工作。
[0060] 在阶段4、5和6，初级开关级的高侧开关M2、M4和低侧开关M1、M3的角色关于彼此反转，并且次级整流级的第一开关M6和第二开关M5的角色关于彼此反转。
[0061] 在所说明的实施例中，经由晶体管来获得开关M1-M6。比如，在附图中提出和图示的实施例中，通过以通/断(on/off)或开关(switching)模式使用的MOSFET(金属
氧化物
半导体场效应晶体管)来获得开关。在以下描述中，不同地使用术语“开关”和晶体管，只要晶体管在其作为开关的操作范围内工作。
[0062] 图2中表示变换器的操作的阶段1。
[0063] 在这一阶段1(LS停止阶段)，初级侧的低侧MOSFET开关M1和M2接通(即开关闭合并且启用电流通路)并且次级侧的两个MOSFET开关M5和M6也接通(即闭合)。
[0064] 在这种状态下(即M1、M3、M5和M6处于闭合状态)，在初级侧，有表示为Istop的非常小的恒定电流循环，其符号取决于操作循环的前一阶段，而在次级侧，电流主要通过MOSFET开关M5和M6被供应给负载。实际上，从初级侧到达次级侧的电流可忽略，其等于Istop·N，其中Istop≈0，其中N是变压比。
[0065] 在固定时间之后，阶段2(通过在端子PHX上的对角线的电感器Lres的预充电)开始，其中端子PHX上的对角线导通；即开关M3关断(使其变为开路)并且开关M4接通，如图3所示，并且
节点PHX变为电压Vin。
[0066] 电感器Lres中的电
流线性增加，并且作为在电感器Lres中流动的电流的增加N倍(即乘以变压比N)的副本的次级侧的电流也线性增加，并且添加至来自次级侧的MOSFET开关M5和M6的电流以形成要向负载施加的电流Iload。
[0067] 当次级侧上的电流等于负载的电流时，电路在次级侧上出于ZCD状态，即在第一MOSFET开关M6中循环的电流的过零状态。在这种状态下，开关M6中的电流为零，并且因此开关M6关断(即其变为开路)，并且在电感器Lres与电容器Cres之间的谐振的阶段3开始。
[0068] 图4中表示步骤3(电感器Lres和电容器Cres的谐振)。因此，在谐振阶段3，电路变为等同于图5中图示的电路。
[0069] 在谐振(阶段3)期间，初级侧的电感器Lres与次级侧的电容器Cres之间存在
能量交换，并且在节点PH1上生成
相位扰动(phase bump)。
[0070] 当相位扰动返回0V(其为ZVS状态)时，在次级侧，开关M6再次闭合。
[0071] 在固定时间之后，图6中表示的阶段4(HS停止阶段)开始，其中开关M1关断(即其如同开路)并且开关M2接通(即电路闭合，因此变为
短路)。在这种状态下，高侧MOSFET开关M2和M4接通，并且电流Istop开始在初级侧中循环：这一电流的绝对值等于阶段1的绝对值，但是符号为正。
[0072] 在此之后，循环在阶段4、5和6中对称地重复，其中次级侧的其他MOSFET开关M5在ZCD状态满足时关断并且在ZVS状态满足时接通。
[0073] 应当注意，在没有进入谐振变换器的操作的进一步细节及其定尺寸的前提下，在次级侧上，在通过MOSFET获得的开关M5和M6上执行同步整流，其中理想地，旨在在ZCD状态下(即在MOSFET开关中流动零电流的状态下)关闭每个开关，并且在ZVS状态下(即在MOSFET开关上的零电压的状态下)重新接通开关。
[0074] 这一行为是其中要求高的变换效率的所有应用中的
基础。实际上，在谐振变换器的次级侧上的同步整流器中，在ZCD状态下MOSFET开关的正确关断以及在ZVS状态下的正确接通使得能够防止整流器的MOSFET(即晶体管M5和M6)的本体漏极二极管接通，从而防止效率的极大损失。
[0075] 借助于图7的原理图来表示图1的谐振电路的次级支路，因此重要的是经由在输入处向其栅极端子发送的控制信号SW来执行功率MOSFET M*(其根据特定阶段可以是M6或M5)的正确接通和正确关断，从而在晶体管M*中，附图标记D*表示的本体漏极二极管从不导通，因此避免了功率变换中的损失。
[0076] 在方法的不同阶段，晶体管M*可以交替地是次级侧的第一晶体管M6或者第二晶体管M5。
[0077] 下面详细解释下文中列出的一些参数的引入如何能够提出一种执行开关M*的接通和关断，从而在所有状态下防止晶体管M*的本体漏极二极管D*的接通的系统，准确地是由于其是一种自适应类型的系统，其独立于工作条件(
温度、电流负载)和外部元素(电感、电容)以及寄生元件。
[0078] 附加参数是：
[0079] –与电流Is的生成器同步的信号START；
[0080] –自适应ZCD(零电流检测)模块ADAPTIVE ZCD；
[0081] –自适应ZVS(零电压开关)模块ADAPTIVE ZVS；以及
[0082] –逻辑模块LOG，其管理模块ADAPTIVE ZCD和ADAPTIVE ZVS与
驱动器DRIVER之间的事件的序列和通信，驱动器DRIVER生成控制信SW，控制信号SW被发送给栅极端子的输入用于驱动晶体管/开关M*。
[0083] 图8中表示实施例的总图。
[0084] 应当特别注意图8中表示的以下部分：
[0085] -信号START，其是与生成器电流Is的上升沿的开始同步的信号(信号Is例如在全桥应用中是三角信号)；
[0086] -与信号START同步的自适应ZCD模块，其使得能够获得ZCD状态(即ZCD模块的输出处的信号ZCD_out的生成)，其中晶体管M*的关断在没有二极管D*的导通的状态下出现并且因此仅在晶体管M*中流动的电流过零(0V)的状态下出现，以适应操作条件、外部元素和寄生负载；
[0087] -与信号START同步的自适应ZVS模块，其在适当的逻辑条件下使得能够获得ZVS状态(即在ZVS模块的输出处的信号ZVS_out的生成)，其中晶体管M*的接通在没有二极管D*的导通的状态下出现并且因此仅在电压Phase(在晶体管M*上测量的)过零(0V)的状态下出现，以适应操作条件、外部元素和寄生
电阻；
[0088] -逻辑模块LOG，其基于信号START、信号ZCD_out和ZVS_out、以及逻辑模块LOG与模块ADAPTIVE ZCD和ADAPTIVE ZVS之间的其他通信信号来确保正确的事件序列(如下文中将详细描述的那样)并且然后向驱动器DRIVER通信，这有效地驱动晶体管M*的栅极端子、关断和接通的准确时刻以防止晶体管M*内的二极管D*的导通。
[0089] 基于这一一般方案，图9的流程图中图示执行晶体管M*的关断和接通的逻辑流。
[0090] 在第一步骤10中，监测信号START从低电平“0”到高电平“1”的上升转变，并且只要出现这一状态，则控制进行到步骤12，从而等待用于关断晶体管M*的信号ZCD_out的到达。当信号ZCD_out到达时，控制进行到步骤14并且生成信号SW＝“0”，其在输入处被发送给晶体管M*的栅极端子。这一信号SW是用于驱动晶体管M*的信号。
[0091] 控制然后进行到步骤16，从而等到用于再次接通晶体管M*的信号ZVS_out的到达。当信号ZVS_out到达时，控制进行到步骤18，其中控制信号SW被带入高电平(“1”)，其例如可以对应于5V，并且然后在输入处被发送给晶体管M*的栅极端子。
[0092] 此时，监测信号START从高电平到低电平(即从“1”到“0”)的下降转变，这是其中晶体管M*保持接通(即其用作闭合开关)并且监测信号START的下一循环的开始的阶段，即信号START从低电平“0”到高电平“1”的下一上升转变，用于重复以上描述的图9的流程。
[0093] 特别地，高电平“1”可以对应于例如5V。
[0094] 在图9的流程图描述的步骤中，逻辑模块LOG中存在的有限状态机与模块ADAPTIVE ZCD和ADAPTIVE ZVS通信以确保正确的事件序列。特别地，主要必须验证：在ZVS事件之前，已经发生ZCD事件，并且同时，满足在晶体管M*的关断之后产生的相位扰动的整个一系列状态，以确保ZVS模块在其应当所在的相位扰动的区域操作。实际上，仅在满足步骤12的条件(信号ZCD_out到达)之后并且排它性地，控制进行到流程图的步骤16。
[0095] 图10表示可以被认为是系统的时钟的信号START、Phase、ZCD_out、ZVS_out以及信号START的两个一般循环中的SW的时序图。
[0096] 可以看出，在信号START的低到高转变(“0”→“1”)处，晶体管M*接通(即其对应于短路)，并且电压Phase的值等于Im1·Rdsonm1≈0。在这一步骤中，ZCD模块操作，必须发出用于关断晶体管M*的命令，其理想状态下必须在晶体管M*中的电流达到零“0”时出现。
[0097] ZCD模块寻找这一点，从而关于信号START的低到高转变(“0”→“1”)引入延迟Dzcd，这一延迟在开始处为零并且在循环增加之后循环直到获得ZCD状态，其中二极管D*没有导通。二极管D*没有导通的这一状态用晶体管M*关闭(信号SW从高到低的通道“1”→“0”)的时刻信号Phase的欠电压SM1的不存在来表示。
[0098] 在这种情形下，高电平“1”也可以对应于例如5V的电压电平。
[0099] 图10表示信号START的一般循环，其中尚未达到这一状态。在延迟Dzcd之后，信号ZCD_out从低电平变为高电平(“0”→“1”)：这是强加晶体管M*的关断的信号ZCD_out(即栅极端子的输入处的控制信号SW被设置为零——SW：“1”→“0”)，但是清楚地可见，因二极管D*的导通所致的欠电压SM2被保持。
[0100] 仅在晶体管M*中流动的电流Im1的反转之后(当电流Is变为大于电流Iload时获得的状态)，二极管D*将关闭，并且由于谐振而形成相位扰动。
[0101] 此时，逻辑模块LOG的有限状态机介入，其验证：
[0102] -相位扰动的形状；
[0103] -相位扰动的最大峰值；以及
[0104] -相位扰动的持续时间。
[0105] 经由这些数据并且一旦有限状态机确认已经出现ZCD事件，则ZVS模块反转。
[0106] ZVS模块的介入在理想状态下在相位扰动返回0V时随着晶体管M*的接通而出现。在相位扰动的下降部分，ZVS模块检测这一条件作为信号Phase的拦截点，阈值为Vth_zvs。
一旦信号Phase拦截到这一阈值，则信号ZVS_out从低电平变为高电平(“0”→“1”)，并且这确定将晶体管M*驱动为再次接通的信号(SW：“0”→“1”)，其在固定延迟Dzvs之后出现。
[0107] 开始处的这一阈值Vth_zvs近似为0V，并且在每个循环增加以预期晶体管M*再次接通的时刻，直到其在信号Phase通过0V时准确地出现。
[0108] 图10表示信号START的一般循环，其中这一状态尚未达到并且阈值Vth_zvs的值使得当晶体管M*再次接通时，二极管D*仍然实时地接通，如从在晶体管M*再次接通(SW：“0”→“1”)之前相位扰动上的欠电压SM2的形成可见。
[0109] 在图10中，可以看出，信号START的下降沿FE重置信号ZCD_out，并且将其发送给低电平(0V)，并且类似地，信号START的上升沿RE重置信号ZVS_out并且将其发送给低电平(0V)。
[0110] 因此，一旦晶体管M*再次接通，其保持在这一条件下直到信号START的下一上升沿RE，并且然后可以重复所描述的循环。
[0111] 在每个循环处，增加M*关断的延迟Dzcd并且也增加阈值Vth_zvs直到达到其中二极管D*没有接通的均衡状态。特别地，二极管D*在相位扰动的初始部分和最终部分都保持关断。
[0112] 当达到这一均衡状态时，其有效地表示：已经实现理想状态，从而在晶体管M*关断的时刻出现ZVD事件并且在晶体管M*再次接通的时刻出现ZVS事件。在这种状态下，因此在相位扰动的初始部分SM1和最终部分SM2中没有形成欠电压，可以参见图11。图11因此表示其中晶体管M*的二极管D*没有接通并且获得最大效率的均衡状态。
[0113] 二极管D*从不接通的状态与相位扰动的初始部分和最终部分中信号Phase的欠电压的消除一致。
[0114] 因此，自适应ZCD和ZVS模块的潜在构思包括紧接在晶体管M*关断之后观察相位扰动的初始部分中的欠电压SM1(关于ZCD)并且紧接在晶体管M*再次接通之前观察相位扰动的最终部分中的欠电压SM2(关于ZVS)。
[0115] 下面详细描述ZCD和ZVS模块如何在针对ZCD的相位扰动的初始部分以及针对ZVS的最终部分根据欠电压的这一监测来实现欠电压本身的模拟积分的过程以及两个模块如何根据这一处理来逐循环计算适当的延迟Dzcd和适当的阈值Vth_zvs以实现图11中描述和表示的均衡状态。
[0116] 下面详细描述自适应ZCD模块的操作。如先前已经描述的那样，这一ZCD模块关于信号START的上升沿RE引入延迟以将其理解为在信号START从低电平到高电平的转变(“0”→“1”)之后晶体管M*的关断的延迟。这一延迟在信号START的每个循环被处理，从零延迟开始直到实现表示ZCD状态的均衡状态，即其中晶体管M*在零电流下关断的状态，其关于图7在Is＝Iload时出现。
[0117] 考虑到被表示为n的信号START的第n循环，其中尚未达到ZCD状态，图12中示出了在这一循环中由自适应ZCD引入的延迟，其也表示低到高转变(“0”→“1”)的信号START、来自自适应ZCD模块的输出的信号ZCD_out、用于控制晶体管M*的关断的控制信号SW以及仅在晶体管M*的关断之前和之后的在其初始部分中的信号Phase。
[0118] 如从图12中可见，从信号START的上升沿RE，在自适应ZVD模块已经在n-1个在前循环中计算的延迟Dzcd(n)之后，信号ZCD_out变为高电平，并且晶体管M*通过向低电平(0V)发送信号SW(“1”→“0”)而被关断。
[0119] 此时，由于其中尚未达到Is＝Iload的状态，二极管D*接通并且节点Phase上的电压从值Im1·Rdsonm1≈0V变为大致为-0.7V的欠电压值(二极管的正向电压)。此时，自适应ZCD模块执行信号Phase的欠电压的积分，以便处理模块本身在信号START的下一(n+1)循环引入的延迟Dzcd(n+1)。
[0120] 这一延迟可以表示为：
[0121] Dzcd(n+1)＝Dzcd(n)+Δzcd(n)-δ (1)
[0122] 其中Δzcd(n)是用欠电压积分处理进行处理后的延迟的变化，并且δ是每个循环添加的小的推进。
[0123] 这一小的推进δ已经被引入以使处理为双向。实际上，另一方面，当剩余欠电压非常小和不充分而不足以接通二极管D*并且使得此时处理的延迟的变化近似等于δ时实现均衡状态，该延迟的变化可以称为Δzcdeq，但是同时，如果系统的条件变化，并且对于给定的均匀状态，不再产生欠电压，则借助于小的时间推进δ，系统可以回到更小的延迟值。
[0124] 显然，已经实现了保护，使得如果系统要在很大程度上改变其条件并且瞬时返回零延迟，则借助于重置功能将延迟立刻重置为初始条件。这通过分析在晶体管M*的关断之后初始部分中的相位扰动的上升拉伸的导数来进行，并且如果以上导数在某个极限以上，则将这一状态通信给逻辑LOG，逻辑LOG在重复相同条件的某个数目的连续循环之后向ZCD模块通信对于重置的需求。
[0125] 图13示出了关于自适应ZCD模块在信号START的每个循环执行的操作的流程图。
[0126] 在步骤100中，检查以验证来自ZCD模块的输出处的信号ZCDc_out是否为低电平(0V)。如果是，则在步骤102中监测信号START的上升沿RE的到达。在上升沿到达时，则控制进行到步骤104，在步骤104中，在等于Dzcd(n)的等待时间间隔之后，将来自ZCD模块的输出的信号ZCD_out变为高值，例如5V。当这一状态发生时，在步骤106，将要向晶体管M*的栅极发送的控制信号SW设置为低电平(SW＝0V)。在步骤108，ZCD模块处理延迟Dzcd(n+1)。在下一步骤110，针对每个循环存储延迟Dzcd(n+1)的值。在步骤112，监测信号START的下降沿FE的到达，并且如果其到达，则控制返回步骤100，在步骤100，将来自ZCD模块的输出的信号ZCD_out设置为低电平(SW＝0V)。此时，控制返回步骤100，其中检查以验证来自ZCD模块的输出的信号ZCDc_out是否为低电平(0V)。
[0127] 此时，清楚的是，自适应ZCD模块的中心部分如何是模拟回路，延迟的变化Δzcd和小的推进δ在每个循环被处理，以及这两个元素Δzcd和δ如何被加在一起并且存储以使要在下一循环引入的延迟Dzcd增加。
[0128] 图14中图示这一模拟回路的一般概念。
[0129] 为了理解这一回路如何生成延迟Dzcd，首先必须考虑，在向其栅极发送的控制信号SW从高电平变为低电平(“1”→“0”)时出现的晶体管M*的关断之后，通过对由于二极管D*的可能接通而生成的欠电压进行积分来处理。
[0130] 因此，首先，需要定义识别要在其间做出积分的时间间隔的积分窗口。
[0131] 根据对图14的观察，模块w_int_GEN识别在其间做出积分的时间间隔；模块w_int_GEN监测控制信号SW和信号Phase。当控制信号SW下降至被称为Vthm*off的固定阈值以下时(晶体管M*在其以下可以被认为关断)，模块w_int_GEN等待信号Phase返回1V以上。如果用W1表示的这一时间间隔短于预设的最大时间间隔Wmax，则将积分窗口定义为Wint＝W1；否则Wint＝Wmax。图15表示其中Wint＝Wmax的状态。
[0132] 在时间间隔Wint期间，信号w_int变为高电平(例如5V)并且其否定版本w_int_neg变为低电平(0V)。因此，在图14中，晶体管Mm1接通并且晶体管Mm2关断；因此，在时间间隔Wint期间，Vgs3＝Vgs4+Phase，并且因此生成电流信号I_int，其由晶体管Mm3的跨导被加权并且其方向取决于信号Phase的符号。特别地，负的信号Phase生成初始已经被预充电至适当的初始值V_start的电容C的放电。同时，在时间间隔Vint的结尾，使用极小的固定电流脉冲对同一电容C充电。
[0133] 因此在等于Wint的时间内在经由信号Phase的模拟积分获得的信号START的每个循环处生成了阈值Vth_int的变化。因此，在信号START的一般循环中，可以得到[0134]
[0135] 等式2的和中的第一项是由于信号Phase的积分所致，并且对于负的信号Phase，在信号START的每个循环产生电容C的放电。等式2的和中的第二项在信号START的每个循环产生电容C的固定充电，而在一个循环与下一循环之间，电容保持所达到的阈值值。
[0136] 这在图16中表示，其中阈值Vth_int(n-1)已经在n-1个在前循环中被处理，并且在第n循环期间，处理要在第(n+1)循环使用的阈值。
[0137] 在图16中，由于信号Phase而产生的变化用V1表示，而由于小的推进δ而产生的变化用V2表示。
[0138] 为了将这一阈值变换成延迟，首先，将其放大适当的负的增益-gm·R，使得能够获得新的阈值Vth_zcd，其是具有相对的符号的Vth_int的已放大版本。因此，存在等于下式的阈值Vth_zcd的增量对应于信号Phase的欠电压：
[0139]
[0140] 这在图17中表示。
[0141] 最后，将每个循环的阈值Vth_zcd与通常以恒定斜率增加的斜坡相比较，斜坡从用信号START的上升沿RE的时刻固定的值开始，并且在信号START的下降沿FE处被重置。
[0142] 根据图14很清楚，做出这一比较的比较器COMP_ZCD的输出是ZCD模块的
输出信号ZCD_out，其在某个延迟之后出现，该延迟越长，则阈值Vth_zcd实现的值越大，这取决于在前周期中信号Phase的积分，如以上所解释的那样。
[0143] 图18示出了经由阈值Vth_zcd与具有恒定斜率的斜坡的比较获得的延迟Dzcd的生成。
[0144] 在某个点P处，达到某个状态，从而信号Phase的欠电压的幅度和持续时间很小，使得阈值Vthzcd的正的变化由于小的电流脉冲δ而等于负的变化。对应于这一阈值的延迟的值是为了消除欠电压而没有二极管D*接通的值，并且延迟必须不能增加超过这一值以防止晶体管M*通过已经反转并且超高的电流被关断；换言之，已经实现了ZCD状态。
[0145] 由于获得这一延迟的方式，当系统的状态或者寄生或外部元素的状态变化时，这一延迟适合具有取决于用于获得其的模拟部件的频带并且取决于系统时钟的工作
频率(其是信号START)的速度的ZCD模块的新的均衡状态。
[0146] 自适应ZVS模块如先前所描述的那样作用于相位扰动的最终部分以确保晶体管M*紧接在ZVS事件发生时(即在MOSFET M*的漏极源极电压为零(Phase＝0V)时)再次接通。
[0147] 将晶体管M*再次接通的电路存在固有延迟，并且这一延迟具有在操作期间可以根据温度来变化的处理速度。另外，信号Phase在向下延伸方面的斜率取决于负载的状态，取决于寄生和外部元件，并且取决于温度，并且因此很难通过设置例如信号Phase的固定阈值超过晶体管M*再次接通的阈值来获得ZVS状态。
[0148] 实际上，如图19中所指出的那样，对于信号START的一般循环n，自适应ZVS模块实现可变阈值，其从接近0V的初始阈值开始并且增加，以便逐渐逼近晶体管M*再次接通的时刻，直到实现其中其在零电压接通而没有二极管D*的接通的条件；处理必须不再继续进行以防止晶体管过早接通，也就是在信号Phase达到0V电平之前。
[0149] 特别地，图19表示其中尚未实现ZVS状态的状态。实际上，在信号Phase跨过阈值Vthzvs之后，晶体管M*由于内部电流系统而在固定延迟df之后再次接通，但是信号Phase由于二极管D*的接通而存在欠电压。
[0150] 以针对ZCD处理描述的类似的方式的这一欠电压的积分将确定要在信号START的下一循环使用的阈值的增加，并且因此晶体管M*将事先再次接通，从而减小二极管D*的导通并且因此减小由此确定的欠电压。
[0151] 特别地，可知：
[0152] Vthzvs(n+1)＝Vthzvs(n)+Δvthzvs(n)-δvth(4)
[0153] 即，下一循环n+1的阈值等于当前循环的阈值，增加了由于信号Phase的欠电压的积分而产生的贡献Δvthzvs(n)，从其中减去小的固定阈值值δvth。
[0154] 图20表示ZVS模块在信号START的每个循环执行的逻辑流。
[0155] 特别地参考图20，ZVS模块的流程中存在ZVS模块ZVS ADAPTIVE与逻辑模块LOG之间的逻辑通信条件，其确保实现其中寻求ZVS状态的相位扰动的下降区域。以上条件对于确定ZVS积分窗口也很重要。至于其余部分，逻辑流非常类似于ZCD模块的逻辑流。
[0156] 在步骤202中，监测信号START的上升沿RE的到达。如果到达，则控制进行到步骤204，其中评估信号Phase的下降部分的逻辑条件。此时，控制并行执行步骤206和步骤208的活动。在步骤206，在延迟df之后评估条件Phase在步骤210，存储针对阈值Vthzvs(n+1)计算的值用于在下一循环使用。
[0157] 在步骤206或210的结尾，控制进行到步骤212，其中将信号SW的值变为高电平(例如5V)。
[0158] 在下一步骤214中，监测信号START的下降沿FE的到达。如果到达，则控制进行到步骤216，其中将ZVS模块的输出设置为低电平(0V)。
[0159] 在这些操作的结尾，控制返回步骤202，其中监测信号START的新的上升沿RE的到达。
[0160] ZVS模块的操作图(参见图21)也非常类似于图14的ZCD模块，主要区别在于，ZVS模块的阈值直接与信号Phase相比较以确定ZVS模块的输出信号而没有将其变换成延迟，并且明确地使用按照不同于ZCD模块的方式生成的ZVS模块的积分窗口。
[0161] 特别地，根据图21的观察，按照以下方式生成积分窗口：一旦逻辑模块LOG向ZVS模块发送满足状态的确认，从而实现相位扰动的下降部分(参见到模块w_int_GEN的输入处的信号Logic cond)，当信号Phase跨过作为在0V以上的几百毫伏的固定阈值Vth_int_start时，积分窗口被激活，并且仅在晶体管M*再次接通(即在SW>Vthonm1)时关闭。
[0162] 此时，信号Phase的欠电压的积分按照类似于针对ZCD模块所描述的方式发生。变化之处在于各个模拟块的增益参数的不同值，其在此以不同方式被校准从而产生阈值Vthzvs，其在图21中可见经由比较器COMP_ZVS与信号Phase直接比较，从而在输出处产生信号ZVS_out。
[0163] 当在这一点达到的阈值Vthzvs(称为Vthzvs_eq)充分高时，并且当晶体管M*再次接通的进展充分大时，实现了表示其中晶体管M*在Phase＝0V接通的状态的均衡状态，对于信号Phase在晶体管M*再次接通之前呈现的剩余欠电压的持续时间和幅度很小使得Δvthzvs_eq≈δvth。
[0164] 已经描述了自适应系统。实际上，如果条件变化，则系统进入新的均衡状态，其中接通阈值根据系统的新的条件而更低或更高。
[0165] 另外，在此，如果需要快速地将阈值变回初始值，或者如果与相位扰动的下降部分有关的逻辑条件没有出现，则还设想保护条件和阈值的重置。
[0166] 当然，在不偏离本发明的原理的状态下，构造和实施例的细节可以关于本文中仅作为示例描述和说明的内容极大地变化，而没有偏离所附权利要求中定义的本发明的范围。
