存储器结构
阅读：444发布：2024-02-10
专利汇可以提供存储器结构专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 存储器 结构。此种存储器结构包括一第一芯片。第一芯片具有一阵列区及一周边区。第一芯片包括一第一叠层及多个贯穿结构。第一叠层设置在周边区中。第一叠层包括交替叠层的多个导电层及多个绝缘层。贯穿结构分别包括一开口、一介电层及一通道材料。开口穿过第一叠层。介电层设置在开口的一 侧壁 上。通道材料设置在开口中，并 覆盖 介电层。，下面是存储器结构专利的具体信息内容。
1.一种存储器结构，包括：
一第一芯片，具有一阵列区及一周边区，该第一芯片包括：
一第一叠层，设置在该周边区中，该第一叠层包括交替叠层的多个导电层及多个绝缘层；以及
多个贯穿结构，分别包括：
一开口，穿过该第一叠层；
一介电层，设置在该开口的一侧壁上；及
一通道材料，设置在该开口中，并覆盖该介电层；以及
一字线译码器，设置在该周边区中，该字线译码器包括该第一叠层及这些贯穿结构。
2.根据权利要求1所述的存储器结构，其中该通道材料具有大于1微米的通道长度。
3.根据权利要求1所述的存储器结构，其中对应至这些贯穿结构中的一个贯穿结构的这些导电层是完全地或部分地耦接在一起。
4.根据权利要求1所述的存储器结构，其中对应至这些贯穿结构中的一个贯穿结构的这些导电层是未彼此耦接。
5.根据权利要求1所述的存储器结构，更包括：
至少一局部字线驱动器，分别包括：
这些贯穿结构中的一个贯穿结构；或
这些贯穿结构中并联连接的二或多个贯穿结构。
6.根据权利要求5所述的存储器结构，其中各该至少一局部字线驱动器耦接至一全局字线及一局部字线。
7.根据权利要求1所述的存储器结构，其中该第一芯片更包括：
一第二叠层，设置在该阵列区中，该第二叠层包括交替叠层的多个导电层及多个绝缘层；以及
多个串行，穿过该第二叠层；
其中存储单元的一三维阵列是由这些串行及该第二叠层的这些导电层的交点所定义。
8.根据权利要求7所述的存储器结构，其中这些贯穿结构具有一第一直径，这些串行具有一第二直径，该第一直径大于该第二直径。
9.根据权利要求1所述的存储器结构，更包括：
一第二芯片，耦接至该第一芯片，该第二芯片包括位线译码器、页缓冲区、状态机及周边电路中的至少一者。
存储器结构
技术领域
背景技术
[0002] 半导体元件正逐渐地变得更密集且更小。随着这股潮流，各种三维(3D)存储器结构被发展出来。三维存储器结构典型地包括位在阵列区中的存储单元的一三维阵列。然而，周边区中的元件及装置可能保有二维(2D)结构。
发明内容
[0003] 在本发明中，提供一种存储器结构，其中三维设计是应用至存储器结构的周边区。
[0004] 根据一些实施例，此种存储器结构包括一第一芯片。第一芯片具有一阵列区及一周边区。第一芯片包括一第一叠层及多个贯穿结构。第一叠层设置在周边区中。第一叠层包括交替叠层的多个导电层及多个绝缘层。贯穿结构分别包括一开口、一介电层及一通道材料。开口穿过第一叠层。介电层设置在开口的一侧壁上。通道材料设置在开口中，并覆盖介电层。
附图说明
[0006] 图1A～图1C为根据一实施例的存储器结构的示意图。
[0008] 图3为根据一实施例的贯穿结构的示意图。
[0009] 图4为根据一实施例的贯穿结构的示意图。
[0010] 图5为根据一实施例的存储器结构的周边区的示意图。
[0011] 图6为根据一实施例的存储器结构的周边区的示意图。
[0012] 图7为根据一实施例的存储器结构的周边区的示意图。
[0013] 图8为根据一实施例的存储器结构的周边区的示意图。
[0014] 图9为根据一实施例的存储器结构的示意图。
[0015] 【符号说明】
[0016] 10：第一芯片
[0017] 12：字线译码器
[0018] 20：第二芯片
[0019] 22：位线译码器
[0020] 24：页缓冲区
[0021] 26：状态机
[0022] 28：周边电路
[0023] 102：基板
[0024] 104：第一叠层
[0025] 106：导电层
[0026] 108：绝缘层
[0027] 110：导电层
[0028] 112：绝缘层
[0029] 114：贯穿结构
[0030] 114a：端
[0031] 114b：端
[0032] 116：开口
[0033] 118：介电层
[0034] 120：通道材料
[0035] 124：晶体管
[0036] 126：全局字线
[0037] 128：第二叠层
[0038] 130：导电层
[0039] 132：绝缘层
[0040] 134：串行
[0041] 136：位线
[0042] 138：贯穿结构
[0043] 140：连接件
[0044] 142：连接线
[0045] 144：连接件
[0046] 146：连接件
[0047] 148：连接件
[0048] 150：连接层
[0049] 152：连接层
[0050] 214：贯穿结构
[0051] 220：通道层
[0052] 222：绝缘材料
[0053] 250：连接层
[0054] 314：贯穿结构
[0055] 316：开口
[0056] 318：介电层
[0057] 320：通道层
[0058] 350：连接层
[0059] 450：连接层
[0060] A：阵列区
[0061] d1：第一直径
[0062] d2：第二直径
[0063] G1：群组
[0064] G2：群组
[0065] L：通道长度
[0066] P：周边区
[0067] t：厚度
[0068] W：通道宽度
具体实施方式
[0069] 以下将参照所附图式，对于各种不同的实施例进行更详细的说明。须注意的是，为了清楚起见，图式中的元件可能未依照其实际上的相对比例绘示。此外，在部分图式中，可能省略未在细节叙述中讨论的元件，亦可能省略所讨论的元件的一些部分。
[0070] 请参照图1A～图1C，其绘示根据一实施例的存储器结构，其中图1B为存储器结构沿着图1A中B-B’线的剖面图。存储器结构包括一第一芯片10。第一芯片10具有一阵列区A及一周边区P。第一芯片10包括一第一叠层104及多个贯穿结构114。
[0071] 第一叠层104设置在周边区P中。更具体地说，第一芯片10可包括一基板102，而第一叠层104在周边区P中设置在基板102上。在一些实施例中，如图1B所示，第一叠层104可以不直接设置在基板102上，至少一导电层110及/或至少一绝缘层112可设置在第一叠层104及基板102之间。第一叠层104包括交替叠层的多个导电层106及多个绝缘层108。根据一些实施例，第一叠层104的导电层106的数目大于5，较佳地大于24。须注意的是，在结构中包括导电层110及绝缘层112的例子中，它们可实质上分别相同于导电层106及绝缘层108。亦即，导电层110及106是由类似的工艺形成并展现出类似的性质，绝缘层112及108是由类似的工艺形成并展现出类似的性质。
[0072] 贯穿结构114分别包括一开口116、一介电层118及一通道材料120。开口116穿过第一叠层104。在本实施例中，开口116为孔洞。介电层118设置在开口116的一侧壁上。通道材料120设置在开口116中，并覆盖介电层118。在本实施例中，通道材料120填充开口116。图1C标出贯穿结构114的放大图。如图1C所示，介电层118具有一厚度t。厚度t较佳地大于通道材料120具有一通道长度L。通道长度L较佳地大于1微米。
[0073] 图1A～图1B标出可设置在阵列区A中的一示例性结构。然而，也可以应用其他存储器阵列结构，特别是其他三维的存储器阵列结构。如图1A～图1B所示，第一芯片10还可包括一第二叠层128及多个串行134。
[0074] 第二叠层128设置在阵列区A中。更具体地说，第二叠层128在阵列区A中设置在基板102上。第二叠层128包括交替叠层的多个导电层130及多个绝缘层132。串行134穿过第二叠层128。存储单元的一三维阵列是由串行134及第二叠层128的导电层130的交点所定义。根据一些实施例，第二叠层128的导电层130可配置为串行选择线(string select line)、局部字线(local word line)、及/或接地选择线(ground select line)。举例而言，最上方的导电层130可配置为串行选择线，最下方的导电层130可配置为接地选择线，而其他的导电层130可配置为局部字线。同时，位线136可提供在串行134上，全局字线(global word line)126可提供在贯穿结构114上。
[0075] 第一叠层104及第二叠层128较佳地是由相同的工艺形成。在这么做的结构中，第一叠层104的导电层106及第二叠层128的导电层130是由相同的材料形成并设置在相同的水平高度，第一叠层104的绝缘层108及第二叠层128的绝缘层132是由相同的材料形成并设置在相同的水平高度。此外，形成贯穿结构114的工艺及形成串行134的工艺可彼此兼容。再者，在一些实施例中，位线136及全局字线126是由相同的金属层形成。如此一来，便可节省工艺时间及成本。须注意的是，贯穿结构114可具有一第一直径d1(示于图1C)，串行134可具有一第二直径d2(示于图1B)，第一直径d1可大于第二直径d2，以提供较大的通道宽度W。
[0076] 根据一些实施例，贯穿结构114分别提供多层栅极结构。在一些例子中，上侧可为漏极侧，而下侧可为源极侧。在一些实施例中，贯穿结构114可提供予局部字线驱动器。更具体地说，存储器结构可包括至少一局部字线驱动器。一个局部字线驱动器可包括一个贯穿结构114。或者，一个局部字线驱动器可包括并联连接的二或多个贯穿结构114。根据一些实施例，存储器结构可包括设置在周边区P中的一字线译码器12，其中该字线译码器12包括第一叠层104及贯穿结构114。亦即，字线译码器12包括该至少一局部字线驱动器。
[0077] 请参照图2，其绘示根据一实施例的局部字线驱动器的电路。多个晶体管124是形成在通道材料120及第一叠层104的导电层106的交点。此外，各个局部字线驱动器可耦接至一全局字线126及设置在阵列区A中的一局部字线。举例而言，局部字线驱动器可在一端114a耦接至一全局字线126，这例如是通过连接件146，如图1B所示。局部字线驱动器可在另一端114b耦接至一局部字线，这例如是通过U形连接路径(如图1B中的虚线所指示者)、连接件140、连接线142及连接件144，如图1B所示。图1B所示的U形连接路径包括贯穿结构114、导电层110及类似于贯穿结构114的另一贯穿结构138。局部字线驱动器可提供在不同的群组G1及G2，以选择阵列区A中不同的区块。请再回头参照图1B，在一些实施例中，对应至贯穿结构114的导电层106可通过连接件148及连接层150耦接至一区块选择器(block selector)。
[0078] 现在请参照图3及图4，其提供其他类型的贯穿结构214及314。在图3所示的实施例中，贯穿结构214的通道材料形成位在介电层118上的一个薄的通道层220。贯穿结构214还包括一绝缘材料222。绝缘材料222填充开口116，并覆盖由通道材料形成的通道层220。在图4所示的实施例中，贯穿结构314的开口316为沟槽。二个介电层318可分别形成在沟槽相对的侧壁上。通道材料可沿着二个介电层318设置，并于其上形成二个通道层320。此时，通道宽度W取决于沟槽延伸多长。
[0079] 图5～图8示出可应用的用于第一叠层104及贯穿结构114的各种不同配置。在图5所示的实施例中，对应至一个贯穿结构114的导电层106是完全地耦接在一起，这例如是通过连接层250。如此一来，多层栅极结构可具有一共同栅极。在图6所示的实施例中，对应至一个贯穿结构114的导电层106是部分地耦接在一起，这例如是通过连接层350。如此一来，多层栅极结构可具有局部共同栅极(partial common gate)。在图7所示的实施例中，对应至一个贯穿结构114的导电层106是未彼此耦接。亦即，连接层450分成分别独立连接至导电层106的数个部分。如此一来，多层栅极结构可具有独立控制的栅极。在图8所示的实施例中，类似于图5所示的实施例，对应至一个贯穿结构114的导电层106是完全地耦接在一起。然而，二或多个贯穿结构114是连接在一起，这例如是通过连接层152。贯穿结构114特别是可并联连接，以得到较长的总通道宽度，从而得到较高的电流。举例而言，如图8所示，三个贯穿结构114是并联连接，总通道宽度为通道材料120周长的三倍，从而可得到较高的电流。
[0080] 根据上述的实施例，可提供形成在三维结构中的局部字线驱动器。为了从全局字线往局部字线传递典型地用作操作电压的高电压，局部字线驱动器较佳地为高压MOS装置。局部字线驱动器作为字线译码器「最后」的晶体管，其操作环境典型地高于20V。因此，局部字线驱动器较佳地具有长的通道及厚的栅极。在二维结构中，可能需要一个大面积。而根据本发明，局部字线驱动器是形成在三维结构中。根据此处所述的实施例，长的通道是延伸在垂直方向，能减少所需面积。
[0081] 由于局部字线驱动器的设置，离开字线译码器的连接线数目可大幅地减少。因此，此处所述的实施例也可应用于「芯片外」(off-chip)的存储器设计。如图9所示，存储器结构还可包括一第二芯片20。第二芯片20耦接至第一芯片10。第二芯片20可包括位线译码器22、页缓冲区(page buffer)24、状态机(state machine)26、周边电路28、及/或其他典型地设置在存储器周边区中的元件及装置。这些元件及装置典型地是由不同于用在制造阵列区中的三维存储器阵列的工艺所形成。因此，通过将它们成在不同的芯片上，可简化工艺。此外，由于需要形成在基板中的元件及装置现在是形成在另一芯片上，第一芯片10的基板102可以不是由硅晶圆形成。举例而言，第一芯片10的基板102可由二氧化硅形成。因此，可降低成本。
[0082] 综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
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