技术领域
[0001] 本
发明涉及
半导体图像感测技术领域，具体涉及一种3D全局像素单元及其制备方法。
背景技术
[0002] 传统的全局快
门像素技术主要用于CCD图像
传感器。由于CMOS图像传感器的不断普及，且由于
机器视觉、电影制作、工业、
汽车和扫描应用要求必须以高图像品质捕捉快速移动的物体，各大图像传感器厂商已经致
力于克服在CMOS图像传感器上使用全局快门像素技术的相关传统障碍。在这种努力下，所提供的全局快门像素技术具有更小的像素尺寸、更大的填充系数、更低的暗
电流和更低的噪声，使得CMOS图像传感器在更多应用中成为CCD传感器的可行替代方案。
[0003] 常规的CMOS图像传感器的全局快门像素单元中，感光
二极管和
信号存储及读出
电路单元器件均做在同一平面内。存储单元需要占用较大的面积来制作存储信号的电容，因此全局像元的面积始终难以减小，填充系数始终较小。并且，感光单元、存储电容和读出电路三者之间容易互相干扰。
发明内容
[0004] 为了克服以上问题，本发明旨在提供一种3D结构的全局快门像素单元及其制备方法，采用背照工艺和3D结构，在不同层面制作立体单元结构，可以实现信号读出电路与感光二极管的垂直互连。
[0005] 为了达到上述目的，本发明提供了3D全局像素单元，至少包括感光区域和信号存储与读出电路区域，所述感光区域与所述信号存储与读出电路区域在竖直方向上排布；其中，
[0006] 所述感光区域设置于第一
硅衬底层(06)上，其包括：
[0007] 所述第一硅衬底(06)背面从下往上依次设置的抗反射涂层(07)、色彩过滤层(08)和微透镜(09)；
[0008] 所述第一硅衬底层(06)
正面从上往下依次设置的感光二极管(05)、位于所述感光二极管(05)正面表面的第一
电介质层(01)，位于所述感光二极管(05)两侧填充有电介质的隔离沟槽(04)；
[0009] 所述第一电介质层(01)中具有第一通孔(03)和第一直接连接结构(02)，所述第一通孔(03)的一端连接所述感光二极管(05)，另一端连接第一直接连接结构(02)；
[0010] 所述第一直接连接结构(02)和所述第一通孔(03)内沉积有金属，所述第一直接连接结构(02)的金属底部表面与所述第一电介质(06)层底部表面齐平；
[0011] 所述信号存储与读出电路区域设置于第二硅衬底层(15)上，其包括：
[0012] 所述第二硅衬底层(15)背面从下向上依次设置的第三电介质层(14)、光遮挡层(13)、以及第二电介质层(12)；
[0013] 所述第二硅衬底层(15)的正面从上向下依次设置的信号存储与读出电路(18)、位于其下方的第四电介质层(19)以及位于第四电介质层(19)下方的金属层(M)；其中，[0014] 第二通孔(11)穿过第二电介质层(12)、光遮挡层(13)、第三电介质层(14)、第二硅衬底(15)，所述第二通孔(11)
侧壁具有第五电介质层(17)；第二通孔(11)顶部连接有第二直接连接结构(10)；
[0015] 第二通孔(11)的一端与所述第二直接连接结构(10)相连接，另一端与所述信号存储与读出电路(18)相连接；
[0016] 所述第二直接连接结构(10)和所述第二通孔(03)内沉积有金属，且所述第二直接连接结构(10)的金属顶部表面与所述第二电介质层(12)顶部表面齐平；
[0017] 所述第四电介质层(19)用于所述信号存储与读出电路(18)与所述金属层(M)之间的隔离；所述信号存储与读出电路(18)通过
接触孔(CT)与所述金属层(M)实现互连；
[0018] 所述第二直接连接结构(10)与所述第一直接连接结构(02)相连接，所述第一电介质层(01)与所述第二电介质层(12)相连接。
[0019] 优选地，所述信号存储与读出电路包括：复位
开关、传输管、第一源跟随器、预充电管、第一开关管、第二开关管、第一存储
节点、第二存储节点、第二源跟随器、行选择器；所述复位开关的漏极接复位
电压、栅极接像素输入端、源极接传输管的源极，传输管的漏极与感光二极管的
阴极相连、传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，第一源跟随器的源极与预充电管的漏极相连，预充电管的源极接地、预充电管的栅极接像素输入端；第一源跟随器的源极以及预充电管的漏极与第一开关管的漏极相连，第一开关管的源极为第一存储节点，第一开关管的栅极接像素输入端；第一存储节点与第二开关管的漏极相连，第二开关管的栅极接像素输入端，第二开关管的源极为第二存储节点，第二存储节点与第二源跟随器的栅极相连；第二源跟随器的漏极与VDD相连，第二源跟随器的源极与行选择器的漏极相连；行选择器的栅极为像素单元输入端，行选择器的源极作为整个所述像素单元的输出端。
[0020] 优选地，所述第一电介质层和所述第二电介质层的材料均为绝缘材料。
[0021] 优选地，所述第一电介质层和所述第二电介质层的材料为
氧化硅。
[0023] 为了达到上述目的，本发明提供了一种上述的3D全局像素单元的制备方法，其包括所述感光区域的制备过程、所述信号存储与读出电路区域的制备过程、以及连接过程；其中，
[0024] 所述感光区域的制备过程包括：
[0025] 步骤101：在所述第一硅衬底层正面沉积第一电介质层；然后，在所述第一电介质层中制备所述第一直接连接结构和所述第一通孔；
[0026] 步骤102：对所述第一硅衬底层背面进行减薄；
[0027] 步骤103：向所述第一硅衬底层背面中进行
离子注入来制备所述感光二极管，使得所述感光二极管与所述第一通孔相连接，并且，在所述感光二极管周围制备出所述隔离沟槽，以及在所述隔离沟槽内填充电介质；
[0028] 步骤104：在完成所述步骤103的所述第一硅衬底层背面沉积抗反射层，在抗反射涂层，然后，在所述抗反射层上依次形成所述色彩过滤层和所述微透镜；
[0029] 所述信号存储与读出电路区域的制备过程包括：
[0030] 步骤201：在所述第二硅衬底层正面形成所述信号存储与读出电路，并且在所述信号存储与读出电路表面形成第四电介质层，然后，在所述第四电介质层中形成所述接触孔，在所述第四电介质层和所述接触孔表面形成所述金属层；
[0031] 步骤202：对所述第二硅衬底层背面进行减薄；
[0032] 步骤203：在所述第二硅衬底层背面依次形成所述第三电介质层、所述光遮挡层和所述第二电介质层；
[0033] 步骤204：在所述信号存储与读出电路、所述第二硅衬底层、所述第三电介质层、所述光遮挡层和所述第二电介质层中形成第二通孔；
[0034] 步骤205：在所述第二通孔侧壁形成所述第五电介质层，并且在所述第二通孔中填充金属；
[0035] 步骤206：在所述第二电介质层中制备所述第二直接连接结构，并在所述第二直接连接结构中沉积金属；
[0036] 所述连接过程包括：将所述感光区域的第一直接连接结构与所述信号存储与读出电路区域的第二直接连接结构相连接，并且将所述感光区域的第一电介质层与所述信号存储与读出电路区域的所述第二电介质层相连接。
[0037] 优选地，所述步骤201中，所制备的所述信号存储于读出电路包括：复位开关、传输管、第一源跟随器、预充电管、第一开关管、第二开关管、第一存储节点、第二存储节点、第二源跟随器、行选择器；所述复位开关的漏极接复位电压、栅极接像素输入端、源极接传输管的源极，传输管的漏极与感光二极管的阴极相连、传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，第一源跟随器的源极与预充电管的漏极相连，预充电管的源极接地、预充电管的栅极接像素输入端；第一源跟随器的源极以及预充电管的漏极与第一开关管的漏极相连，第一开关管的源极为第一存储节点，第一开关管的栅极接像素输入端；第一存储节点与第二开关管的漏极相连，第二开关管的栅极接像素输入端，第二开关管的源极为第二存储节点，第二存储节点与第二源跟随器的栅极相连；第二源跟随器的漏极与VDD相连，第二源跟随器的源极与行选择器的漏极相连；行选择器的栅极为像素单元输入端，行选择器的源极作为整个所述像素单元的输出端。
[0038] 优选地，所述步骤101中，采用大
马士革工艺来制备所述第一直接连接结构和所述第一通孔。
[0039] 优选地，所述步骤103中，采用
化学气相沉积工艺在隔离沟槽内填充电介质。
[0040] 优选地，所述步骤205具体包括：
[0041] 步骤2051：在所述第二通孔底部和侧壁、以及所述第二电介质层表面沉积所述第五电介质层；
[0042] 步骤2052：采用
光刻和
刻蚀工艺，刻蚀去除所述第二通孔底部和所述第二电介质层表面的所述第五电介质层，保留所述第二通孔侧壁的所述第五电介质层；
[0043] 步骤2053：在所述第二通孔内依次电
镀种子层和填充金属。
[0044] 本发明的3D结构的全局像素单元及其制备方法，通过采用背照工艺和3D结构，在不同层面制作立体单元结构，可以实现信号存储与读出电路与感光二极管的垂直互连；从而不仅提高了外界与感光二极管的光通路，改善了信号存储电容的光隔离度，而且减小了像素单元所占用的芯片面积。
附图说明
[0045] 图1为本发明的一个较佳
实施例的3D全局像素单元的截面结构示意图[0046] 图2为本发明的一个较佳实施例的3D全局像素单元的8T信号存储与读出电路的示意图
[0047] 图3为本发明的一个较佳实施例的3D全局像素单元的制备方法的流程示意图[0048] 图4-13为本发明的一个较佳实施例的3D全局像素单元的制备方法的各个步骤示意图
具体实施方式
[0049] 为使本发明的内容更加清楚易懂，以下结合
说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0050] 本发明的3D全局像素单元至少由在第一硅衬底层上制作的感光区域和在第二硅衬底层上制作的信号存储与读出电路区域组合构成；感光区域位于信号存储与读出电路区域上方；感光区域具有位于第一硅衬底层的感光单元，信号存储与读出电路区域具有位于第二硅衬底层的信号存储与读出电路，通过第一电介质层和第二电介质层的连接、第一直接连接结构与第二直接连接结构的连接来实现感光单元与信号存储与读出电路的互连。
[0051] 需要说明的是，本发明中可以应用于任意全局快门像素单元，例如8T或10T全局快门像素单元。
[0052] 以下结合附图1-13和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
[0053] 本实施例中，请参阅图1，3D 8T全局快门像素单元，至少包含第一、二、三、四、五电介质层01、12、14、19、17，第一通孔03、第二通孔11、接触孔CT以及第一直接连接结构02与第二直接连接结构10；感光二极管05与8T信号存储与读出电路竖直方向上排布；其中，感光区域(图1中上虚线框)位于第一硅衬底层，信号存储与读出电路单元区域(图1中下虚线框)位于第二硅衬底层；
[0054] 感光区域包括：第一硅衬底层06背面从下往上依次设置的抗反射涂层07、色彩过滤层08、微透镜09；第一硅衬底层06正面从上往下依次设置的感光二极管05、位于感光二极管05正面表面的第一电介质层01，位于感光为二极管05两侧的填充有电介质的隔离沟槽04；第一电介质层01中具有第一通孔03和第一直接连接结构02，第一通孔03的一端连接感光二极管05，另一端连接第一直接连接结构02；第一直接连接结构02和第一通孔03内均沉积有金属，第一直接连接02界面的金属底部表面与第一电介质06层底部表面齐平；
[0055] 8T信号存储与读出电路区域包括：第二硅衬底层15背面从下向上依次设置的第三电介质层14、光遮挡层13、以及第二电介质层12；信号存储与读出电路可以采用标准CMOS工艺来制备得到；
[0056] 第二硅衬底层15的正面从上向下依次设置的8T信号存储与读出电路18、位于其下方的第四电介质层19以及位于第四电介质层19下方的金属层M；
[0057] 其中，第二电介质层12中具有第二通孔11和第二直接连接结构10，第二通孔11顶部连接有第二直接连接结构，第二通孔11穿过第二电介质层12、光遮挡层13、第三电介质层14、第二硅衬底15，第二通孔11侧壁具有第五电介质层17；
[0058] 第二通孔11的一端与第二直接连接结构10相连接，另一端与信号存储与读出电路18相连接；
[0059] 第二直接连接结构10和第二通孔03内均沉积有金属，且第二直接连接结构(10)的金属顶部表面与第二电介质层12顶部表面齐平；
[0060] 第四电介质层19用于8T信号存储与读出电路18与金属层M之间的隔离；这里的金属层M为可以后道互连金属层；
[0061] 信号存储与读出电路18通过接触孔CT与金属层M实现互连；
[0062] 第二直接连接结构10与第一直接连接结构02相连接，第一电介质层01与第二电介质层12相连接。这里，还包括：位于第二硅衬底层15背面的有源与无源区16。较佳的，第一电介质层01和第二电介质层12的材料均为绝缘材料，例如氧化物；有源与无源区16中的有源区为P型掺杂有源区。第二通孔11可以采用穿透硅通孔工艺(Through Silicon Via)制作的。
[0063] 本实施例中，请参阅图2，8T信号存储与读出电路18包括：复位开关M1、传输管M2、第一源跟随器SF1(M3)、预充电管M4、第一开关管M5、第二开关管M6、第一存储节点SN1、第二存储节点SN2、第二源跟随器SF3(M7)、行选择器M8；复位开关M1的漏极接复位电压Vreset、栅极接像素输入端RX、源极接传输管M2的源极，传输管M2的漏极与感光二极管的阴极相连、传输管M2栅极与像素单元输入端TG相连；第一源跟随器SF1(M3)的漏极接VDD，第一源跟随器SF1的源极与预充电管M4的漏极相连，预充电管M4的源极接地、预充电管M4的栅极接像素输入端PC；第一源跟随器SF1的源极以及预充电管M4的漏极与第一开关管M5的漏极相连，第一开关管M5的源极为第一存储节点SN1，第一开关管M5的栅极接像素输入端S1；第一存储节点SN1与第二开关管M6的漏极相连，第二开关管M6的栅极接像素输入端S2，第二开关管M6的源极为第二存储节点SN2，第二存储节点SN2与第二源跟随器SF3(M7)的栅极相连；第二源跟随器SF3(M7)的漏极与VDD相连，第二源跟随器SF3(M7)的源极与行选择器M8的漏极相连；行选择器M8的栅极为像素单元输入端RS，行选择器M8的源极作为整个像素单元的输出端。通过两个第一开关管和第二开关管按照一定的时序，将复位开关与传输管分别存储于第一存储节点和第二存储节点上，最终实现将曝光时间内获取的信号电压存储于像素单元内一段时间再读出，从而实现整个像素单元阵列的全局快门曝光。
[0064] 请参阅图3，本实施例中，上述3D全局像素单元的制备方法，包括感光区域的制备过程、信号存储与读出电路单元区域的制备过程、以及连接过程；其中，
[0065] 感光区域的制备过程包括：
[0066] 步骤101：请参阅图4，在第一硅衬底层06正面沉积第一电介质层01；然后，在第一电介质层01中制备第一直接连接结构02和第一通孔03；
[0067] 具体的，将第一硅衬底层06的正面朝上，采用热氧化工艺来制备第一电介质层01；采用大马士革工艺来制备第一直接连接结构02和第一通孔03；在第一直接连接结构02和第一通孔03中沉积金属；
[0068] 步骤102：请参阅图5，对第一硅衬底层06背面进行减薄；
[0069] 具体的，将第一硅衬底层06的背面朝上，对其进行减薄；减薄的过程可以采用常规工艺，这里不再赘述。
[0070] 步骤103：请参阅图6，向第一硅衬底层06背面中进行离子注入来制备感光二极管05，使得感光二极管05与第一通孔03相连接，并且，在感光二极管05周围制备出隔离沟槽
04，以及在隔离沟槽04内填充电介质；
[0071] 具体的，在第一硅衬底层06背面朝上的情况下，在第一硅衬底层06上进行N型离子注入，并且制备感光二极管05，在感光二极管05周围进行光刻和刻蚀来形成隔离沟槽04，然后可以但不限于采用化学气相沉积工艺在隔离沟槽04内填充电介质。这里的感光单元为感光二极管。
[0072] 步骤104：请参阅图7，在完成步骤103的第一硅衬底层06背面沉积抗反射层07，然后，在抗反射涂层07上依次形成色彩过滤层08和微透镜09；
[0073] 具体的，可以但不限于在第一硅衬底层06背面涂覆或淀积抗反射层07、色彩过滤层08和微透镜09的制备可以采用常规工艺，这里不再赘述。
[0074] 信号存储与读出电路区域的制备过程包括：
[0075] 步骤201：请参阅图8，在第二硅衬底层15正面形成信号存储与读出电路18，并且在信号存储与读出电路18表面形成第四电介质层19，然后，在第四电介质层19中形成接触孔CT，在第四电介质层19和接触孔CT表面形成金属层M；
[0076] 具体的，将第二硅衬底层15正面朝上，在第二硅衬底层15正面制备上述8T信号存储与读出电路18，可以采用标准CMOS工艺来制备，例如，步骤201的可以包括：
[0077] 步骤2011：在第二硅衬底层15中形成有源与无源区16；这里的有源与无源区16中的有源区为P型掺杂有源区。
[0078] 步骤2012：制备上述信号存储与读出电路18；
[0079] 步骤2013：在完成步骤2012的有源与无源区16表面形成第四电介质层19；可以但不限于采用热氧化工艺来沉积第四电介质层19；
[0080] 步骤2014：在第四电介质层19中形成接触孔CT，并且在接触孔CT中填充金属M；这里，接触孔CT的形成可以采用常规工艺，这里不再赘述。
[0081] 步骤2015：在接触孔CT和第四电介质层19上形成金属层M；这里可以采用大马士革工艺来制备金属层M。
[0082] 步骤202：请参阅图9，对第二硅衬底层15背面进行减薄；
[0083] 具体的，将第二硅衬底层15的背面朝上，对其进行减薄；减薄工艺可以采用常规工艺，这里不再赘述。
[0084] 步骤203：请参阅图10，在第二硅衬底层15背面依次形成第三电介质层14、光遮挡层13和第二电介质层12；
[0085] 具体的，在第二硅衬底层15的背面朝上时，光遮挡层13可以采用大马士革工艺来制备；第三电介质层14和第二电介质层12的形成可以但不限于采用热氧化工艺或化学气相沉积工艺。
[0086] 步骤204：请参阅图11，在信号存储与读出电路18、第二硅衬底层15、第三电介质层14、光遮挡层13和第二电介质层12中形成第二通孔11’；
[0087] 具体的，采用穿透硅通孔工艺(Through Silicon Via)刻蚀出第二通孔11’。
[0088] 步骤205：请参阅图12，在第二通孔11’侧壁形成第五电介质层17，并且在第二通孔11’中填充金属；从而形成第二通孔11；
[0089] 具体的，包括：
[0090] 步骤2051：在第二通孔11’底部和侧壁、以及第二电介质层12表面沉积第五电介质层17；
[0091] 步骤2052：采用光刻和刻蚀工艺，刻蚀去除第二通孔11’底部和第二电介质层12表面的第五电介质层17，保留第二通孔11’侧壁的第五电介质层17；
[0092] 步骤2053：在第二通孔11’内依次
电镀种子层和填充金属；从而形成第二通孔11；
[0093] 步骤206：请参阅图13，在第二电介质层12中制备第二直接连接结构10，并在第二直接连接结构10上沉积金属；
[0094] 具体的，可以采用大马士革工艺来制备第二直接连接结构10。
[0095] 然后，进行连接过程，具体包括：将感光单元的第一连接结构02与信号存储与读出电路的第二连接结构10相连接，并且将感光区域的第一电介质层01与信号存储与读出电路区域的第二电介质层12相连接。
[0096] 虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以
权利要求书所述为准。
