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存储器器件和用于从MTJ存储器器件读取的方法

阅读：490发布：2020-05-08

专利汇可以提供存储器器件和用于从MTJ存储器器件读取的方法专利检索，专利查询，专利分析的服务。并且在一些实施例中，本申请提供一种存储器器件。存储器器件包括第一电流镜晶体管、第一上拉读取使能晶体管、MTJ存储器单元、第一下拉读取使能晶体管、以及第一非线性电阻器件。MTJ存储器单元包括MTJ存储器元件和第一存取晶体管。第一非线性电阻器件串联耦合并且在第一上拉读取使能晶体管和第一电流镜晶体管之间。第一非线性电阻器件被配置为当施加第一电压时提供第一电阻，并且当施加小于第一电压的第二电压时提供大于第一电阻的第二电阻。根据本申请的实施例，提供了存储器器件和用于从MTJ存储器器件读取的方法。，下面是存储器器件和用于从MTJ存储器器件读取的方法专利的具体信息内容。

权利要求

1.一种存储器器件，包括：
磁隧道结(MTJ)电流路径，所述MTJ电流路径包括：
第一电流镜晶体管；
与所述第一电流镜晶体管串联连接的第一上拉读取使能晶体管；
与所述第一上拉读取使能晶体管串联连接并且包括MTJ存储器元件和第一存取晶体管的MTJ存储器单元；
与所述MTJ存储器单元串联连接的第一下拉读取使能晶体管；以及
串联连接并且在所述第一上拉读取使能晶体管和所述第一电流镜晶体管之间连接的第一非线性电阻器件，其中所述第一非线性电阻器件被配置为在施加第一电压时提供第一电阻并且当施加小于所述第一电压的第二电压时大于所述第一电阻的第二电阻。
2.根据权利要求1所述的存储器器件，其中所述第一非线性电阻器件是S型负电阻器或等效子电路。
3.根据权利要求1所述的存储器器件，其中所述第一非线性电阻器件是硅控整流器(SCR)或三端开关元件。
4.根据权利要求1所述的存储器器件，还包括：
与所述MTJ电流路径并联的参考电流路径，所述参考电流路径包括：
第二电流镜晶体管；
与所述第二电流镜晶体管串联连接的第二上拉读取使能晶体管；
包括参考MTJ存储器元件和第二存取晶体管的参考存储器单元；
第二下拉读取使能晶体管；以及
在所述第二上拉读取使能晶体管和所述第二电流镜晶体管之间耦合的第二非线性电阻器件。
5.根据权利要求4所述的存储器器件，还包括：
具有第一输入端和第二输入端的用于配置接收差分输入信号的感测放大器，所述第一输入端耦合至所述MTJ电流路径上的第一节点并且所述第二输入端耦合至所述参考电流路径上的第二节点。
6.根据权利要求4所述的存储器器件，其中所述感测放大器的所述第一输入端耦合到的所述MTJ电流路径的所述第一节点位于所述第一电流镜晶体管与所述第一上拉读取使能晶体管之间。
7.根据权利要求4所述的存储器器件，其中所述感测放大器的所述第二输入端耦合到的所述MTJ电流路径的所述第二节点位于所述第二电流镜晶体管与所述第二上拉读取使能晶体管之间。
8.根据权利要求1所述的存储器器件，其中所述MTJ存储器单元被配置以在第一数据状态与第二数据状态之间切换，所述第一数据状态具有第一电阻且所述第二数据状态具有大于所述第一数据的第二电阻。
9.一种存储器器件，包括：
磁隧道结(MTJ)电流路径，包括第一电流镜晶体管、第一上拉读取使能晶体管、MTJ存储器单元、和第一下拉读取使能晶体管，其中源极线耦合在所述MTJ存储器单元和所述第一下拉读取使能晶体管；并且其中位线耦合在所述第一上拉读使能晶体管和所述MTJ存储单元之间；
与所述MTJ电流路径并联的参考电流路径，所述参考电流路径包括第二电流镜晶体管、第二上拉读取使能晶体管、参考存储器单元、和第二下拉读取使能晶体管，其中参考位线耦合在所述第二上拉读取使能晶体管和所述参考存储器单元之间，并且其中参考源极线耦合在所述参考存储器单元和所述第二下拉读取使能晶体管之间；以及
耦合在所述第一上拉读取使能晶体管和所述第一电流镜晶体管之间的所述MTJ电流路径中的第一非线性电阻器件，其中所述第一非线性电阻器件被配置为增加所述MTJ电流路径的有效隧道磁阻(TMR)。
10.一种用于从MTJ存储器器件读取的方法，包括：
提供与所述MTJ电流路径并联的磁隧道结(MTJ)电流路径和参考电流路径，其中所述MTJ电流路径包括与非线性电阻器件串联连接的MTJ存储器单元；
提供读取电压(VREAD)以产生通过所述MTJ电流路径的MTJ电流(IMTJ)并且产生通过所述参考电流路径的参考电流(IREF)；以及
将所述参考电流IREF和MTJ电流IMTJ彼此进行比较，以确定所述MTJ存储器单元在具有第一电阻的第一数据状态和具有第二电阻的第二数据状态之间的状态，所述第一数据状态不同于所述第二数据状态。

说明书全文

存储器器件和用于从MTJ存储器器件读取的方法

技术领域

[0001] 本申请的实施例涉及半导体领域，并且更具体地，涉及存储器器件和用于从MTJ存储器器件读取的方法。

背景技术

[0002] 许多现代电子器件包含各种随机存取存储器。随机存取存储器(RAM)可以是存储的数据在没有电源的情况下丢失的易失性存储器，或者是在没有电源的情况下存储数据的非易失性存储器。包括隧道结(MTJ)的电阻或磁性存储器器件可以用在RAM中，并且由于简单的结构及其与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性而成为下一代存储器解决方案的有前景的候选者。发明内容

[0003] 根据本申请的实施例，提供了一种存储器器件，包括：磁隧道结(MTJ)电流路径，所述MTJ电流路径包括：第一电流镜晶体管；与所述第一电流镜晶体管串联连接的第一上拉读取使能晶体管；与所述第一上拉读取使能晶体管串联连接并且包括MTJ存储器元件和第一存取晶体管的MTJ存储器单元；与所述MTJ存储器单元串联连接的第一下拉读取使能晶体管；以及串联连接并且在所述第一上拉读取使能晶体管和所述第一电流镜晶体管之间连接的第一非线性电阻器件，其中所述第一非线性电阻器件被配置为在施加第一电压时提供第一电阻并且当施加小于所述第一电压的第二电压时大于所述第一电阻的第二电阻。

[0004] 根据本申请的实施例，提供了一种存储器器件，包括：磁隧道结(MTJ)电流路径，包括第一电流镜晶体管、第一上拉读取使能晶体管、MTJ存储器单元、和第一下拉读取使能晶体管，其中源极线耦合在所述MTJ存储器单元和所述第一下拉读取使能晶体管；并且其中位线耦合在所述第一上拉读使能晶体管和所述MTJ存储单元之间；与所述MTJ电流路径并联的参考电流路径，所述参考电流路径包括第二电流镜晶体管、第二上拉读取使能晶体管、参考存储器单元、和第二下拉读取使能晶体管，其中参考位线耦合在所述第二上拉读取使能晶体管和所述参考存储器单元之间，并且其中参考源极线耦合在所述参考存储器单元和所述第二下拉读取使能晶体管之间；以及耦合在所述第一上拉读取使能晶体管和所述第一电流镜晶体管之间的所述MTJ电流路径中的第一非线性电阻器件，其中所述第一非线性电阻器件被配置为增加所述MTJ电流路径的有效隧道磁阻(TMR)。

[0005] 根据本申请的实施例，提供了一种用于从MTJ存储器器件读取的方法，包括：提供与所述MTJ电流路径并联的磁隧道结(MTJ)电流路径和参考电流路径，其中所述MTJ电流路径包括与非线性电阻器件串联连接的MTJ存储器单元；提供读取电压(VREAD)以产生通过所述MTJ电流路径的MTJ电流(IMTJ)并且产生通过所述参考电流路径的参考电流(IREF)；以及将所述参考电流IREF和MTJ电流IMTJ彼此进行比较，以确定所述MTJ存储器单元在具有第一电阻的第一数据状态和具有第二电阻的第二数据状态之间的状态，所述第一数据状态不同于所述第二数据状态。附图说明

[0006] 当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

[0007] 图1示出MTJ存储器单元的一些实施例的三维视图。

[0008] 图2示出描述包括MTJ存储器单元和相关联的读取电路的阵列的存储器器件的一些实施例的图。

[0009] 图3示出可以在图2的存储器器件中使用的读取电路的一些实施例的框图。

[0010] 图4A示出可以在图2的存储器器件中使用的数据路径的一些实施例的电路示意图。

[0011] 图4B示出可以在图2的存储器器件中使用的数据路径的一些可选实施例的电路示意图。

[0012] 图5至图6示出描绘诸如图3至图4B中所示的存储器器件的存储器器件的读取操作的一些实施例的时序图。

[0013] 图7示出显示包含MTJ存储器元件的存储器器件的一些实施例的横截面图。

[0014] 图8示出图7的存储器器件的俯视图，如图7中的切割线所示。

[0015] 图9示出读取MTJ存储器器件的方法的一些实施例的流程图。

[0016] 图10显示用于读取MTJ存储器器件的MTJ存储器单元和正向偏置SCR的串联连接的示例性负载线分析。

具体实施方式

[0017] 本发明提供了许多不同实施例或实例，用于实现所提供主题的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施方式，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施方式。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

[0018] 而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

[0019] 磁隧道结(MTJ)包括由隧道势垒层隔开的第一铁磁薄膜和第二铁磁薄膜。铁磁薄膜(通常称为“参考层”)中的一个具有固定的磁化方向，而另一铁磁薄膜(通常称为“自由层”)具有可变的磁化方向。对于具有正隧道磁阻(TMR)的MTJ，如果参考层和自由层的磁化方向处于平行取向，则电子将更可能隧穿隧道势垒层，使得MTJ处于低电阻状态。相反，如果参考层和自由层的磁化方向处于反平行取向，则电子将不太可能隧穿隧道势垒层，使得MTJ处于高电阻状态。因此，MTJ可以在两种电阻状态之间切换，具有低电阻的第一状态(RP：参考层和自由层的磁化方向是平行的)和具有高电阻的第二状态(RAP：参考层和自由层的磁化方向是反平行的)。应注意，MTJ还可具有负TMR，例如，用于反平行取向的较低电阻和用于平行取向的较高电阻，并且尽管以下描述是在基于正TMR的MTJ的背景下写入的，但是应当理解，本公开也适用于具有负TMR的MTJ。

[0020] 由于其二进制特性，MTJ用于存储器单元中以存储数字数据，其中低电阻状态RP对应于第一数据状态(例如，逻辑“0”)，并且高电阻状态RAP对应于第二数据状态(例如，逻辑“1”)。为了从这样的MTJ存储器单元读取数据，可以将MTJ的电阻RMTJ(可以在RP和RAP之间变化，取决于存储的数据状态)与参考单元的电阻RRef(例如，RRef设计在RP和RAP之间，例如，平均值)进行比较。在一些技术中，给定的读取电压VRead被施加到MTJ存储器单元和参考单元。该读取电压导致流过MTJ的读取电流(IMTJ)和流过参考单元的参考电流(IRef)。如果MTJ处于并联状态，则读取电流IMTJ具有大于IRef的第一值(IMTJ-P)；而如果MTJ处于反并联状态，则读取电流IMTJ具有小于IRef的第二值(IMTJ-AP)。因此，在读取操作期间，如果IMTJ大于IRef，则从MTJ单元读取第一数字值(例如，“0”)。另一方面，如果IMTJ小于读取操作的IRef，则从MTJ单元读取第二数字值(例如，“1”)。

[0021] 然而，MTJ读取操作有时也可能翻转或显著改变，并且相应的概率被称为读取干扰率(RDR)。反过来，RDR取决于穿过MTJ的电流(IMTJ)大小及其穿过的持续时间。虽然大的读取电流将在RP和RAP之间提供良好的信号分离，但是大的读取电流可能无意中覆盖MTJ中的自由层。而且，由于大的读取电流，写入电流也可能增加。大的写入电流会在写入操作中引入更多的能量耗散，并且还可能导致MTJ击穿的可能性。相反，尽管较小的读取电流不太可能覆盖自由层，但是小的读取电流可能在RP和RAP之间提供较差的信号分离。随着MTJ的尺寸缩小，MTJ的电阻增加并且加剧这些读取操作问题。穿过MTJ的电流(IMTJ)大小取决于MTJ存储器单元的有效TMR。有效的TMR不仅受MTJ的电阻影响，而且受写入路径、存取晶体管、读取电路等的电阻影响。在应用中，有效TMR可能比MTJ的实际TMR低得多(例如，仅三分之一)。此外，MTJ单元和参考电阻器的尺寸按比例缩小，并且MTJ单元RMTJ和参考电阻器RRef的电阻相应地按比例放大以用于连续的技术节点。MTJ单元和参考单元之间的电流差，即ΔI(P状态和AP状态下的MTJ的ΔIP或ΔIAP)按比例缩小。因此，随着技术节点的推进，检测到的信号会显著降低。

[0022] 鉴于上文，本公开提供了读取电路和用于读取MTJ存储器单元的技术，其增强了超过由MTJ阵列TMRarray的有效TMR实现的比率的MTJ的P状态和AP状态之间的读取电流的比率，从而提高读干扰率(RDR)，同时保持预先设计的低写入电流。一个或多个非线性电阻(NLR)被添加到读取系统。在一些实施例中，第一非线性电阻器(NLR)与MTJ单元串联连接以通过在MTJ单元处于高电阻(例如，AP状态)时提供更大的电阻，并且当MTJ单元处于低电阻状态(例如，P状态)时提供更小的电阻来增强有效TMR。有效TMR可以设计为甚至大于MTJ本身的TMR。在一些另外的实施例中，还可以将第二非线性电阻器(NLR)与参考电阻器串联添加以进一步提高可读性。在一些实施例中，非线性电阻器(NLR)可以具有电流控制的负电阻，即，S型负电阻(NR)。图10中显示S型负电阻器的示例IV特性曲线。S型负电阻器可以是组件(例如，向前偏置的晶闸管、SCR、两端开关元件、三端开关元件等)或等效的子电阻器。

[0023] 图1示出可与本文提供的各种读取技术一起使用的磁隧道结(MTJ)存储器单元100的一些实施例。MTJ存储器单元100包括磁隧道结(MTJ)存储器元件102和存取晶体管104。位线(BL)耦合到MTJ存储器元件102的一端，并且源极线(SL)是通过存取晶体管104耦合到MTJ存储器元件的相对端。因此，将合适的字线(WL)电压施加到存取晶体管104的栅电极将BL和SL之间的MTJ存储器元件102耦合，并且允许通过BL和SL在MTJ存储器元件102上施加偏压。因此，通过提供合适的偏置条件，MTJ存储器元件102可以在两个电阻状态之间切换，具有低电阻的第一状态(P状态，参考层和自由层的磁化方向是平行的)和具有高电阻的第二状态(AP状态，参考层和自由层的磁化方向是反平行的)以存储数据。

[0024] 在一些实施例中，MTJ存储器元件102包括参考层106和设置在参考层106上方并通过势垒层110与参考层106分离的自由层108。参考层106是具有“固定”的磁化方向的铁磁层。作为示例，参考层106的磁化方向可以是“向上”，即垂直于参考层106的沿z轴向上指向的平面。在一些情况下，可以表现为薄介电层或非磁性金属层的势垒层110将参考层106与自由层108分开。势垒层110可以是足够薄以允许参考层106和自由层108之间的电流的量子力学隧穿的隧道势垒。在一些实施例中，势垒层110可包括诸如氧化铝(AlOx)或氧化钛(TiOx)的无定形势垒，或诸如氧化锰(MgO)或尖晶石(例如MgAl2O4)的晶体势垒。自由层108能够在两个磁化状态之一之间改变其磁化方向，其对应于存储在存储器单元中的二进制数据状态。例如，在第一状态中，自由层108可以具有“向上”磁化方向，其中自由层108的磁化与参考层106的磁化方向平行对准，从而提供具有相对较低电阻的MTJ存储器元件102。在第二状态中，自由层108可以具有“向下”磁化方向，其与参考层106的磁化方向对准并且反平行，从而提供具有相对高的电阻的MTJ存储器元件102。这里公开的磁性方向也可以“翻转”或在平面内(例如，指向x和/或y方向)，而不是根据实现向上-向下。在一些实施例中，自由层108可包括磁性金属，诸如铁、镍、钴、硼、及其合金，诸如CoFeB合金铁磁自由层。虽然本公开主要根据MTJ来描述，但是还应当理解，它适用于自旋阀存储器元件，其可以使用软磁层作为自由层108，并且使用硬磁层作为参考层106，以及将硬磁层和软磁层分开的非磁性势垒。自旋阀的势垒层110通常是非磁性金属。非磁性金属的示例包括但不限于：铜、金、银、铝、铅、锡、钛和锌；和/或诸如黄铜和青铜的合金。

[0025] 合成反铁磁(SyAF)层105设置在参考层106下方或参考层106的与自由层108相对的一侧。SYAF层105由具有约束或“固定”磁化方向的铁磁材料制成。在某些情况下，通过在制造整个芯片之后初始化暴露于高磁场，可以实现这种“固定的”磁化方向。作为示例，SyAF层105可以包括包括第一钉扎层114和第二钉扎层118的一对钉扎层。第一钉扎层114和第二钉扎层118可以具有与参考层106的磁化方向对齐的相反的磁化方向。使用上面给出的相同示例，第一钉扎层具有与参考层相同的“向上”磁化方向。第二钉扎层具有对准的相对的“向下”磁化方向，并且与参考层106的磁化方向反平行。层间间隔件层116设置在第一钉扎层114与第二钉扎层118之间。层间间隔件层1116可以是反平行耦合(APC)层，其在第一钉扎层
114和第二钉扎层118之间引起互换耦合(IEC)，使得第一钉扎层114和第二钉扎层118具有反平行磁方向并相互稳定。作为示例，层间间隔件层116可以包括钌(Ru)或铱(Ir)。第一钉扎层114可以包括相互堆叠的钴层和镍层(Co/Ni)m。第一钉扎层114也可以是钴钯叠层(Co/Pd)m，或钴铂叠层(Co/Pt)m，其中m可以是正整数。第二钉扎层118可以包括具有相同或不同量的层的第一钉扎层114的组成的反向。例如，第二钉扎层118可以包括相互堆叠的镍层和钴层(Ni/Co)n，或钯钴叠层(Pd/Co)n，或铂钴叠层(Pt/Co)n，其中n可以是正整数。过渡层112可以设置在第一钉扎层114和参考层106之间。过渡层112由非磁性材料制成并且被配置为缓冲层、晶格匹配层、扩散势垒。作为示例，过渡层112可以包括钽(Ta)、钨(W)、钼(Mo)、铪(Hf)、或CoFeW。

[0026] 图2示出根据本发明的一些实施例的包含若干MTJ存储器单元100的存储器器件200。每个MTJ存储器单元100包括MTJ存储器元件102和存取晶体管104。MTJ存储器单元100以M列(位)和N行(字)排列，并且在图2中标记为CROW-COLUMN。字线(WL)沿各自的行延伸并且沿各自的行耦合到存取晶体管104的栅电极。位线(BL)和源极线(SL)沿着相应的列延伸，其中BL耦合到MTJ存储器元件102的自由层，并且SL通过存取晶体管104耦合到MTJ存储器元件
102的参考层。例如，在存储器器件200的行1中，单元C1-1到CM-1可通过激活字线WL1形成可访问的M-位数据字。因此，当WL1被激活时，可以通过位线BL1至BLM和/或通过源极线SL1至SLM向各个单元C1-1至CM-1写入数据状态或从各个单元C1-1至CM-1读取数据状态。每列还具有用于在读取操作期间从列的访问单元检测存储的数据状态的感测放大器(S/A)。因此，使用分别与列1到M相关联的感测放大器电路202(S/A C1到S/A CM)来感测所存取的单元中的数据。例如，当WL1被激活(其他WLs被去激活)时，位线(分别为BL1到BLM)产生对应于存储在被存取的存储器单元(分别地C1-1到CM-1中)的相应数据状态的相应偏置；并且感测放大器(分别为S/A C1至S/A CM)检测来自位线(分别为BL1至BLM)的数据状态。

[0027] 在对行1的典型写入操作期间，将电压VWL施加到字线WL1，其中VWL通常大于或等于存取晶体管104的阈值电压，从而导通行1内的存取晶体管并将位线BL1至位线BLM耦合到所存取的单元(例如，存储器单元C1-1到C1-M)中的MTJ存储器元件102。将合适的电压施加到位线BL1至位线BLM和源极线SL1至源极线SLM，其中每个位线上的电压表示要写入附加到该位线的存储器单元的数据值。当存取行1时，其他行(WL2-WLN)的字线保持关闭，使得其他单元的MTJ存储器元件保持隔离并且不被写入或读取。

[0028] 在行1的典型读取操作期间，电压VWL再次施加到字线WL1以导通存取晶体管104并将位线BL1到位线BLM耦合到所存取的单元(C1-1至C1-M)的MTJ存储器元件。然后，MTJ存储器元件基于它们的存储状态通过存取晶体管104将电荷放电到位线BL1到位线BLM，从而使位线电压BL1至位线电压BLM改变。位线电压的变化量取决于被存取的MTJ存储器元件102的状态。为了确定被存取的MTJ存储器元件的状态是“1”还是“0”，每个感测放大器202的一个差分输入端子耦合到列的位线(例如，S/A C1耦合到位线BL1)并且另一差分感测放大器输入耦合到参考电压(例如，在该示例中为参考位线REFBL1)。根据单元位线BL1相对于REFBL1上的参考电压是高还是低，感测放大器返回“1”或“0”。

[0029] 应当理解，取决于实现，电流可以在各个方向上流动。在一些实施例中，读取电流从BL流到SL。然而，在其他实施例中也可以发生向后读取，其中读取电流从SL流向BL。此外，整个MTJ结构可以颠倒制造并且称为顶部钉扎MTJ。因此，在顶部钉扎MTJ的情况下，BL更靠近参考层106，并且SL更靠近自由层108。

[0030] 图3示出可以在图2的存储器器件200中使用的读取电路300的一些实施例的框图。为简单起见，图3中显示MTJ存储器单元100，尽管它将是可以理解，附加的存储器单元可以经由与图2一致的位线BL和源极线SL与所示的MTJ存储器单元100并联排列。读取电路300包括读取偏置电路302。在读取操作期间，读取偏置电路302为MTJ存储器单元100和参考单元
100′提供读取电压Vread，并且相应地输出输出信号。电流镜电路可以用作读取偏置电路的负载。感测放大器304可以用于通过处理读取偏置电路302的输出信号来产生数字输出信号。例如，读取偏置电路302可以感测流过MTJ单元100的读取电流IMTJ和流过参考单元的参考电流IRef并且产生感测电压V_mtj和参考电压V_ref以馈入感测放大器304。读取使能电路308可以在读取操作期间上拉电压电平(例如，位线BL上的电压电平)，并且下拉电路310可以在读取操作期间下拉电压电平(例如，源极线SL上的电压电平)。

[0031] 第一非线性电阻器(NLR)器件310串联耦合到MJT单元100并为读取电流IMTJ提供传输路径。第一NLR器件310可以在读取偏置电路302和读取使能电路306之间连接。第一NLR器件310被配置为提供为流过MTJ单元100的电流提供调节的电阻。随着施加在第一NLR器件310上的电压增加，第一NLR器件310的电阻可以减小。在一些实施例中，第一NLR器件310是S型负电阻(NR)，诸如向前偏置的晶闸管(例如，硅控制整流器(SCR)、两端开关元件、三端开关元件等)。

[0032] 在一些另外的实施例中，第二NLR器件312还串联耦合到参考单元100′并提供对参考电流Iref的调节。第二NLR器件312可以与第一NLR器件310并联地连接在读取偏置电路302和读取使能电路306之间。第二NLR器件312提供对参考电流IREF的调节，使得参考电流IREF下降在P状态和AP状态的读取电流之间的范围内。第二NLR器件312可以具有与第一NLR器件310相同或相似的特征。作为示例，对于诸如正向偏置晶闸管(例如，SCR、两端开关元件、三端开关元件等)的S型负电阻(NR)、反向偏置齐纳二极管、或等效晶体管电路，参考单元不需要NLR，因为RAP+RNLR和RP+rNLR之间的间隔应该很大；但对于正向偏置的常规二极管(例如，pn二极管、肖特基二极管)或等效晶体管电路，由于RNLR和rNLR可能非常接近，因此也应在参考单元的读取路径中添加NLR。

[0033] 图4A和图4B更详细地示出存储器阵列的数据路径400a和400b的示意图。数据路径400a或数据路径400b对应于图2的存储器阵列的单列，虽然连同一些标准的附加电路，为简单起见，图2中省略了这些附加电路。为清楚起见，数据路径400a或数据路径400b仅用单个MTJ存储器单元100示出，但是应当理解，附加存储器单元可以经由与图2一致的BL和SL与图示的MTJ存储器单元100并联布置。

[0034] 数据路径400a包括MTJ电流路径402和参考电流路径404，它们在VDD和VSS之间彼此并联布置。读取偏置电路302可以是差分放大器。读取偏置电路302可以包括包括用作MTJ电流路径402和参考电流路径404的负载的晶体管M3、晶体管M2的电流镜电路。晶体管M4和晶体管M6可以由来自均衡器的相同输入电压V4驱动。读取使能电路306可以包括在读取操作期间分别上拉MTJ电流路径402和参考电流路径404的电压电平的晶体管M5、晶体管M7。下拉电路308可以包括在读取操作期间分别下拉MTJ电流路径402和参考电流路径404的电压电平的晶体管M8、晶体管M10。当不需要读取操作时，读取使能电路306和下拉电路308切断读取电路。感测放大器304可以包括具有晶体管M11至晶体管M15的差分放大器。M13和M14由不同的电压V_mtj和V_ref驱动。M12和M11用作电流镜负载。M13和M14的电压输出在相应的漏极端子处被感测。例如，V01被馈入逆变器，该逆变器用作简单的感测放大器并且在该实现中对波形进行整形并确保输出的正确极性。感测放大器304被配置为通过将存储器单元100提供的电压(V_mtj)与参考存储器单元100′提供的参考电压(V_ref)进行比较来检测来自MTJ存储器单元100的数据状态。基于这些电压(V_mtj、V_Ref)，感测放大器304提供处于两种状态之一的输出电压(V_Out)，表示逻辑“1”或逻辑“0”，其存储在所存取的存储器单元100中。

[0035] MTJ电流路径402包括第一电流镜晶体管M3、第一上拉读取使能晶体管M7、MTJ存储器单元100(包括MTJ存储器元件MTJ和第一存取晶体管M1)、以及第一下拉读取使能晶体管M8。位线(BL)和源极线(SL)耦合到MTJ存储器单元100的相对端。BL耦合到MTJ存储器元件MTJ，并且SL耦合到第一存取晶体管M1并且通过第一存取晶体管M1与MTJ存储器元件MTJ分开。参考电流路径404包括第二电流镜晶体管M2；第二上拉读取使能晶体管M5；参考MTJ存储器单元100′(包括可以实现为在一些实施例中具有固定电阻的电阻器的参考MTJ存储器元件Ref、以及第二存取晶体管M9)；以及第二下拉读取使能晶体管M10。长度和电阻基本上等于BL和SL的长度和电阻的参考位线(BLRef)和参考源极线(SLRef)耦合到参考MTJ存储器单元100′的相对端。BLRef耦合到参考MTJ存储器元件Ref，并且SLRef耦合到第二存取晶体管M9并且通过第二存取晶体管M9与参考MTJ存储器元件Ref分离。

[0036] 控制信号被提供给字线节点WL和读取使能节点RE，以便于读取和写入操作。字线节点WL可以由电压源V2偏置，并且读取使能节点RE可以在读取和写入操作期间由电压源V3偏置。字线节点WL耦合到第一存取晶体管M1和第二存取晶体管M9的相应栅极。读取使能节点RE耦合到上拉晶体管M7、上拉晶体管M5和下拉晶体管M8、下拉晶体管MI0的相应栅极。在写入操作期间，读取使能节点RE通常为低(例如，0伏)，并且在读取操作期间通常为高(VDD)。

[0037] 第一NLR器件310耦合在MTJ电流路径402中。第一NLR器件310可以串联连接并且在第一上拉读取使能晶体管M7和第一电流镜晶体管M3之间。第一NLR器件310被配置为提供为流过MTJ电流路径402的电流提供调节的电阻。第一NLR器件310的电阻可随着施加在第一NLR器件310上的电压增加而减小，并且因此增加MTJ存储器单元的有效隧道磁阻(TMR)。MTJ单元的TMR定义为(RAP-RP)/(RPath+RP+RMOS)＝(IP-IAP)/IAP，其中RAP是反并联状态下MTJ元件的电阻；RP是MTJ元件在并联状态下的电阻；RPath是写入路径的电阻；RMOS是存取晶体管的电阻；IP是并行状态下的电流；以及IAP是处于反并行状态的电流。

[0038] 使用具有正隧道磁阻(TMR)的MTJ作为示例以用于说明。如果参考层和自由层的磁化方向处于平行取向，则MTJ处于低电阻状态(P-状态)。如果参考层和自由层的磁化方向处于反平行取向，则MTJ处于高电阻状态(AP-状态)。第一NLR器件310的插入增加Ip并减小Iap，因此增加TMR。当读取低电阻状态P-状态时，第一NLR器件310提供第一电阻(rnlr)，并且当读取高电阻状态AP-状态时，第二NLR器件310提供大于第一电阻(rnlr)的第二电阻(Rnlr)。因此，Ip和Iap之间的差增加。有效TMR变为：{(RAP-RP)+(Rnlr-rnlr)}/(RPath+RP+RMOS+rSD)。第一NLR器件310的插入还提供更多余量来设计参考存储器单元100′。参考电阻器Rref将在RAP+Rnlr和RP+rnlr之间的范围内，而不是在RAP和RP之间的较小范围内。参考存储器单元100′的参考电阻大于MTJ存储器单元100的第一电阻(RP)与第一NLR器件310的第一电阻(rnlr)之和且小于MTJ存储器单元100的第二电阻(RAP)和第一NLR器件310的第二电阻(Rnlr)之和。

[0039] 另外，第一NLR器件310的插入减小用于正向读取方向的RDR，因为AP-状态的读取电流减小。为了保持对P-状态的相同充电，需要增加读取电压。可能至少有以下三种方式：增加Vread；增加存取晶体管的栅极电压VG；或者增加Vread和VG。

[0040] 同样地，在一些另外的实施例中，第二NLR器件312还串联耦合到参考单元100′并提供对参考电流Iref的调节。第二NLR器件312可以与第一NLR器件310并联地连接在读取偏置电路302和读取使能电路306之间。第二NLR器件312可以具有与第一NLR器件310相同或相似的特征。

[0041] 图4B显示数据路径400b。与图4A中的数据路径400a相比，不存在第二NLR器件312。因此，M4连接到M5，而M6通过第一NLR器件310与M7分离。作为示例，对于诸如正向偏置晶闸管(例如，SCR、两端开关元件、三端开关元件等)的S型负电阻(NR)、反向偏置齐纳二极管、或等效晶体管电路，参考单元不需要NLR，因为RAP+RNLR和RP+rNLR之间的间隔应该很大；但对于正向偏置的常规二极管(例如，pn-二极管、肖特基二极管)或等效晶体管电路，由于RNLR和rNLR可能非常接近，因此也应在参考单元的读取路径中添加NLR。

[0042] 现在参考图5，关于定时/波形图提供数据路径400a、数据路径400b如何在读取操作期间操作的一些实施例的描述。图5显示在叠加在彼此上的单个MTJ存储器单元上的两个读取操作的波形，以显示电流和电压电平如何彼此相关。图6显示用于比较目的的没有NLR器件的读取操作的两次读取操作的波形。对于第一读取操作，MTJ处于并行状态，使得第一读取操作返回低电压(例如，逻辑“0”)。对于第二读取操作，MTJ处于反并行状态，使得第二读取操作返回高电压(例如，逻辑“1”)。如图5和图6所示，当V(re)有效以使读取操作时，V(scr_gate)有效，并且V_mtj响应于I(Mtj)而改变。SA可以根据V01生成V_out，其响应于V_mtj而改变。对于没有图6所示的NLR器件的比较电路，IP为50.6μA；IAP为44.1μA，因此感测的TMR约为14.74％。读取时间约为7.4纳秒。调节SCR栅极电压以确保P-状态电流IP相同以用于比较目的。从图6所示的模拟波形，所公开的读取操作中的IP为50.4μA；IAP为32.9μA，因此，感测的TMR约为53.19％。从波形中还可以看出，读取时间约为5.4纳秒。因此，与图6的读取操作相比，减少图5所公开的读取操作的AP-状态电流IAP，并且所提出的电路的TMR相对较高。此外，所公开的电路可以以更高的读取速度执行读取操作。

[0043] 图7示出集成电路700的一些实施例的截面图，其包括设置在集成电路700的互连结构704中的MTJ存储器元件102a、MTJ存储器元件102b。集成电路700包括衬底706。例如，衬底706可以是块状衬底(如，块状硅衬底)或绝缘体上硅(SOI)衬底。所示实施例描绘了一个或多个浅沟槽隔离(STI)区708，其可以包括衬底706内的电介质填充沟槽。

[0044] 两个存取晶体管710、存取晶体管712设置在STI区708之间。存取晶体管710、存取晶体管104分别包括存取栅电极714、存取栅电极716；分别存取栅极电介质718、存取栅极电介质720；存取侧壁间隔件722；源极/漏极区724。源极/漏极区724设置在衬底706内的存取栅电极714、716之间以及与STI区域708之间，并且被掺杂以具有第一导电类型，其与分别位于栅极电介质718、720下方的沟道区的第二导电类型相反。例如，字线栅电极714、716可以被诸如铝、铜或它们的组合的多晶硅或金属掺杂。例如，字线栅极电介质718、720可以是诸如二氧化硅的氧化物或高k介电材料。例如，字线侧壁间隔件722可以是由氮化硅(Si3N4)制成的。

[0045] 互连结构704布置在衬底706上方且将器件(例如，晶体管710、104)彼此连接。互连结构704包括多个IMD层726、728、730，且多个金属化层732、734、736以交替的方式彼此叠加。IMD层726、IMD层728、IMD层730可以由，例如，低κ电介质(诸如未掺杂的硅酸盐玻璃)、或氧化物(诸如二氧化硅)制成。金属化层732、金属化层734、金属化层736包括形成在沟槽内且可以是由诸如铜、铝的金属制成的金属线738、金属线740、金属线742。接触件744从底部金属化层732延伸至源极/漏极区724和/或栅电极714、716，并且通孔746在金属化层732、金属化层734、金属化层736之间延伸。接触件744和通孔746延伸穿过可以是由介电材料制成的且可以在制造期间用作蚀刻停止层的介电保护层750、752。例如，介电保护层750、752可以是由诸如SiC的极低k介电材料制成的。接触件744和通孔746可以由诸如铜或钨的金属制成。

[0046] 被配置为存储相应数据状态的MTJ存储器元件102a、MTJ存储器元件102b被布置在相邻金属层之间的互连结构704内。MTJ存储器元件102a包括MTJ，MTJ包括钉扎层114、金属中间层116、参考层106、势垒层110、和自由层108。

[0047] 图8描述了如在图7至图8所示的切割线中指出的图7的集成电路700的顶视图的一些实施例。可以看出，在一些实施例中，当从上方观察时，MTJ存储器元件102a、MTJ存储器元件102b可以具有正方形/矩形或圆形/椭圆形形状。但是，在其他实施例中，例如，由于许多蚀刻工艺的实用性，所示方形的拐角可以变圆，导致具有带圆角的方形或具有圆形形状的MTJ存储器元件102a、MTJ存储器元件102b。MTJ存储器元件102a、MTJ存储器元件102b分别布置在金属线740上方，并且具有分别与金属线742直接电连接的上部，在一些实施例中，其间没有通孔或接触件。在其他实施例中，通孔或接触件将上部耦合到金属线742。

[0048] 图9示出从MTJ存储器单元读取的方法的一些实施例的流程图900。

[0049] 在操作902中，提供存储器器件。存储器器件包括磁隧道结(MTJ)电流路径和与MTJ电流路径并联的参考电流路径。MTJ电流路径包括与非线性电阻器件串联连接的MTJ存储器单元。在一些实施例中，该存储器器件可以，例如，对应于图1至图4B中所示的存储器器件和数据路径。

[0050] 在操作904，提供读取电压(VREAD)以产生穿过MTJ电流路径的MTJ电流(IMTJ)并产生穿过参考电流路径的参考电流(IREF)。在一些实施例中，MTJ电流可以对应于，例如，图5中的信号IMTJ，并且参考电流可以对应于，例如，图5中的信号IRef。

[0051] 在操作906，将参考电流IREF和MTJ电流IMTJ彼此进行比较以确定MTJ存储器单元在具有第一电阻的第一数据状态和具有笫二电阻的第二数据状态之间的状态。第一数据状态与第二数据状态不同。

[0052] 在操作908，感测存储器电流路径和参考电流路径之间的差分电流。基于所感测的差分电流检测电压检测信号。

[0053] 在操作910，缓冲电压检测信号以输出指示MTJ存储器器件的数据状态的数字信号。

[0054] 图10显示作为第一NLR器件310的MTJ存储器单元100和正向偏置SCR器件的串联连接的示例性负载线分析。MTJ存储器单元的P-状态和AP-状态的静态点在图中显示为V1/RP和V1/RAP。包括SCR器件的负电阻器件的IV曲线具有这样的区域，其中电压的差分增加与通过器件的电流的差分减小成比例，反之亦然，即IV特性具有负斜率。注意，该负斜率区斜率是不稳定的。因此，器件操作点位于负斜率区域两侧的正斜率区域中。P-状态和AP-状态的操作点被选择为负区域两侧的不同区域。用于所公开的读取路径的其他NLR器件可以类似地操作。SCR器件为MTJ的P-状态提供较小电阻rSCR，而SCR器件为AP-状态提供较大电阻RSCR。因此，P-状态和AP-状态的读取电压和接地之间的净电阻分别变为：RPath+RP+RMOS+rSCR和RPath+RAP+RMOS+RSCR。因此，有效TMR是没有SCR的(RAP-RP)/(RPath+RP+RMOS)。添加SCR后，新的有效TMR为{(RAP-RP)+(RSCR-rSCR)}/(RPath+RP+RMOS+rSCR)。因此，可以改善有效TMR，从而使得更容易检测P-状态和AP-状态的读取电流的差异。

[0055] 因此，在一些实施例中，本申请提供一种存储器器件。存储器器件包括磁隧道结(MTJ)电流路径。MTJ电流路径包括第一电流镜晶体管、第一上拉读取使能晶体管、MTJ存储器单元、第一下拉读取使能晶体管、以及第一非线性电阻器件。MTJ存储器单元包括MTJ存储器元件和第一存取晶体管。位线耦合在第一上拉读取使能晶体管和MTJ存储器单元之间。源极线耦合在MTJ存储器元件和第一下拉读取使能晶体管之间。第一非线性电阻器件串联耦合并且在第一上拉读取使能晶体管和第一电流镜晶体管之间。第一非线性电阻器件被配置为当施加第一电压时提供第一电阻，并且当施加小于第一电压的第二电压时提供大于第一电阻的第二电阻。

[0056] 在其它实施例中，本申请提供一种存储器器件。存储器器件包括磁隧道结(MTJ)电流路径和与参考电流路径。MTJ电流路径包括第一电流镜晶体管、第一上拉读取使能晶体管、MTJ存储器单元、第一下拉读取使能晶体管。源极线耦合在MTJ存储器元件和第一下拉读取使能晶体管之间。位线耦合在第一上拉读取使能晶体管和MTJ存储器单元之间。参考电流路径与MTJ电流路径并联。参考电流路径包括第二电流镜晶体管、第二上拉读取使能晶体管、参考存储器单元、和第二下拉读取使能晶体管。参考位线耦合在第二上拉读取使能晶体管和参考存储器单元之间。参考源极线耦合在参考存储器单元和第二下拉读取使能晶体管之间。第一非线性电阻器件耦合在第一上拉读取使能晶体管和第一电流镜晶体管之间。第一非线性电阻器件被配置为增加MTJ电流路径的有效隧道磁阻(TMR)。

[0057] 在其他实施例中，本公开提供一种用于从存储器器件读取的方法。该方法包括提供与MTJ电流路径并联的磁隧道结(MTJ)电流路径和参考电流路径，其中MTJ电流路径包括与非线性电阻器件串联连接的MTJ存储器单元。该方法还包括提供读取电压(VREAD)以生成通过MTJ电流路径的MTJ电流(IMTJ)并且生成通过参考电流路径的参考电流(IREF)。该方法还包括将参考电流IREF和MTJ电流IMTJ彼此进行比较，以确定MTJ存储器单元在具有第一电阻的第一数据状态和具有第二电阻的第二数据状态之间的状态。第一数据状态与第二数据状态不同。

[0058] 根据本申请的实施例，提供了一种存储器器件，包括：磁隧道结(MTJ)电流路径，所述MTJ电流路径包括：第一电流镜晶体管；与所述第一电流镜晶体管串联连接的第一上拉读取使能晶体管；与所述第一上拉读取使能晶体管串联连接并且包括MTJ存储器元件和第一存取晶体管的MTJ存储器单元；与所述MTJ存储器单元串联连接的第一下拉读取使能晶体管；以及串联连接并且在所述第一上拉读取使能晶体管和所述第一电流镜晶体管之间连接的第一非线性电阻器件，其中所述第一非线性电阻器件被配置为在施加第一电压时提供第一电阻并且当施加小于所述第一电压的第二电压时大于所述第一电阻的第二电阻。

[0059] 根据本申请的实施例，其中所述第一非线性电阻器件是S型负电阻器或等效子电路。

[0060] 根据本申请的实施例，其中所述第一非线性电阻器件是硅控整流器(SCR)或三端开关元件。

[0061] 根据本申请的实施例，还包括：与所述MTJ电流路径并联的参考电流路径，所述参考电流路径包括：第二电流镜晶体管；与所述第二电流镜晶体管串联连接的第二上拉读取使能晶体管；包括参考MTJ存储器元件和第二存取晶体管的参考存储器单元；第二下拉读取使能晶体管；以及在所述第二上拉读取使能晶体管和所述第二电流镜晶体管之间耦合的第二非线性电阻器件。

[0062] 根据本申请的实施例，还包括：具有第一输入端和第二输入端的用于配置接收差分输入信号的感测放大器，所述第一输入端耦合至所述MTJ电流路径上的第一节点并且所述第二输入端耦合至所述参考电流路径上的第二节点。

[0063] 根据本申请的实施例，其中所述感测放大器的所述第一输入端耦合到的所述MTJ电流路径的所述第一节点位于所述第一电流镜晶体管与所述第一上拉读取使能晶体管之间。

[0064] 根据本申请的实施例，其中所述感测放大器的所述第二输入端耦合到的所述MTJ电流路径的所述第二节点位于所述第二电流镜晶体管与所述第二上拉读取使能晶体管之间。

[0065] 根据本申请的实施例，其中所述MTJ存储器单元被配置以在第一数据状态与第二数据状态之间切换，所述第一数据状态具有第一电阻且所述第二数据状态具有大于所述第一数据的第二电阻。

[0066] 根据本申请的实施例，其中，源极线耦合在所述MTJ存储器元件和所述第一下拉读取使能晶体管之间；以及其中，位线耦合在所述第一上拉读取使能晶体管和所述MTJ存储器单元之间。

[0067] 根据本申请的实施例，其中，所述MTJ存储器元件包括：连接到所述位线的铁磁自由层；连接到所述源极线的铁磁参考层；以及设置在所述铁磁参考层和所述铁磁自由层之间并将所述铁磁参考层和所述铁磁自由层分开的非磁性势垒层。

[0068] 根据本申请的实施例，提供了一种存储器器件，包括：磁隧道结(MTJ)电流路径，包括第一电流镜晶体管、第一上拉读取使能晶体管、MTJ存储器单元、和第一下拉读取使能晶体管，其中源极线耦合在所述MTJ存储器单元和所述第一下拉读取使能晶体管；并且其中位线耦合在所述第一上拉读使能晶体管和所述MTJ存储单元之间；与所述MTJ电流路径并联的参考电流路径，所述参考电流路径包括第二电流镜晶体管、第二上拉读取使能晶体管、参考存储器单元、和第二下拉读取使能晶体管，其中参考位线耦合在所述第二上拉读取使能晶体管和所述参考存储器单元之间，并且其中参考源极线耦合在所述参考存储器单元和所述第二下拉读取使能晶体管之间；以及耦合在所述第一上拉读取使能晶体管和所述第一电流镜晶体管之间的所述MTJ电流路径中的第一非线性电阻器件，其中所述第一非线性电阻器件被配置为增加所述MTJ电流路径的有效隧道磁阻(TMR)。

[0069] 根据本申请的实施例，其中所述第一非线性电阻器件包括S型负电阻器。

[0070] 根据本申请的实施例，其中所述参考电流路径进一步包括耦合在所述第二上拉读取使能晶体管与所述第二电流镜晶体管之间的第二非线性电阻器件。

[0071] 根据本申请的实施例，其中所述MTJ存储器单元被配置以在第一数据状态与所述第二数据状态之间切换，所述第一数据状态具有第一电阻(RP)且所述第二数据状态具有大于所述第一电阻的第二电阻(RAP)；其中，所述第一非线性电阻器件被配置为当读取所述第一数据状态时提供第一电阻(rnlr)，并且当读取所述第二数据状态时提供大于所述第一电阻(rnlr)的第二电阻(rnlr)。

[0072] 根据本申请的实施例，其中所述参考存储单元的参考电阻大于所述MTJ存储器单元的所述第一电阻(RP)与所述第一非线性电阻的所述笫一电阻(rnlr)之和；以及其中所述参考存储器单元的参考电阻小于所述MTJ存储器单元的所述第二电阻(RAP)和所述第一非线性电阻器的所述第二电阻(Rnlr)之和。

[0073] 根据本申请的实施例，还包括：具有第一输入端和第二输入端的用于配置接收差分输入信号的感测放大器，所述第一输入端耦合至所述MTJ存储器单元并且所述第二输入端耦合至所述参考存储器单元。

[0074] 根据本申请的实施例，提供了一种用于从MTJ存储器器件读取的方法，包括：提供与所述MTJ电流路径并联的磁隧道结(MTJ)电流路径和参考电流路径，其中所述MTJ电流路径包括与非线性电阻器件串联连接的MTJ存储器单元；提供读取电压(VREAD)以产生通过所述MTJ电流路径的MTJ电流(IMTJ)并且产生通过所述参考电流路径的参考电流(IREF)；以及将所述参考电流IREF和MTJ电流IMTJ彼此进行比较，以确定所述MTJ存储器单元在具有第一电阻的第一数据状态和具有第二电阻的第二数据状态之间的状态，所述第一数据状态不同于所述第二数据状态。

[0075] 根据本申请的实施例，还包括：感测所述存储器电流路径和所述参考电流路径之间的差分电流，并且基于所感测的差分电流提供电压检测信号；以及缓冲所述电压检测信号以输出指示所述MTJ存储器器件的数据状态的数字信号。

[0076] 根据本申请的实施例，其中，当所述MTJ存储器器件处于低电阻状态，所述第一非线性电阻器件提供第一电阻(rnlr)并且当所述MTJ存储器器件处于低电阻状态时所述第一非线性电阻器件提供大于所述第一电阻(rnlr)的第二电阻(Rnlr)。

[0077] 根据本申请的实施例，其中，所述第一非线性电阻器件针对所述第一数据状态和所述第二数据状态的操作点被选择为在所述第一非线性电阻器件的IV特征曲线的负区域的任一侧上的不同区域。

[0078] 以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

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