用于苛刻介质的基于CMOS的器件
阅读：160发布：2020-05-11
专利汇可以提供用于苛刻介质的基于CMOS的器件专利检索，专利查询，专利分析的服务。并且本 申请 公开了用于苛刻介质的基于CMOS的器件。一种 半导体 器件(100)，包括：第一掺杂半导体层(112)、第二掺杂半导体层(122)、 氧 化物层(127)，并且包括互连(129)，该氧化物层(127) 覆盖 第一掺杂半导体层(112)和第二掺杂半导体层(122)；第一掺杂半导体层借助互连(129)与第二掺杂半导体层(122)电连接，该互连(129)跨越第二掺杂半导体层(122)的 侧壁 (133)；互连包括所述氧化物层(127)中的金属填充的狭缝(123)；至少一个 电子 组件(115)，被形成在第一半导体层(112)和/或第二半导体层(122)中；该半导体器件还包括 钝化 层(128)，该 钝化层 (128)覆盖第一掺杂半导体层(112)、第二掺杂半导体层(122)和氧化物层(127)。，下面是用于苛刻介质的基于CMOS的器件专利的具体信息内容。
1.一种半导体器件(100)，包括：
第一掺杂半导体层(112)、第二掺杂半导体层(122)、氧化物层(127)，并且包括互连(129)，所述氧化物层(127)覆盖所述第一掺杂半导体层(112)和所述第二掺杂半导体层(122)，
其中，所述互连的第一部分与所述第一掺杂半导体层(112)电连接，并且所述互连的第二部分与所述第二掺杂半导体层(122)电连接，并且其中，所述互连在所述第一部分与所述第二部分之间的部分跨越所述第二掺杂半导体层(122)的侧壁(133)，其中，所述互连包括所述氧化物层(127)中的金属填充的狭缝(123)，并且其中，至少一个电子组件(115)被形成在所述第一半导体层(112)和/或所述第二半导体层(122)中，
所述半导体器件还包括钝化层(128)，所述钝化层(128)覆盖所述第一掺杂半导体层(112)、所述第二掺杂半导体层(122)和所述氧化物层(127)。
2.根据权利要求1所述的半导体器件(100)，包括：
第一导电类型的深阱(112)或第一导电类型的基底中的第二导电类型的阱(114)，所述第一导电类型与所述第二导电类型相反，其中，所述第一导电类型的所述深阱(112)或所述基底被实现在所述第一掺杂半导体层(112)中，
其中，所述电子组件(115)中的至少一个电子组件(115)存在于所述第二导电类型的所述阱(114)中，
其中，所述第二半导体层(122)存在于所述钝化层(128)与所述电子组件(115)之间，并且其中，所述氧化物层(127)存在于所述第二半导体层(122)上方、所述阱(114)上方、并且在所述第一导电类型的所述深阱或基底(112)上方。
3.根据权利要求2所述的半导体器件(100)，包括至少一个导电路径(121)，所述导电路径(121)被连接在所述至少一个电子组件(115)与至少一个通孔(131)之间，所述至少一个通孔(131)穿过所述钝化层(128)与接合焊盘(130)连接。
4.根据权利要求1所述的半导体器件(100)，所述半导体器件包括场氧化物(120)，其中，所述场氧化物(120)存在于所述第二掺杂半导体层(122)与所述第一掺杂半导体层(112)之间。
5.根据权利要求1所述的半导体器件(100)，其中，所述钝化具有Si3N4或类金刚石碳或金刚石或SiC或Al2O3的化学计量结构。
6.根据权利要求1所述的半导体器件(100)，其中，所述第二掺杂半导体层(122)和/或所述第一掺杂半导体层(112)至少部分地覆盖有金属合金(124)。
7.根据权利要求3所述的半导体器件(100)，其中，所述至少一个导电路径(121)包括阱(114)中所述第二导电类型的高掺杂路径(116)。
8.根据权利要求3所述的半导体器件(100)，其中，所述至少一个导电路径(121)包括所述电子组件(115)与所述至少一个通孔(131)之间的多晶硅层。
9.根据权利要求8所述的半导体器件(100)，其中，作为所述导电路径的(121)的部分的所述多晶硅层被图案化。
10.根据权利要求3所述的半导体器件(100)，其中，所述至少一个导电路径(121)包括金属填充的狭缝(123)，所述金属填充的狭缝(123)平行于电流在所述导电路径中流动时所述电流的方向。
11.根据权利要求1所述的半导体器件(100)，其中，所述金属填充的狭缝(123)通过高掺杂接触件(125)与所述第一掺杂半导体层(112)电连接。
12.根据权利要求3所述的半导体器件(100)，其中，所述至少一个导电路径(121)包括覆盖有金属合金(124)的结构化多晶半导体材料。
13.一种用于制造半导体器件的方法(200)，所述方法包括：
提供(210)第一掺杂半导体层(112)，
提供(220)第二掺杂半导体层(122)，
其中，所述第一掺杂半导体层和所述第二掺杂半导体层被提供成使得在所述第一半导体层和/或所述第二半导体层中形成至少一个电子组件，
在所述第二掺杂半导体层(122)上方和在所述第一掺杂半导体层(112)上方沉积(230)氧化物层(127)，
移除(240)所述氧化物层(127)的部分，以在所述第一掺杂半导体层(112)上方、在所述第二掺杂半导体层(122)的侧壁(133)上方、以及在所述第二掺杂半导体层(122)上方在所述氧化物层中获得狭缝(123)，
用金属填充(250)所述狭缝，由此在所述第一掺杂半导体层(112)与所述第二掺杂半导体层(122)之间创建电互连(129)，
在所述第一掺杂半导体层(112)和所述第二掺杂半导体层(122)上方以及所述氧化物层(127)上方提供(260)钝化层(128)。
14.根据权利要求13所述的方法，所述方法还包括：
提供从所述至少一个电子组件(115)开始的至少一个导电路径(121)，
穿过所述钝化层(128)提供至少一个通孔(131)，使得所述通孔与所述导电路径(121)连接并且与所述通孔上的接合焊盘连接。
15.根据权利要求14所述的方法，其中，所述导电路径由至少一个金属填充的狭缝创建。
用于苛刻介质的基于CMOS的器件
技术领域
背景技术
[0002] 图1示出了在CMOS工艺中实现的多晶硅14与单晶硅11之间的标准连接。阱掺杂10可以存在于单晶硅11中。多晶硅14在场氧化物13的顶部上被沉积并且被图案化。多晶硅14的侧面覆盖有绝缘体，该绝缘体具有侧壁钝化15(诸如氧化物或氮化物)。未被场氧化物覆盖的单晶硅11和多晶硅14被同时注入。然后发生扩散以形成源极和漏极接触件12。然后金属被沉积并且在退火步骤期间将其溶解到单晶硅和多晶硅中以形成硅化物16。未溶解的金属被蚀刻掉而硅化物16依然存在。获得与单晶硅11和/或多晶硅14连接的第一金属导体层18是通过沉积第一高密度等离子体(HDP)氧化物19、接着在第一HDP氧化物19中蚀刻接触孔以提供到多晶硅14的硅化物通路、并且同时蚀刻其他孔以提供到单晶硅11的硅化物通路来实现的。接触孔填充有金属插塞17，并且用第一金属导体18沉积来制造不同插塞之间的连接。该第一金属18的图案化限定了哪些接触件是连接的以及哪些接触件是不连接的。然后，可以从沉积第二HDP氧化物20开始应用另一金属层处理的工艺。结果，单晶硅11通过金属接触插塞17的顶部上的金属线18电连接到多晶硅14的结构。通常，使用铜或铝来形成该第一金属导体18。
[0004] 在图1中，第二HDP氧化物20被沉积在第一金属18上方和第一HPD氧化物19上方，并且在器件的顶部上存在PECVD氮化物21。
[0005] 代替通过第一金属层，原则上可以通过烧结在单晶硅14上限定的多晶硅11的边缘22来创建单晶硅11-多晶硅14接触件。图2的左边示出了此类接触件的截面。在使多晶硅14图案化期间，在没有场氧化物的区域中靠近多晶硅边缘的栅极氧化物也被移除。在漏极/源极12注入和扩散之后，执行用于硅化物16的金属溅射，随后其也覆盖多晶硅的边缘。在退火步骤期间，金属扩散到硅中，并且硅扩散到金属中。结果，硅化物16在硅表面生长，因此在单晶硅12上生长的硅化物16将连接到在多晶硅14的边缘处生长的硅化物16并桥接薄栅极氧化物23，从而形成边缘接触件22。为了确保在CMOS晶体管的栅极和源极/漏极扩散之间没有形成单晶硅和多晶硅之间的此类接触件，通常在多晶硅14的边缘处限定侧壁钝化15，如US4622735中所述那样。通常，不对该侧壁钝化23执行光刻。在该示例中，当屏蔽的压阻器与CMOS晶体管集成在一起时，必须跳过侧壁钝化23的处理以使单晶硅-多晶硅接触件被蚀刻掉或必须被局部地蚀刻掉。因此，通过在多晶硅的边缘上创建硅化物来创建单晶硅-多晶硅接触件是CMOS处理的非标准方式。对于CMOS处理通常不需要在侧壁进行溅射，并且因此需要特殊控制以确保多晶硅边缘处的机械连接和电连接。标准CMOS工艺可能需要修改以确保正确的单晶硅-多晶硅接触件。必须开发专用过程控制模块，以监控大规模生产期间的单晶硅-多晶硅接触件的质量。
[0006] 如果不可能使用铜铝互连，则替代的现有技术解决方案会导致连接线的电阻增加。下表说明了不同类型互连的电阻。1μm铝的顶部金属层对于CMOS处理(例如图1中的金属18)是非常常见的，并且可以用作电阻率的基准标记。该表示出了掺杂有硅化物的硅的薄层电阻(sheet resistance)具有比铝的薄层电阻高两个数量级的薄层电阻率：
[0007]
[0008] 对于苛刻介质，通常使用0.2μm厚的铂层，其中在厚度(成本)和得到比1μm铝的电阻率高出一个数量级的电阻率的电阻率之间折衷。
[0009] 鉴于互连的良好导电性和在苛刻介质中的可靠操作的这种组合，因此在需要对苛刻介质稳健的半导体器件中以及在生产这些半导体器件的方法中仍存在改善的空间。
发明内容
[0010] 本发明的实施例的目的是提供一种在苛刻介质中提供可靠性的半导体器件，并提供一种用于制造这种半导体器件的方法。
[0011] 上述目标通过根据本发明的方法和设备来实现。
[0012] 在第一方面，本发明的实施例涉及一种半导体器件。此种半导体器件包括第一掺杂半导体层、第二掺杂半导体层、覆盖该第一掺杂半导体层和第二掺杂半导体层的氧化物层。
[0013] 该半导体器件还包括互连。该互连的第一部分与第一掺杂半导体层电连接，并且该互连的第二部分与第二掺杂半导体层电连接。该互连在第一侧与第二侧之间的部分跨越第二掺杂半导体层的侧壁。该互连包括氧化物层中金属填充的狭缝。在本发明的实施例中，该金属填充的狭缝使第一掺杂半导体层与第二掺杂半导体层电连接。
[0014] 在第一半导体层和/或第二半导体层中形成至少一个电子组件。
[0015] 半导体器件还包括钝化层，其覆盖第一掺杂半导体层和第二掺杂半导体层、以及氧化物层。
[0016] 本发明实施例的优点是钝化层提供苛刻介质中半导体器件(例如传感器)的可靠性。本发明的实施例的优势在于，所有导电路径都存在于钝化层下方，因为这允许避免连接路径之间的漏电流，尤其是当半导体器件暴露于水分时。
[0017] 本发明的实施例的优势在于，第一掺杂半导体层与第二掺杂半导体层之间的接触是通过金属填充的狭缝来实现的，并且提供互连不要求金属堆叠。
[0018] 优势在于，根据本发明实施例的半导体器件可以使用标准CMOS生产设施来生产。
[0019] 在本发明的实施例中，接合焊盘由贵金属制成。
[0020] 在本发明的实施例中，半导体器件包括在第一导电类型的深阱中的或第一导电类型的基底中的第二导电类型的阱，该第一导电类型与第二导电类型相反。在该情况下，第一导电类型的深阱或基底与第一掺杂半导体层对应。
[0021] 这些电子组件中的至少一个存在于第二导电类型的阱中。
[0022] 第二半导体层存在于钝化层与该电子组件之间，并且氧化物层存在于第二半导体上方，在阱上方以及在第一导电类型的深阱或基底上方。
[0023] 在本发明的实施例中，半导体器件包括连接在至少一个电子组件与至少一个通孔之间的至少一个导电路径，该通孔穿过钝化层与接合焊盘连接。
[0024] 本发明的实施例的优势是，通过在该至少一个通孔与电子组件之间提供导电路径，可以将通孔和电子组件彼此隔开某个距离。
[0025] 在本发明的实施例中，半导体器件包括场氧化物，其中，场氧化物存在于第二掺杂半导体层与第一掺杂半导体层之间。
[0026] 如果阱存在于第一掺杂半导体层中，则场氧化物可以存在于第二掺杂半导体层和阱之间。
[0027] 在本发明的实施例中，场氧化物在电子组件与在电子组件的顶部上充当屏蔽件的多晶硅之间提供间隔件，并且防止该多晶硅屏蔽件调制该屏蔽件下方的低掺杂区域。在本发明的实施例中，场氧化物下方的区域具有比没有场氧化物生长的区域更低的掺杂。在本发明的实施例中，这些低掺杂区域被用作电子组件(例如压敏电阻)。本发明实施例的优势在于，阱与多晶硅屏蔽件之间的电绝缘是由场氧化物提供的。
[0028] 在本发明的实施例中，第二半导体层可存在于接合焊盘下方。
[0030] 本发明的实施例的优势在于通过提供具有化学计量结构的钝化来提高化学和机械稳健性。
[0031] 在本发明的实施例中，第二掺杂半导体层和/或第一掺杂半导体层至少部分地覆盖有金属合金。
[0032] 第二掺杂半导体层例如可以是多晶硅屏蔽件，并且金属合金例如可以是硅化物。为了避免CTE不匹配，在电子组件(例如，感测元件)上方最好不要有金属合金。因此，金属合金有时仅部分地覆盖第二掺杂半导体层。
[0033] 金属合金的优势在于它可以得到第二掺杂半导体层与第一掺杂半导体层之间的改善的接触(较低的电阻率)。
[0034] 在本发明的实施例中，该至少一个电子组件是压敏电阻(piezo-resistor)。这些半导体器件可配置成使得它们可以被用作压力传感器。
[0035] 在本发明的实施例中，至少一个导电路径包括阱中第二导电类型的高掺杂路径。
[0036] 在本发明的实施例中，该至少一个导电路径包括电子组件与该至少一个通孔之间的多晶硅层。
[0037] 在本发明的实施例中，作为导电路径的部分的多晶硅层被图案化。
[0038] 本发明实施例的优势在于通过图案化多晶硅层来增加导电性。在本发明的实施例中，图案化导致垂直于电流方向的多晶硅结构的增加的表面。在本发明的实施例中，其中多晶硅结构用硅化物覆盖，这引起在电流方向上硅化物的量增加，并且因此线电导率可以比平坦多晶硅结构高至少两倍。
[0039] 在本发明的实施例中，至少一个导电路径包括平行于电流在该导电路径中流动时的电流方向的金属填充的狭缝。
[0040] 在本发明的实施例中，金属填充的狭缝通过高掺杂接触件与第一掺杂半导体层电连接。
[0041] 在本发明的其中第一掺杂半导体层是第一导电类型的深阱的实施例中，高掺杂接触件也可以是第一导电类型的。
[0042] 在本发明的实施例中，该至少一个导电路径包括结构化多晶半导体材料(例如，硅)，该结构化多晶半导体材料覆盖有金属合金。结构化多晶半导体材料部分地变为金属合金。由此，金属在多晶材料中扩散，以使得剩余部分覆盖有金属合金。
[0043] 在本发明的实施例中，金属合金在第二半导体层(例如，多晶硅)的沉积之后并且在氧化物层的沉积之前被添加。该金属合金例如可以是硅化物。
[0044] 本发明实施例的优势在于通过在作为路径的部分的硅的顶部上提供金属合金，导电路径的电导率甚至更高。
[0045] 在第二方面，本发明的实施例涉及一种用于制造半导体器件的方法。该方法包括：
[0046] -提供第一掺杂半导体层并提供第二掺杂半导体层，其中，该第一掺杂半导体层和第二掺杂半导体层被提供成使得在该第一和/或第二掺杂半导体层中形成至少一个电子组件，
[0047] -在第二掺杂半导体层上方和第一掺杂半导体层上方沉积氧化物层，[0048] -移除氧化物层的部分，以在第一掺杂半导体层上方、在第二掺杂半导体层的侧壁上方、以及在第二掺杂半导体层上方在该氧化物层中获得狭缝，
[0049] -用金属填充该狭缝，由此在第一掺杂半导体层与第二掺杂半导体层之间创建电互连，
[0050] -在第一掺杂半导体层和第二掺杂半导体层上方以及氧化物层上方提供钝化层。
[0051] 本发明的实施例的优势在于，第一掺杂半导体层(例如，深阱)与第二掺杂半导体层(例如，多晶硅屏蔽件)之间的接触件通过制成金属填充的狭缝来制造，因为这允许在高温下施加钝化层。通过增加温度，可以减少错位和空隙并且可以获得晶体结构。晶体结构的优势在于，它们蚀刻速度更慢，因此比具有相同原子组合的无定形材料更稳健抵抗苛刻的环境。在本发明的实施例中，使用低压化学气相沉积来施加钝化层。
[0052] 在本发明的实施例中，第一掺杂半导体层是第一导电类型深阱或第一导电类型的基底。电子组件可存在于深阱中或基底中的阱中。
[0053] 在本发明的实施例中，第二掺杂半导体层是多晶硅屏蔽件。该屏蔽件可被提供在电子组件上方，在该电子组件的边缘处不具有侧壁保护。随后在多晶硅屏蔽件的边缘与在多晶硅的边缘处不存在场氧化物所在的区域中的基底之间形成硅化物。
[0054] 在本发明的实施例中，方法还包括：
[0055] -提供从所述至少一个电子组件开始的至少一个导电路径，
[0056] -穿过钝化层提供至少一个通孔，使得该通孔与导电路径连接并且与通孔上的接合焊盘连接。
[0057] 在本发明的实施例中，导电路径由至少一个金属填充的狭缝创建。
[0058] 在本发明的实施例中，金属填充的狭缝被创建在第二掺杂半导体层的顶部上。其例如可被创建在第二掺杂半导体层的顶部上的氧化物的狭缝中。
[0059] 在本发明的实施例中，导电路径是第二类型的掺杂导电路径，并且与第一类型的深阱形成二极管。在该情况下，电容和漏电流与导电路径的表面成比例。通过在场氧化物顶部上用金属填充的狭缝来限定导电路径，可以在漏电流和电容之间进行折衷。随后，电导率被降低，因为在金属填充的狭缝下方的硅化物中不发生传导。然而，电容和漏电流仅在感测元件中生成。
[0062] 图1示出了在CMOS工艺中实现的多晶硅与单晶硅之间的标准连接。
[0063] 图2示出了多晶硅与单晶硅之间的现有技术硅化物接触。
[0064] 图3示出了根据本发明示例性实施例的半导体器件的布局特征。
[0065] 图4示意性地示出了本发明的说明单晶硅-多晶硅接触件的实现方式的示例性实施例。
[0066] 图5示出了根据本发明实施例的作为低欧姆互连线的金属填充的狭缝互连。
[0067] 图6和图7示出了根据本发明的实施例的导电路径的可能实现方式。
[0068] 图8a和图8b示出了根据本发明实施例的包括场氧化物顶部上的多晶硅结构的导电路径。
[0069] 图9a和图9b示出了根据本发明实施例的包括场氧化物顶部上的钨填充的狭缝的导电路径。
[0070] 图10示出了针对IR传感器制造的现有技术的热电偶。
[0071] 图11示出了根据本发明实施例的用于IR传感器的热电偶。
[0072] 图12至图13示出了根据本发明实施例的方法的方法步骤。
[0073] 权利要求中的任何附图标记不应被解释为限制范围。在不同的附图中，相同的附图标记指示相同或相似的要素。
具体实施方式
[0074] 将就具体实施例且参考特定附图来描述本发明，但是本发明不限于此而仅由权利要求书来限定。所描述的附图仅是示意性的而非限制性的。在附图中，出于说明性目的，可将要素中的一些要素的尺寸放大且不按比例绘制。尺寸和相对尺寸不对应于对本发明的实施的实际缩减。
[0075] 说明书和权利要求书中的术语第一、第二等被用于区分相似要素，而不一定用于描述时间上、空间上、等级上或其他方式上的顺序。应当理解，如此使用的术语在适当的情况下是可互换的并且本文中所描述的本发明实施例与本文中所描述或图示的相比能够以其他顺序操作。
[0076] 另外，说明书和权利要求书中的术语顶部、之下以及类似术语被用于描述性目的并且不一定用于描述相对位置。应该理解，如此使用的这些术语在合适情况下可以互换，并且本文描述的本发明的实施例能够以除了本文描述或说明的之外的其他取向来操作。
[0077] 应注意，权利要求中使用的术语“包括”不应被解释为限定于其后列出的装置；它并不排除其他要素或步骤。因此，该术语应被解释为指定所陈述的特征、整数、步骤或组件的存在，但不排除一个或多个其他特征、整数、步骤或组件、或其群组的存在或添加。因此，表述“一种包括装置A和B的设备”的范围不应当限于仅由组件A和B组成的设备。就本发明而言，仅由组件A和B组成的设备意指该设备的相关组件仅仅是A和B。
[0078] 贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定的特征、结构或特性被包括在本发明的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”贯穿本说明书在各个地方的出现并不一定全部是指同一实施例，但是可以指同一实施例。此外，在一个或多个实施例中，如从本公开中对本领域普通技术人员将是显而易见的，特定的特征、结构或特性能以任何合适的方式进行组合。
[0079] 类似地，应当领会，在本发明的示例性实施例的描述中，出于精简本公开和辅助对各个发明性方面中的一个或多个的理解的目的，本发明的各个特征有时被一起编组在单个实施例、附图或其描述中。然而，这种公开的方法不应被解释为反映所要求保护的本发明需要比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求反映的，各发明方面可以存在比单个前述公开的实施例的全部特征更少的特征。因此，具体实施方式之后所附的权利要求由此被明确纳入本具体实施方式中，其中每一项权利要求本身代表本发明的单独实施例。
[0080] 此外，尽管本文中所描述的一些实施例包括其他实施例中所包括的一些特征但不包括其他实施例中所包括的其他特征，但是不同实施例的特征的组合旨在落在本发明的范围内，并且形成如将由本领域技术人员所理解的不同实施例。例如，在所附权利要求中，任何所要求保护的实施例均能以任何组合来使用。
[0081] 在本文中所提供的描述中，阐述了众多具体细节。然而应理解，在没有这些具体细节的情况下也可实施本发明的实施例。在其他实例中，公知的方法、结构和技术未被详细示出以免混淆对本描述的理解。
[0082] 在第一方面，本发明的实施例涉及一种半导体器件100，该半导体器件100包括第一掺杂半导体层112、第二掺杂半导体层122、覆盖该第一掺杂半导体层112和第二掺杂半导体层122的氧化物层127、以及互连129。
[0083] 第一掺杂半导体层11借助互连129与第二掺杂半导体层122电连接，该互连129包括氧化物层127中的金属填充的狭缝123。第二掺杂半导体层122与第一掺杂半导体层112部分地重叠。互连129的第一部分与第一掺杂半导体层112接触。该互连的第二部分与第二掺杂半导体层122接触。该互连在第一侧和第二侧之间的部分跨越第二掺杂半导体层的侧壁133。互连可具有与第一半导体层和第二半导体层的多个(例如，交替的)接触件。侧壁钝化
132可以存在于侧壁133上。
132可以存在于侧壁133上。
[0084] 在本发明的实施例中，在第一半导体层112和/或第二半导体层122中形成至少一个电子组件115。
[0085] 另外，半导体器件包括钝化层128，该钝化层128覆盖第一掺杂半导体层112、第二掺杂半导体层122、和氧化物层127。
[0086] 狭缝的长度如此长以使得填充狭缝的金属与第二掺杂半导体层122接触并且与与第一掺杂半导体层112接触，并且即使在多晶硅的边缘133处存在侧壁钝化132也是如此。
[0087] 金属填充的狭缝中的金属可以例如包括钨。相较于例如铜或铝互连，这允许在不损坏互连的情况下以比常规PECVD钝化层更高的温度来施加钝化层。
[0088] 在本发明的实施例中，第一半导体层和第二半导体层可以是硅层。第一或第二半导体层例如可以是多晶硅层或单晶硅层。
[0089] -在本发明的实施例中，半导体器件100包括与第二导电类型相反的第一导电类型(例如，n型)的深阱或基底112中的第二导电类型(例如p型)的阱114。在第一导电类型的深阱或基底由此与第一掺杂半导体层对应。作出对深阱112的参考以区分阱114和比阱114更深的深阱112。
[0090] 在该示例中，至少一个电子组件115在阱114中，且第二掺杂半导体层122(这例如可以是多晶硅屏蔽件122)存在于钝化层128与电子组件115之间。
[0091] 在该示例中，氧化物层127存在于第二半导体层122上方、在阱114上方、在第一导电类型的深阱112或第一导电类型的基底上方。由此第一导电类型的深阱112或第一导电类型的基底与第一掺杂半导体层112对应。深阱112例如可以是掺杂的单硅层。
[0092] 对于CMOS电路，n型深阱112在p基底110中被创建，以在不同的深n阱112之间具有电隔离，这避免了子电路之间的串扰。可以省去深n阱112，但是随后必须使用n型基底110而不是p型基底，并且然后必须将器件的主体连接到最高电压。通常，CMOS的主体是p型并且电连接到地。不具有CMOS电路的分立的压力传感器通常由n型基底制成。
[0093] 第一掺杂半导体层与第二掺杂半导体层(例如，单晶硅与多晶硅)之间的电连接123覆盖有钝化层128，该钝化层128在苛刻介质中提供可靠性。在本发明的实施例中，钝化层是诸如Si3N4、DLC、金刚石、SiC或Al2O3之类的化学计量钝化层，以实现最大的化学和机械稳健性。化学计量钝化层在高于600或甚至800℃的温度下形成，并且因此与通常用于标准CMOS处理的金属(诸如铂、铝和铜)不相容。在此类温度下，铝熔化并且铜扩散到硅并破坏硅的半导体属性。此外，在铜金属导体18的情况下，由于铜的高热膨胀性和高刚度，图1中所示的结构会破裂。可以将硅与硅化物用作互连，但是该方案的缺陷在于，许多电阻被添加到压敏电阻，如果互连并非对于所有电阻器均匹配，则这将降低灵敏度并增加偏移。对于具有3欧姆/平方的薄层电阻、具有20μm的宽度和1mm的长度的互连，压敏电阻增加150欧姆。对于具有4.5千欧姆的典型值的压敏电阻，这将使灵敏度减少大于3％。
[0094] 在本发明的实施例中，在另一方面，因为多晶硅与单晶硅之间的互连123是氧化物层中的金属填充的狭缝，所以可以应用化学计量钝化层。金属插塞应当是耐高温的金属插塞。该金属例如可以是钨。钨具有非常小的膨胀系数(5ppm/℃)并且因此不会使提供狭缝的氧化物破裂。另一优势在于，在对氮化物的LPCVD沉积期间，钨不会与硅烷和氨的气氛反应。Ti或TiW确实起反应，并且具有大的热膨胀系数(7-9ppm/℃)。在标准CMOS中使用的其他金属可以是镍，但是由于大的CTE(>13ppm/℃)，因此将导致破裂。
[0095] 通过使金属填充的狭缝代替氧化物层中孔，金属填充的狭缝在单晶硅与多晶硅之间形成互连，并且不要求金属堆叠。金属堆叠(包括铝或铜)的不存在允许在较高温度下沉积钝化层，从而允许生长具有化学计量结构的钝化层。而且，至少一个电子组件与至少一个接合焊盘之间的导电路径可由氧化物层中的金属填充的狭缝来实现。接合焊盘典型地位于管芯的边缘处，使得狭缝覆盖电气组件或压敏电阻到朝向接合焊盘的通孔之间的某个距离。优选地，使得该通孔在接合焊盘下方远离压敏电阻。
[0096] 通过使狭缝代替孔，不需要移除多晶硅屏蔽件的边缘处的任何侧壁钝化来实现多晶硅屏蔽件与单晶硅之间的接触。这与要求侧壁钝化来创建CMOS晶体管的工艺相容。
[0097] 多晶硅和单晶硅之间的欧姆接触无法通过简单地利用用于CMOS工艺的标准技术(诸如LPCVD)而在单晶硅的顶部上生长多晶硅，因为这将导致在将具有暴露的单晶硅的晶片装入沉积工具期间单晶硅的氧化。优势还在于，在对多晶硅进行沉积之前不在硅上创建硅化物，因为被用来制造硅化物的溅射工艺将使得用于CMOS晶体管栅极的氧化物劣化或者甚至完全蚀刻掉氧化物。
[0098] 在本发明的实施例中，第一导电类型是n型，并且第二导电类型是p型。在本发明的实施例中，该至少一个电子组件是压敏电阻。
[0100] 图3示出了根据本发明示例性实施例的半导体器件的布局特征。
[0101] 左上示意图310示出了中间处理叠层，其中，示出了多晶硅屏蔽件122和接触阱116。在该叠层中，在电子组件上方的多晶硅屏蔽件122上不存在硅化物。在本发明的实施例中，可以掺杂多晶硅屏蔽件以确保足以屏蔽电子组件的导电性。不向多晶硅屏蔽件添加硅化物可能是有利的，因为硅化物可能在多晶硅屏蔽件和下方的电子组件的区域之间引入CTE(热膨胀系数)失配。在本发明的实施例中，硅化物存在于接触区域上(例如在多晶硅上，其中与金属狭缝接触)，以便与基底进行适当的电接触。优选地，在电子组件上方不存在硅化物，以便避免电子组件(例如，压阻区域)上方的多晶硅中的不希望的应力。
[0102] 在该示例中，从互连路径和接合焊盘区域中移除所有的多晶硅。因为金属填充的狭缝被用于该互连，所以多晶硅是不需要的。
[0103] 示意图320示出了互连129，该互连129包括金属填充的狭缝123，这些狭缝为多晶硅屏蔽件提供基底接触。示意图还示出了电子组件115(例如，压敏电阻)的导电路径121。在该示例中，导电路径121包括金属填充的狭缝123。
[0104] 示意图330示出了右上方的接合焊盘区域，其中暗方块指示在化学计量钝化层128顶部上的接合焊盘金属130。在该钝化层(未示出)中蚀刻的孔提供从贵金属顶部金属到该钝化层下方的金属填充的狭缝的电连接。
[0105] 截面A从左至右示出了第二导电类型(例如，p型源极/漏极扩散)的基底接触件116上的具有金属填充的狭缝123的导电路径121、由第二导电类型的阱扩散114限定并且利用场氧化物120与多晶硅屏蔽件122隔离的电子组件115(例如，压敏电阻)(多晶硅屏蔽件122、场氧化物120和该电子组件一起形成被屏蔽的电子组件)。进一步向右，示出了电子组件115与接合焊盘130之间的导电路径121(包括硅化物124)。对于接合焊盘，贵金属顶部金属130沉积在化学计量钝化层128的顶部上，并通过该钝化层中的通孔131连接到金属填充的狭缝123。优选地，使得该通孔在接合焊盘下方远离电子组件。
[0106] 截面B示出了互连的截面，该互连包括金属填充的狭缝123，该狭缝123跨多晶硅结构122的阵列垂直地放置并且提供单晶硅112与多晶硅122之间的电接触，但是多晶硅侧壁133被多晶硅侧壁钝化132隔离。多晶硅结构122以及深阱112包括第一导电类型的掺杂剂。
金属填充的狭缝123将深阱接触件125与多晶硅屏蔽件122连接，深阱接触件125掺杂有第一导电类型的掺杂剂(例如，n++接触件)。金属填充的狭缝跨第二半导体层122的侧壁133。其可与侧壁133接触。在该示例中，侧壁钝化件存在于侧壁与金属填充的狭缝之间。
金属填充的狭缝123将深阱接触件125与多晶硅屏蔽件122连接，深阱接触件125掺杂有第一导电类型的掺杂剂(例如，n++接触件)。金属填充的狭缝跨第二半导体层122的侧壁133。其可与侧壁133接触。在该示例中，侧壁钝化件存在于侧壁与金属填充的狭缝之间。
[0107] 场氧化物120可以例如具有450+/-200纳米的厚度。多晶硅122可以例如具有400纳米+/-150纳米的厚度，并且HDP氧化物127可以例如具有800纳米+/-400纳米的厚度。
[0108] 本发明实施例的优势在于可以创建电子组件(例如压敏电阻)，这些电子组件连接到基底并在化学计量钝化层下互连。因此，可以创建保护免受恶劣环境影响的半导体器件。本发明实施例的优势在于，互连具有的电阻不会显著高于常规互连的电阻。半导体器件可以例如是传感器。互连电阻的增加将导致传感器灵敏度的降低。
[0109] 本发明的实施例的优势在于，不要求移除多晶硅的侧壁钝化件来获得多晶硅与单晶硅之间的互连。因为不要求移除侧壁钝化件，所以与CMOS晶体管的协同集成是可能的。
[0110] 在本发明的实施例中，高导电路径121将至少一个电子组件115与钝化件顶部上的至少一个接合焊盘130连接。导电路径121和接合焊盘之间的这种连接可借助穿过钝化层128的通孔131来实现。在本发明的实施例中，接合焊盘由贵金属制成。
[0111] 本发明的实施例的优势在于，可以使用包括标准CMOS处理步骤的工艺流程来实现这种叠层。因此，当应用化学计量钝化层时，该流程的大部分可以在任何CMOS晶片制造中执行，直到沉积钝化层。
[0112] 标准CMOS在场氧化物120和(较高)掺杂区域116下方提供(低)掺杂区域115，在该(低)掺杂区域115没有场氧化物生长。后面这些区域的表面可以变成硅化物124。在本发明的实施例中，场氧化物120下方的(低)掺杂区域115被用作电子组件115(例如压敏电阻)。
[0113] 在本发明的实施例中，第二导电类型是p型。通过使用n型晶片，p阱区域115或压敏电阻可以彼此电隔离。然而，CMOS通常在p型硅中实现。因此，在p阱之前，可以定义所谓的深n阱扩散以在压敏电阻115之间提供电隔离。将电阻彼此隔离的另一种方式是通过使用SOI晶片，在电阻器周围具有氧化物填充的沟槽，这些沟槽向下到达掩埋的氧化物。可以在不使用注入的光刻的情况下为整个晶片限定这种深n阱扩散。在本发明的实施例中，通过添加具有硅化物的源极漏极扩散116使低掺杂阱114更具导电性，并且该低掺杂阱114被用作至少一个电子组件115与通孔131之间的导电路径121。在CMOS中，这种扩散116通常被称为源极/漏极区域。低掺杂阱114可例如是具有2000-5000欧姆/平方之间的薄层电阻的p阱114，通过添加注入件116，可实现不具有硅化物的100-150欧姆/#的薄层电阻和具有硅化物的3欧姆//#的薄层电阻。
[0114] 本发明实施例的优势在于，多晶硅屏蔽件122可以使用与CMOS晶体管的栅极相同的工艺制成。
[0115] 在本发明的实施例中，场氧化物120提供电子组件115与多晶硅屏蔽件之间的间隔件。该间隔件防止屏蔽件调制屏蔽件下方的低掺杂区域。
[0116] 在本发明的实施例中，在钝化层128中蚀刻接触孔131，使得钝化层128顶部上的接合焊盘130连接到钝化层128下方的导电路径121。优选地，接合焊盘130由贵金属实现，使得只有钝化层128和贵金属接合焊盘暴露于传感器上方的介质。
[0117] 可以使用专用洁净室中的专用设备来完成钝化层和贵金属的应用，以避免被CMOS污染。
[0118] 图4示意性地示出了本发明的说明单晶硅112-多晶硅122接触的实现方式的示例性实施例。在图4中，互连129包括金属填充的狭缝123。狭缝的尺寸使得多晶硅屏蔽件122和基底112接触件使用金属插塞互连。
[0119] 狭缝的宽度例如在临界尺寸的0.8倍与1.2倍之间或者甚至在0.5倍与3倍之间(该临界尺寸是CMOS接触件插塞的直径)。在本发明的实施例中，狭缝的宽度约为溅射的金属厚度的两倍。金属不仅沉积在狭缝的底部，而且还沉积在侧壁上。当狭缝过深时，在狭缝底部被填充之前，狭缝侧面处的沉积将封闭顶部处的狭缝。当狭缝过宽时，狭缝在金属的厚度小于狭缝的深度时将不会被填充。因此，狭缝的宽度作为狭缝的深度和溅射层的厚度的函数针对特定技术被优化。在本发明的实施例中，狭缝的深度可以大于宽度。可优选选择深度和宽度，使得狭缝填充有金属，而在底部处没有空隙或在顶部处没有凹陷。
[0120] 狭缝的长度可以例如是临界尺寸的1.5倍至3倍之间或者甚至3倍至10倍之间。狭缝的长度可以例如比狭缝宽度长至少3倍、或甚至10倍、或甚至100倍、或甚至5000倍。由此，从金属的一个外端到该金属的相对的外端测量金属填充的狭缝的长度，所测得的尺寸跨过第一半导体层和第二半导体层。
[0121] 图4的顶部示出了用金属填充的此类狭缝123如何可用作单晶硅112与多晶硅122之间的接触件。在该实例中，狭缝被限定为垂直于多晶硅的边缘。图4的底部示出了此类狭缝123的一些可能性的细节。图4中的阱掺杂具有第一导电类型(n掺杂)，并且在接触区域125中，导电性通过第一导电类型(也被用来注入多晶硅层)的源极/漏极注入来增强。在注入物扩散之后，在多晶硅122和单晶硅125上同时形成硅化物124。该图显示，即使当仍然存在侧壁钝化结构132或残留物134时，填充有钨的一个狭缝也可以连接单晶硅到多晶硅。由于狭缝的长度，这是可能的。
[0122] 在图4中，在以梳状形状对多晶硅122进行结构化之后，实现单晶硅与多晶硅之间的互连129。金属填充的狭缝123正交于梳齿存在，并提供多晶硅屏蔽件与单晶硅之间的接触。此后，用钝化层覆盖互连和多晶硅。这优选地是化学计量钝化层。图4还示出了第一HDP氧化物127a和第二HDP氧化物127b，在第一HDP氧化物127a中形成金属填充的狭缝，第二HDP氧化物127b位于第一HPD氧化物的顶部上并且位于金属填充的狭缝的顶部上。
[0123] 在本发明的实施例中，金属填充的狭缝可作为电子组件与接合焊盘之间的低欧姆互连线被提供，甚至不会形成单晶硅-多晶硅接触件。
[0124] 图5示出了根据本发明实施例的作为低欧姆互连线的金属(例如钨)填充的狭缝互连129。这些互连129在左侧图片的中间被示出。在左侧图片的左侧，示出了包括金属填充的狭缝123a的导电路径121，该导电路径121被限定在其中没有场氧化物生长的路径中。此类路径的宽度可以例如在1μm至40μm的范围内，并且可以与管芯的长度一样长或甚至更长。
[0125] 在本发明的实施例中，单晶硅的表面掺杂有源极/漏极注入物，以获得高掺杂路径116并用硅化物124覆盖。金属填充的狭缝123a的阵列被放置在硅化物124的顶部上，并且这些狭缝在沿电流方向对齐的路径的整个长度上实现。这些金属填充的狭缝是至少一个电子组件与至少一个接合焊盘130之间的导电路径121的部分。导电路径121通过硅的源极/漏极扩散116而与芯片的其余部分电隔离。因此，该扩散必须具有与围绕该扩散的硅的掺杂相对的掺杂。对于n型单硅深阱112，源极漏极掺杂必须是p型。必须将基底的电压保持在使传导路径121与体112之间的pn结保持反向偏置的电压，以便获得隔离。还可以考虑在路径长度上限定p型阱，这将增加该线与基底之间的击穿电压，但也增加该导线与体之间的电容。另一个效果是在室温下这些导电路径121和体之间将存在10到100微微安数量级的小的漏电流。此类电流基本上将不会影响具有高达100千欧姆的电阻的惠斯通电桥的表现。(注意，对于利用第二类型的阱注入物的压敏电阻或其他电气组件，此类漏电流一直存在。)[0126] 类似的导电路径121在左侧图片的右侧处被示出，其中金属填充的狭缝被放置在场氧化物120上的多晶硅屏蔽件122上。导电路径包括金属填充的狭缝123b。这种传导路径的缺陷在于，狭缝比单晶硅上的狭缝的深度小，并且因此此类线的电阻会更高。然而，该线朝向体112的隔离由场氧化物120提供，而不是由pn结提供。因此，可以完全忽略这种导线朝向体的漏电流。击穿电压没有改善，因为在此类线的末端总是与电子组件115接触，并且阱
114中的该电子组件115总是具有击穿电压。
114中的该电子组件115总是具有击穿电压。
[0127] 图5中的右侧图片示出了根据本发明的实施例的通过将金属填充的狭缝限定为导电路径而具有的四个不同选项。左侧部分400示出了放置在单晶硅116上的金属填充的狭缝。这将导致路径的最低电阻率，但也将稍微增加到体的漏电流。部分410示出了在金属填充的狭缝123与单晶硅116之间具有多晶硅122的类似传导路径，得到单晶硅116与多晶硅122之间在多晶硅122的左边缘处的低欧姆连接。该线将具有比单晶硅116上的金属填充的狭缝阵列更高的电阻，但是由于在多晶硅122与单晶硅116之间存在自然氧化物，它将显示出更小的漏电流。截面420示出了当金属填充的狭缝123与场氧化物120之间存在多晶硅122时，这些金属填充的狭缝123的高度是最小的。这将得到最小的导电路径。然而，多晶硅充当用于列表蚀刻的蚀刻停止件，并且使该蚀刻步骤较不关键。截面430示出了在场氧化物120顶部上的完全隔离的导电路径121。这些路径将具有比左侧处的截面300中的路径较不良好的导电性，但没有漏电流和耗尽电容。因此，该解决方案对于必须使漏电流最小化的高温应用将会是优选的。
[0128] 下表示出了根据本发明实施例的导电路径的电阻的比较。用硅化物覆盖的具有10μm的宽度和1mm的长度的多晶硅线阵列的电阻将为约1.5欧姆，而具有1mm的长度的单个钨线将得到1.32欧姆的类似的电阻。然而，具有10μm的宽度和1mm的长度的钨填充的狭缝阵列将仅为0.11欧姆，比具有0.2μm的厚度和10μm的宽度的常规铂互连小约8倍。
[0129]
[0130] 图6示出了根据本发明的实施例的导电路径121的可能的实现方式。在该示例中，通过不存在场氧化物120来限定通道，并且注入物和硅化物在场氧化物120的区域之间的单晶硅116上被提供。这在图6中的俯视图的左侧处被示出。截面显示出，这里通过硅化物工艺增强了源极/漏极扩散的导电性，这将得到平坦的表面。此类表面的薄层电阻约为3欧姆/平方，比1μm厚的铝层的薄层电阻高100倍。
[0131] 在优选实施例中，导电路径121包括与电流方向对齐的细线多晶硅122。第二截面示出，以这种方式，垂直于电流方向创建大量硅表面。结果是，在电流方向上可获得更多的硅化物124，并且因此线电导率可以比右侧处选项的电导率高至少两倍。
[0132] 在图6的底部处示出了导电路径，该导电路径包括最右侧处的导电线，该导电线由场氧化物120顶部上的多晶硅线122b组成，该多晶硅线122b被掺杂并覆盖有硅化物124。这种配置的优势在于，由场氧化物提供而不是由pn结来提供对基底的电绝缘。这将相当大地减少器件的漏电流。而且，此处可以使用多晶硅线，但是随后在多晶硅线之间不存在传导。
[0133] 从中间的右侧指示了最不敢兴趣的选项，其中，未图案化的多晶硅122a在其中移除场氧化物120的区域中提供传导。利用相同的扩散和硅化物124，多晶硅将总是具有比单晶硅更高的薄层电阻。
[0134] 图7示出了连接在至少一个电子组件115与穿过钝化层128的至少一个通孔131之间的导电路径121的示例性实现方式该通孔131与接合焊盘130连接。
[0135] 在该示例中，区域510示出了第一导电类型的深阱112上的第二导电类型的阱114的布局。
[0136] 区域520示出了场氧化物120在其中生长的区域。该区域覆盖两个矩形，每个矩形指示该区域底部左侧的电子组件115(例如压敏电阻)。
[0137] 区域530示出了多晶硅在何处作为屏蔽件122存在，以及多晶硅在何处存在，以增强由场氧化物限定的路径中的导电性。屏蔽件122及其与基底的接触件是第一导电类型(例如，n掺杂)的，而接合焊垫和导电路径是第二导电类型(例如p掺杂)的。
[0138] 区域540类似于图3的区域320，该区域540包括在压敏电阻上方的的屏蔽件上省去硅化物的选项。
[0139] 区域550示出了在顶部右侧上的接合焊盘区域中的多晶硅上方的钝化层128中的接触孔131，其中暗方块指示接合焊盘金属。
[0140] 截面A从左至右示出了覆盖有硅化物124的导电路径121、由第二导电类型的扩散限定并且利用场氧化物120与多晶硅屏蔽件122隔离的电子组件115(例如压敏电阻)，导电路径121包括电子组件115和接合焊盘130之间的覆盖有硅化物的多晶硅线，其中，通过场氧化物和多晶硅的存在使通过钝化层的通孔的深度最小化。
[0141] 截面B从左至右示出了由第二导电类型的扩散限定并且利用场氧化物120与多晶硅屏蔽件122隔离的电子组件115以及利用第一导电类型的掺杂和硅化物124的到体112的连接。多晶硅屏蔽件122在电子组件上方不具有硅化物，以确保膨胀系数的最佳匹配。
[0142] 图8a示出了根据本发明实施例的包括场氧化物120顶部上的多晶硅结构126的导电路径。多晶硅结构126与p+扩散116接触。硅化物124覆盖多晶硅结构126和p+扩散116。多晶硅结构126是p掺杂多晶硅。与图7中所图示的导电路径相比，能以增加的电阻率为代价获得较低的漏电流和耗尽电容。
[0143] 图8b示出了与图8a相同的配置，但现在具有多晶硅屏蔽件122与体中第二导电类型的扩散125之间的连接140，其中，119表示感测元件并且150表示导电路径。图9a示出了根据本发明实施例的包括场氧化物120顶部上的钨填充的狭缝123的导电路径。导电路径包括位于场氧化物120顶部上的p掺杂多晶硅结构126、位于多晶硅结构顶部上的硅化物124以及位于硅化物顶部上的钨填充的狭缝123。与图3中所图示的导电路径相比，能以增加的电阻率为代价获得较低的漏电流和耗尽电容。此外，有利的是，可以使用更稳健的工艺来获得图9a的结构。
[0144] 图9b示出了与图9a相同的配置，但现在具有多晶硅屏蔽件122与体中第二导电类型的扩散125之间的连接140，其中，119表示感测元件并且150表示导电路径。
[0145] 在先前的示例中，电子组件是压敏电阻。然而，本发明不限于此，并且可以应用于不同的其他电子组件。本发明可例如还应用于IR传感器领域中，以将p型多晶硅连接到薄膜上的n型多晶硅以制造热电偶。
[0146] 图10中图示出此类现有技术热电偶器件的示例。它示出了具有经蚀刻的膜的硅晶片840。场氧化物850覆盖硅晶片。第一掺杂多晶硅层112覆盖有在第一掺杂多晶硅层112上生长的氧化物830，并且第二掺杂多晶硅层122覆盖第一掺杂多晶硅层112。金属接触件810使用钨插塞820与第一和第二掺杂多晶硅层连接。金属接触件之间的铝桥提供第一和第二多晶硅层之间的接触。这些铝桥导致应力、反射和热泄漏。
[0147] 这在图11的半导体器件中得以解决，图11示出了根据本发明实施例的热电偶器件的示意图。在该示例中，第一HPD氧化物127a覆盖第一和第二掺杂半导体层(多晶硅)。第一高密度等离子体(HDP)氧化物中的金属填充的狭缝123使第一掺杂半导体层112与第二掺杂半导体层122互连。在该实例中，第二HDP氧化物127b覆盖第一HDP氧化物。由此，本发明实施例的优势在于，膜上不存在金属可防止表面应力(破裂)。
[0148] 在第二方面，本发明的实施例涉及用于制造半导体器件的方法200。图12中图示了这种方法的示例。使用在图3、图9a、图9b和图11中所图示的此类方法来获得示例性器件。该方法包括提供210第一掺杂半导体层112并提供220第二掺杂半导体层122，其中，该第一掺杂半导体层和第二掺杂半导体层被提供成使得至少一个电子组件在该第一和/或第二掺杂半导体层中被形成。
[0149] 该方法还包括在第二掺杂半导体层122上方和第一掺杂半导体层112上方沉积230氧化物层127。
[0150] 另外，该方法包括：移除240氧化物层127的部分，以在第一掺杂半导体层112上方以及在第二掺杂半导体层122上方在该氧化物层中获得狭缝123；以及用金属填充250该狭缝，由此在第一掺杂半导体层112与第二掺杂半导体层122之间创建电互连129。
[0151] 在本发明的实施例中，在第一掺杂半导体层112和第二掺杂半导体层122上方且在氧化物层127上方提供260钝化层128。
[0152] 在本发明的实施例中，提供第一半导体层包括提供基底110，该基底110包括在与第二导电类型相反的第一导电类型的深阱112(第一掺杂半导体层)中的第二导电类型的阱114，其中至少一个电子组件在阱114中被提供。
[0153] 提供第二半导体层122包括在电子组件115上方施加220多晶硅屏蔽件122。
[0154] 在本发明的实施例中，该步骤之后可以是其中在多晶硅和单晶硅上同时形成源极漏极注入和硅化物的步骤。
[0155] 氧化物层127可被沉积230在多晶硅屏蔽件122上方以及在深阱112上方，并且氧化物层127的部分被移除240，以在深阱112和多晶硅屏蔽件122上方的氧化物层中获得狭缝123。
[0156] 用金属填充250该狭缝，从而在多晶硅屏蔽件与深阱之间创建电互连129。
[0157] 钝化层128被提供260在阱114和导电路径115上方。
[0158] 氧化物层127可以例如是高密度等离子体(HDP)化学气相沉积氧化物。
[0159] 本发明实施例的优点在于，可以使用标准CMOS处理来应用这些步骤，接着是一些特殊的后处理步骤以实现在苛刻介质中的可靠性。
[0160] 步骤210至250可以使用CMOS步骤在第二导电类型的晶片上实现，取决于与用于第一互连金属层的金属插塞的接触的定义。第一导电类型的深阱扩散可提供电子组件的电绝缘，第二导电类型的扩散可限定电子组件。场氧化物将多晶硅屏蔽件与电子组件隔离，并且源极漏极注入物可被用来创建基底接触件并被用来使电子组件彼此连接。标准硅化物工艺可以提供接触区域和具有高导电性的区域。
[0161] HDP氧化物可提供第一金属隔离，并且执行镶嵌工艺以在HDP氧化物中限定金属填充的狭缝123，这些金属填充的狭缝在第二半导体层122(例如，多晶硅屏蔽件)与第一半导体层112(例如，通孔基底接触件116)之间形成互连。这些互连也被称为金属插塞。
[0162] 该方法的优势在于，可以使用包括多晶硅侧壁钝化的标准CMOS处理。在本发明的实施例中，插塞由金属制成，该金属具有在钝化层的沉积期间保持惰性的特性，该钝化层甚至可以在高温下被施加。该金属例如可以是钨。钝化层甚至可以是在830℃的温度下被施加的LPCVD氮化物。诸如钛和铝之类的金属将与沉积气体硅烷和氨反应。将此类加热应用到具有铜的CMOS电路作为第一次金属化到高于830℃的温度将导致铜下方的电路的p和n扩散中的铜污染，并且随后该器件将不再工作。耐高温金属插塞(例如钨)的另一优势在于，它具有类似于硅的热膨胀系数(2.6ppm/℃)的非常小的热膨胀系数(4.5ppm/℃)。因此，此种材料不会像铝(CTE 24ppm/℃)或铜(CTE 17ppm/℃)的情况一样在该金属周围的材料中引入应力梯度，。
[0163] 在步骤260中，提供钝化层。这是通过钝化层的高温沉积260来实现的，以确保具有最少错位和空隙的化学计量结构。该层对于在苛刻介质中提供可靠性是必不可少的。原则上，可以使用LPCVD氮化物沉积工具，其还限定用于对场氧化物的生长进行掩模的氮化物。
[0164] 该步骤随后可以是图案化钝化层从而为接合焊盘提供到互连的通孔并提供覆盖这些通孔的接合焊盘的定义的非CMOS步骤。优选地，这些接合焊盘由贵金属制成以抵抗苛刻的环境。
[0165] 优势在于，在大规模生产期间不必要开发专用的过程控制模块来监控单晶硅-多晶硅接触件的质量。
[0166] 图13图示出用于在第一掺杂半导体层与第二掺杂半导体层之间提供替代的互连(除了根据本发明的实施例的金属填充的狭缝之外)的方法的示例性方法步骤。第一个框表示第二导电类型的晶片上的标准CMOS步骤。第一导电类型的深度扩散提供电子组件115的电绝缘，第二导电类型的扩散限定电子组件。场氧化物120将多晶硅屏蔽件与电子组件115隔离，并且源极漏极注入物116可被用来创建基底接触件并被用来使电子组件115彼此连接。图7、图8a和图8b中图示出使用该方法制造的器件的示例。
[0167] 在本发明的实施例中，可在单晶硅和多晶硅之间提供硅化物接触件。这如第二个框中所指示的那样被实现。第二个框指示，在该示例中，需要以在硅化物工艺开始之前不存在侧壁保护的此类方式来修改CMOS工艺。可以考虑省略栅极氧化物处理以使单晶硅与多晶硅之间的氧化物厚度最小化。图12中所图示的方法可以更好地与用于创建MOS晶体管的过程集成，因为以此种方法，不要求跳过侧壁保护。可以在与压力传感器感测元件相同的芯片上创建MOS晶体管。
[0168] 第三个框表示用于形成硅化物124和HDP氧化物的标准CMOS步骤。对于硅化物工艺，在没有场氧化物的区域中限定的多晶硅边缘处的单晶硅与多晶硅之间创建硅化物。HDP氧化物围绕多晶硅的边缘并使表面平面化。化学机械抛光(CMP)的使用允许制造完全平坦的表面，但不是必要的步骤。
[0169] 第四个框表示钝化层128的高温沉积，以确保具有最少位错和空隙的化学计量结构。该层对于在苛刻的介质中提供可靠性是优选的。原则上，可以使用LPCVD氮化物沉积工具，其还限定用于对场氧化物的生长进行掩模的氮化物。
[0170] 最后一个框表示图案化钝化层128从而为接合焊垫130提供到互连的通孔131并且提供覆盖这些通孔131的接合焊垫130的定义的(非CMOS)步骤。优选地，这些接合焊盘130由贵金属制成以抵抗苛刻的环境。图7中图示出使用该方法实现的叠层的示例。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 具有精确成形特征部的研磨元件前体及其制造方法 | 2020-05-08 | 914 |
| 一种制造热稳定多晶超硬构件的方法 | 2020-05-08 | 225 |
| 超硬结构体及其制造方法 | 2020-05-11 | 632 |
| 基于热氧化表面改性的SiC陶瓷或SiC陶瓷增强铝基复合材料超声低温直接钎焊方法 | 2020-05-12 | 763 |
| 涂层切削工具及其制造方法 | 2020-05-08 | 534 |
| 多层复合基板结构及其制备方法 | 2020-05-12 | 597 |
| 基于Al2O3/SiNx双层栅介质的金刚石场效应晶体管及其制备方法 | 2020-05-08 | 287 |
| 通过增强的脱金属化来浸析超硬材料 | 2020-05-11 | 763 |
| 一种用于钻铣加工的平界面多晶金刚石复合材料 | 2020-05-11 | 141 |
| 定向钻井系统和方法 | 2020-05-11 | 952 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
多晶金刚石热门专利
QQ群二维码
意见反馈
意见反馈