この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン(Si)が用いられている。パワー半導体装置は、バイポーラトランジスタやIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやIGBTは、MOSFETに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数kHz程度のスイッチング周波数での使用が限界であり、IGBTは数十kHz程度のスイッチング周波数での使用が限界である。一方、パワーMOSFETは、バイポーラトランジスタやIGBTに比べて電流密度が低く大電流化が難しいが、数MHz程度までの高速スイッチング動作が可能である。

市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、IGBTやパワーMOSFETはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製(製造)可能な半導体材料として炭化珪素(SiC)が注目を集めている(例えば、下記非特許文献1参照。)。

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより1桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム(GaN)などシリコンよりもバンドギャップの広い他の半導体(以下、ワイドバンドギャップ半導体とする)にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる(例えば、下記非特許文献2参照。)。

このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。

エッジ終端領域の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端(JTE:Junction Termination Extension)構造や、フィールドリミッティングリング(FLR:Field Limiting Ring)構造などの耐圧構造をエッジ終端領域に配置した装置が公知である(例えば、下記特許文献1,2参照。)。また、下記特許文献1では、FLRに接するフローティングの金属電極をフィールドプレート(FP:Field Plate)として配置し、エッジ終端領域に生じた電荷を放出させることで信頼性を向上させている。

従来の高耐圧半導体装置の耐圧構造について、JTE構造を備えたMOSFETを例に説明する。図5は、従来の半導体装置の構造を示す断面図である。図5に示す従来の半導体装置は、炭化珪素からなる半導体基体(以下、炭化珪素基体(半導体チップ)とする)140に、活性領域110と、活性領域110の周囲を囲むエッジ終端領域120と、を備える。炭化珪素基体140は、炭化珪素からなるn⁺型支持基板(以下、n⁺型炭化珪素基板とする)101のおもて面上に、炭化珪素からなるn^-型半導体層(以下、n^-型炭化珪素層とする)102と、炭化珪素からなるp型半導体層(以下、p型炭化珪素層とする)104と、を順に積層してなる。

活性領域110には、炭化珪素基体140のおもて面(p型炭化珪素層104側の面)側にMOSゲート(金属−酸化膜−半導体からなる絶縁ゲート)構造が設けられている。エッジ終端領域120の全域にわたってp型炭化珪素層104が除去され、炭化珪素基体140のおもて面にエッジ終端領域120を活性領域110よりも低くした(ドレイン側に凹ませた)段差121が形成され、段差121の底面121aにn^-型炭化珪素層102が露出されている。また、エッジ終端領域120には、外側(チップ端部側)に配置されるほど不純物濃度を低くした複数のp^-型低濃度領域(ここでは2つ、内側からp^-型、p^--型とし符号131,132を付す)を隣接して配置したJTE構造130が設けられている。

p^-型低濃度領域(以下、第1JTE領域とする)131およびp^--型低濃度領域(以下、第2JTE領域とする)132は、それぞれ、n^-型炭化珪素層102の、段差121の底面121aに露出する部分に選択的に設けられている。第1JTE領域131は、段差121の底面121aにおいて最も外側のp型ベース領域103に接する。また、炭化珪素基体140の裏面(n⁺型炭化珪素基板101の裏面)に接するドレイン電極115が設けられている。符号105〜109,111〜114は、それぞれn⁺型ソース領域、p⁺型コンタクト領域、n型JFET領域,ゲート絶縁膜、ゲート電極、フィールド酸化膜、層間絶縁膜、ソース電極およびパッシベーション膜である。

図5に示す構成のMOSFETでは、ソース電極113に対して正の電圧がドレイン電極115に印加された状態で、ゲート電極109にしきい値電圧以下の電圧が印加されているときには、p型ベース領域104aとn型JFET領域107との間のpn接合が逆バイアスされた状態となるため、活性領域の逆方向耐圧が確保され電流は流れない。p型ベース領域104aとは、p型炭化珪素層104の、n⁺型ソース領域105およびp⁺型コンタクト領域106以外の部分である。

一方、ゲート電極109にしきい値電圧以上の電圧が印加されると、p型ベース領域104aの、ゲート電極109直下(ドレイン側)の部分の表面層にn型の反転層(チャネル)が形成される。それによって、n⁺型炭化珪素基板101、n^-型炭化珪素層102、n型JFET領域107、p型ベース領域104aの表面反転層およびn⁺型ソース領域105の経路で電流が流れる。このように、ゲート電圧を制御することによって、周知のMOSFETのスイッチング動作を行うことができる。

また、図5に示す構成のMOSFETでは、電圧が印加された際に、p型ベース領域103とn^-型ドリフト層との間のpn接合から外側に向かって空乏層が伸び、第1,2JTE領域131,132の両方に広がる。n^-型ドリフト層とは、n^-型炭化珪素層102の、p型ベース領域103および第1,2JTE領域131,132以外の部分である。エッジ終端領域での耐圧は、第1,2JTE領域131,132とn^-型ドリフト層との間のpn接合で確保される。

また、別の高耐圧半導体装置として、活性領域からエッジ終端領域に延在するp型ベース領域の外側(エッジ終端領域側)端部を深さ方向に貫通してn^-型ドリフト領域に達する溝の内部を絶縁膜で埋め込んだ構成の耐圧構造を備えた装置が提案されている(例えば、下記特許文献3(第13図)参照。)。下記特許文献3では、エッジ終端領域に設けた溝の底面においてn^-型ドリフト領域の絶縁膜との境界にn型チャネルストッパーを設け、溝の内壁に沿って設けたp型領域によりp型ベース領域とn型チャネルストッパーとを接続している。

特開2010−50147号公報

特開2006−165225号公報

米国特許出願公開第2014/167143号明細書

ケイ・シェナイ(K.Shenai)、外2名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス(Optimum Semiconductors for High−Power Electronics)、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ(IEEE Transactions on Electron Devices)、1989年9月、第36巻、第9号、p.1811−1823

ビー・ジャヤン・バリガ(B.Jayant Baliga)著、シリコン カーバイド パワー デバイシズ(Silicon Carbide Power Divices)、(米国)、ワールド サイエンティフィック パブリッシング カンパニー(World Scientific Publishing Co.)、2006年3月30日、p.61

しかしながら、上記特許文献1,2に示す耐圧構造では、エッジ終端領域120の幅(活性領域110とエッジ終端領域120との境界からチップ端部までの長さ)が100μm以上と長くなるため、チップサイズが大きくなるという問題がある。また、上記特許文献3に示す耐圧構造では、溝の底面においてn^-型ドリフト領域の絶縁膜との境界にn型チャネルストッパーを設けその箇所で切断するため、n型チャネルストッパーの位置ずれを考慮して溝の側面だけで耐圧構造を決めねばならないという問題がある。

この発明は、上述した従来技術による問題点を解消するため、チップサイズを拡大させることなく、信頼性の高い耐圧構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第1導電型の半導体基板に、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。前記終端領域は、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第2導電型半導体領域と、前記半導体基板のおもて面に設けられた溝と、前記溝の内部に埋め込まれた絶縁膜と、を有する。複数の前記第2導電型半導体領域のうちの最も外側の前記第2導電型半導体領域は、前記溝の内壁に沿って設けられ、前記絶縁膜を覆う。前記半導体基板のおもて面に、前記終端領域を前記活性領域よりも低くした段差が形成されている。前記溝および前記第2導電型半導体領域は、前記段差により前記終端領域に形成された面に設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記活性領域には、前記半導体基板のおもて面側に第2導電型の第1半導体領域が選択的に設けられている。前記第1半導体領域は、前記段差により前記終端領域に形成された面に延在し、複数の前記第2導電型半導体領域のうちの最も内側の前記第2導電型半導体領域に接することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第1半導体領域を覆うように第2導電型の第4半導体領域が設けられる。前記第4半導体領域の内部に、第1導電型の第2半導体領域が選択的に設けられている。前記第4半導体領域の、前記第2半導体領域と前記半導体基板との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第4半導体領域の反対側にゲート電極が設けられている。第1電極は、前記第4半導体領域および前記第2半導体領域に接する。第2電極は、前記半導体基板の裏面に接する。

また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第2半導体領域および前記第1半導体領域を貫通して前記半導体基板に達するトレンチが設けられている。前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を設けたトレンチゲート構造が設けられている。前記トレンチの底面を覆う第2導電型の第3半導体領域が設けられている。

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる第1導電型の半導体基板に設けられた活性領域と、前記活性領域の周囲を囲む終端領域と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記終端領域における前記半導体基板のおもて面に設けられた溝を形成する第1工程を行う。次に、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第2導電型半導体領域を形成する第2工程を行う。次に、前記溝の内部に絶縁膜を埋め込む第3工程を行う。前記第2工程では、まず、複数の前記第2導電型半導体領域のうちの最も外側の前記第2導電型半導体領域を前記溝の内壁に沿って形成する第1形成工程を行う。次に、前記半導体基板のおもて面に、複数の前記第2導電型半導体領域のうちの他の前記第2導電型半導体領域の形成領域に対応する部分を開口した絶縁膜マスクを形成する第2形成工程を行う。次に、前記絶縁膜マスクをマスクとして、イオン注入により前記他の前記第2導電型半導体領域を形成する第3形成工程を行う。前記第3工程では、前記第3形成工程の後、前記絶縁膜マスクの前記溝の内部に埋め込まれた部分以外の部分を除去して、前記溝の内部に残る前記絶縁膜マスクを前記絶縁膜とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第1形成工程の後、前記活性領域における前記半導体基板のおもて面の表面層に素子構造を構成する1つ以上の拡散領域を選択的に形成する第4工程をさらに含む。前記第4工程では、前記半導体基板のおもて面に、前記拡散領域の形成領域に対応する部分を開口した他の絶縁膜マスクを形成する第4形成工程と、前記他の絶縁膜マスクをマスクとして、イオン注入により前記拡散領域を形成する第5形成工程と、を一組とする工程を、前記拡散領域の個数分繰り返し行う。前記第3工程では、前記第4工程を行うごとに、前記他の絶縁膜マスクの前記溝の内部に埋め込まれた部分以外の部分を除去して、前記溝の内部に残る前記他の絶縁膜マスクを前記絶縁膜とし、前記溝の内部を前記絶縁膜で完全に埋め込むことを特徴とする。

上述した発明によれば、電圧が印加されたときに、活性領域側から伸びる空乏層が複数の第2導電型半導体領域に広がるため、活性領域に電界が集中することを抑制することができる。また、上述した発明によれば、最も外側の第2導電型半導体領域を溝の内壁に沿って設け、かつ当該溝の内部に絶縁膜を埋め込むことで、電圧が印加されたときに、第2導電型半導体領域と溝内部の絶縁膜とに電界を分担することができる。これにより、JTE構造と溝内部の絶縁膜とで構成された数μm程度の耐圧構造で高耐圧を維持することができる。また、第2導電型半導体領域と溝内部の絶縁膜とに電界が分担されることで、第2導電型半導体領域での電界が緩和され、終端領域の耐圧分布を安定化させることができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、チップサイズを拡大させることなく、安定した耐圧分布を確保した信頼性の高い耐圧構造を実現することができるという効果を奏する。

実施の形態1にかかる半導体装置の構造を示す断面図である。

実施の形態2にかかる半導体装置の構造を示す断面図である。

実施の形態3にかかる半導体装置の構造を示す断面図である。

実施例にかかる半導体装置の耐圧特性を示す特性図である。

従来の半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

(実施の形態1) 本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態1においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製された炭化珪素半導体装置について、プレーナゲート型MOSFETを例に説明する。図1は、実施の形態1にかかる半導体装置の構造を示す断面図である。図1に示すように、実施の形態1にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体(以下、炭化珪素基体(半導体基板(半導体チップ))とする)40に、活性領域10と、活性領域10の周囲を囲むエッジ終端領域20と、を備える。活性領域10は、オン状態のときに電流が流れる領域である。エッジ終端領域20は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。

炭化珪素基体40は、炭化珪素からなるn⁺型支持基板(n⁺型炭化珪素基板)1のおもて面上に、炭化珪素からなるn^-型半導体層(n^-型炭化珪素層)2と、炭化珪素からなるp型半導体層(p型炭化珪素層)4と、を順に積層してなる。n⁺型炭化珪素基板1は、ドレイン領域として機能する。活性領域10において、n^-型炭化珪素層2の、n⁺型炭化珪素基板1側に対して反対側(基体おもて面側)の表面層には、p型ベース領域(第1半導体領域)3が選択的に設けられている。最も外側(チップ端部側)のp型ベース領域3は、活性領域10側から後述する段差21の底面21aまで延在し、その一部が段差21の底面21aに露出されている。段差21の底面21aとは、段差21の形成によりエッジ終端領域20に新たに形成された、炭化珪素基体40のおもて面である。段差21の底面21aに露出とは、後述するフィールド酸化膜11に接するように配置されていることである。n^-型炭化珪素層2の、p型ベース領域3および後述する第1,2JTE領域31,32以外の部分がドリフト領域である。

n^-型炭化珪素層2の、n⁺型炭化珪素基板1側に対して反対側の表面には、p型ベース領域3を覆うようにp型炭化珪素層4が設けられている。p型炭化珪素層4の不純物濃度は、p型ベース領域3の不純物濃度よりも低くてもよい。p型炭化珪素層4の内部には、深さ方向にp型ベース領域3に対向する部分に、n⁺型ソース領域(第2半導体領域)5およびp⁺型コンタクト領域6がそれぞれ選択的に設けられている。また、p型炭化珪素層4の内部には、p型炭化珪素層4を深さ方向に貫通してn^-型炭化珪素層2に達するn型半導体領域7が設けられている。n型半導体領域7は、n⁺型ソース領域5に対してp⁺型コンタクト領域6の反対側にn⁺型ソース領域5と離して配置されている。

p型炭化珪素層4の、n⁺型ソース領域5、p⁺型コンタクト領域6およびn型半導体領域7以外の部分(以下、第2p型ベース領域(第1半導体領域)とする)4aは、p型ベース領域(以下、第1p型ベース領域とする)3とともにベース領域として機能する。n型半導体領域(以下、n型JFET領域とする)7は、隣り合うベース領域間に挟まれたJFET(Junction FET)領域であり、n^-型炭化珪素層2とともにドリフト領域として機能する。隣り合うベース領域間に挟まれたn型JFET領域7の不純物濃度をn^-型炭化珪素層2の不純物濃度よりも高くすることで、JFET抵抗の低減を図っている。

第2p型ベース領域4aの、n⁺型ソース領域5とn型JFET領域7とに挟まれた部分の表面上には、n⁺型ソース領域5からn型JFET領域7にわたってゲート絶縁膜8を介してゲート電極9が設けられている。これら第1,2p型ベース領域3,4a、n⁺型ソース領域5、p⁺型コンタクト領域6、ゲート絶縁膜8およびゲート電極9は、炭化珪素基体40のおもて面(p型炭化珪素層4側の面)側においてMOSゲート構造を構成する。ソース電極(第1電極)13は、n⁺型ソース領域5およびp⁺型コンタクト領域6に接するとともに、層間絶縁膜12によりゲート電極9と電気的に絶縁されている。

エッジ終端領域20の全域にわたってp型炭化珪素層4が除去され、炭化珪素基体40のおもて面にエッジ終端領域20を活性領域10よりも低くした(ドレイン側に凹ませた)段差21が形成されている。すなわち、段差21の底面21aには、n^-型炭化珪素層2が露出されている。段差21の側壁21bは、例えば、活性領域10とエッジ終端領域20との境界に位置する。段差21の側壁21bは、段差21の底面21aと、段差21よりも活性領域10側の基体おもて面と、の間に位置し、かつ段差21の底面21aに対する角度θを鈍角とする斜度を有する、炭化珪素基体40のおもて面である。段差21の側壁21bは、活性領域10とエッジ終端領域20との境界よりも若干エッジ終端領域20側に位置していてもよい。段差の側壁21bには、p型炭化珪素層4が露出される。段差21の深さがp型炭化珪素層4の厚さよりも深い場合、段差21の側壁21bにはp型炭化珪素層4および第1p型ベース領域3が露出される。

段差21の底面21aと側壁21bと境界(以下、段差21の底面コーナー部とする)21cは、p型炭化珪素層4と最も外側の第1p型ベース領域3との境界よりもドレイン側で、かつ最も外側の第1p型ベース領域3を貫通しない深さ位置に位置する。すなわち、段差21の底面コーナー部21cは、少なくともドレイン側を最も外側の第1p型ベース領域3に覆われる。n^-型炭化珪素層2の段差21の底面21aに露出する部分には、深さ方向にn⁺型炭化珪素基板1に達しない深さで溝22が選択的に設けられている。溝22は、段差21の底面コーナー部21cと離して配置されている。段差21および溝22は、活性領域10の周囲を囲む略環状の平面レイアウトに配置される。

また、エッジ終端領域20には、外側に配置されるほど不純物濃度を低くした複数のp^-型低濃度領域(第2導電型半導体領域:ここでは2つ、内側(活性領域10側)からp^-型、p^--型とし符号31,32を付す)を隣接して配置したJTE構造30が設けられている。JTE構造30は、活性領域10の周囲を囲む略環状の平面レイアウトに配置される。p^-型低濃度領域(以下、第1JTE領域とする)31は、段差21の底面コーナー部21cと溝22との間に、段差21の底面コーナー部21cおよび溝22と離して配置され、かつ段差21の底面21aに露出されている。第1JTE領域31は、段差21の底面21aにおいて最も外側の第1p型ベース領域3に接する。

p^--型低濃度領域(以下、第2JTE領域とする)32は、溝22の内壁(側壁および底面)に沿って設けられ、溝22の内壁全面に露出されている。第2JTE領域32は、溝22の内側の側壁に沿って設けられた部分で第1JTE領域31に接する。第2JTE領域32は、溝22の底面に沿って設けられた部分でn⁺型炭化珪素基板1に接しないような所定厚さt2を有する。第2JTE領域32の厚さt2は、第1JTE領域31の厚さt1よりも薄くてもよい(t2

これら第1,2JTE領域31,32と絶縁膜33とでエッジ終端領域20に耐圧構造が構成されている。エッジ終端領域20の耐圧は、溝22の深さdおよび第2JTE領域32の不純物濃度を種々変更することで設定される。具体的には、エッジ終端領域20の耐圧は、溝22の深さdを深くするほど高くなる。例えば、溝22の深さdを1μm程度とした場合、エッジ終端領域20の耐圧は1200V程度確保される。また、エッジ終端領域20の耐圧は、第2JTE領域32の不純物濃度を低くするほど高くなる。溝22の深さdを深くするほど、第2JTE領域32の不純物濃度によるエッジ終端領域20の高耐圧化が可能である。

例えば、溝22の深さdを1μm程度とした場合、上述したようにエッジ終端領域20の耐圧は1200V程度であり、第2JTE領域32の不純物濃度によるエッジ終端領域20の耐圧差はほぼ生じない。一方、例えば、溝22の深さdを6μm程度とした場合、第2JTE領域32の不純物濃度を1.50×10¹⁶/cm³としたときにエッジ終端領域20の耐圧は1600V強程度となるのに対し、第2JTE領域32の不純物濃度を6.00×10¹⁶/cm³としたときにエッジ終端領域20の耐圧は2200V超となる。溝22の幅(内側および外側の側壁間の幅)wは例えば5μm程度でよい。

エッジ終端領域20における炭化珪素基体40のおもて面上には活性領域10側から層間絶縁膜12が延在し、第1,2JTE領域31,32および絶縁膜33を覆う。エッジ終端領域20において炭化珪素基体40のおもて面と層間絶縁膜12との間に、フィールド酸化膜11が設けられていてもよい。また、エッジ終端領域20において層間絶縁膜12上には、パッシベーション膜など例えばポリイミドからなる保護膜14が設けられている。保護膜14は、放電を防止する機能を有する。保護膜14は、ソース電極13の端部上に延在していてもよい。炭化珪素基体40の裏面(n⁺型炭化珪素基板1の裏面)には、ドレイン電極15が設けられている。

次に、実施の形態1にかかる半導体装置の製造方法について、例えば1200Vの耐圧クラスのMOSFETを作製する場合を例に説明する。まず、例えば2.0×10¹⁹/cm³の不純物濃度となるように窒素(N)などのn型不純物(ドーパント)をドーピングした炭化珪素単結晶のn⁺型炭化珪素基板(半導体ウエハ)1を用意する。n⁺型炭化珪素基板1のおもて面は、例えば<11−20>方向に4度程度のオフ角を有する(000−1)面であってもよい。次に、n⁺型炭化珪素基板1のおもて面に、例えば1.0×10¹⁶/cm³の不純物濃度となるように窒素などのn型不純物をドーピングしたn^-型炭化珪素層2を例えば10μmの厚さでエピタキシャル成長させる。

次に、フォトリソグラフィおよびイオン注入により、n^-型炭化珪素層2の表面層に第1p型ベース領域3を選択的に形成する。このイオン注入においては、第1p型ベース領域3の不純物濃度が例えば1.0×10¹⁸/cm³となるようにアルミニウム(Al)などのp型不純物(ドーパント)を注入してもよい。例えばストライプ状の平面レイアウトに第1p型ベース領域3を配置し、その幅(ストライプの幅)および深さをそれぞれ13μmおよび0.5μmとしてもよい。次に、n^-型炭化珪素層2の表面に、例えば2.0×10¹⁶/cm³の不純物濃度となるようにアルミニウムなどのp型不純物をドーピングしたp型炭化珪素層4を例えば0.5μmの厚さでエピタキシャル成長させる。

ここまでの工程で、n⁺型炭化珪素基板1のおもて面上にn^-型炭化珪素層2およびp型炭化珪素層4を順に積層してなる炭化珪素基体40が作製される。次に、フォトリソグラフィおよびイオン注入により、p型炭化珪素層4の一部の導電型を反転させてn型JFET領域7を選択的に形成する。このイオン注入においては、n型JFET領域7の不純物濃度が例えば5.0×10¹⁶/cm³となるように窒素などのn型不純物を注入してもよい。n型JFET領域7の幅および深さは、例えば、それぞれ2.0μmおよび0.6μmであってもよい。後述する第2JTE領域32の形成後にn型JFET領域7を形成してもよい。

次に、フォトリソグラフィおよびエッチングにより、炭化珪素基体40のおもて面に例えば0.7μmの深さで段差21を形成し、エッジ終端領域20の全域にわたってp型炭化珪素層4を除去してn^-型炭化珪素層2を露出させる。次に、フォトリソグラフィおよびエッチングにより、n^-型炭化珪素層2の段差21の底面21aに露出する部分に、溝22を選択的に形成する。次に、フォトリソグラフィおよびイオン注入により、溝22の内壁に沿って第2JTE領域32を形成する。第2JTE領域32を形成するためのイオン注入は、例えば、炭化珪素基体40のおもて面に対して斜めの方向からのイオン注入と、炭化珪素基体40のおもて面に直交する方向からのイオン注入と、を組み合わせてもよい。

次に、フォトリソグラフィおよびエッチングによるイオン注入用マスクの形成と、このイオン注入用マスクを用いたイオン注入と、イオン注入用マスクの除去と、を1組とする工程を異なるイオン注入条件で繰り返し行うことで、第1JTE領域31、n⁺型ソース領域5およびp⁺型コンタクト領域6を形成する。第1JTE領域31、n⁺型ソース領域5およびp⁺型コンタクト領域6を形成する順序は種々変更可能である。第1JTE領域31、n⁺型ソース領域5およびp⁺型コンタクト領域6を形成するための各イオン注入に用いるイオン注入用マスクには、例えば絶縁膜(絶縁膜マスク)を用いる。イオン注入用マスクとなる絶縁膜の厚さは例えば1.5μm程度であってもよい。そして、イオン注入用マスクを除去する際には、イオン注入用マスクの溝22の内部に埋め込まれた部分は除去せずに残す。この溝22の内部に残るイオン注入用マスクが絶縁膜33となる。各イオン注入のイオン注入用マスクの総厚さが溝22の内部を絶縁膜33で完全に埋め込み可能な厚さとなるように、各イオン注入用マスクの厚さを設定することが好ましい。

次に、第1p型ベース領域3、n⁺型ソース領域5、p⁺型コンタクト領域6、n型JFET領域7および第1,2JTE領域31,32を活性化させるための熱処理(アニール)を例えば1620℃程度の温度で2分間程度行う。次に、例えば、酸素(O₂)ガスと水素(H₂)ガスとの混合ガス雰囲気中における1000℃程度の温度の熱処理により炭化珪素基体40のおもて面を熱酸化し、例えば100nm程度の厚さでゲート絶縁膜8を形成する。これにより、炭化珪素基体40のおもて面全面がゲート絶縁膜8で覆われる。

次に、ゲート絶縁膜8上に、例えばリン(P)がドープされたポリシリコン(poly−Si)層を形成する。次に、このポリシリコン層をパターニングして選択的に除去し、第2p型ベース領域4aの、n⁺型ソース領域5とn型JFET領域7とに挟まれた部分の表面上の部分を残す。このゲート絶縁膜8上に残るポリシリコン層がゲート電極9となる。ゲート電極9となるポリシリコン層を、第2p型ベース領域4aの、n⁺型ソース領域5とn型JFET領域7とに挟まれた部分の表面上からn型JFET領域7上にわたって残してもよい。

次に、炭化珪素基体40のおもて面全面に、ゲート電極9を覆うように、例えばリンガラス(PSG:Phospho Silicate Glass)などによる層間絶縁膜12を例えば1.0μmの厚さで成膜(形成)する。次に、フォトリソグラフィおよびエッチングにより、層間絶縁膜12およびゲート絶縁膜8をパターニングしてコンタクトホールを形成し、n⁺型ソース領域5およびp⁺型コンタクト領域6を露出させる。ゲート電極9の形成後、層間絶縁膜12の形成前に、エッジ終端領域20における炭化珪素基体40のおもて面上にフィールド酸化膜11を形成してもよい。

次に、熱処理(リフロー)により層間絶縁膜12を平坦化する。次に、例えばスパッタ法により、炭化珪素基体40のおもて面上に、コンタクトホールの内部に埋め込むようにソース電極13を形成する。次に、フォトリソグラフィおよびエッチングにより、ソース電極13をパターニングする。ソース電極13の厚さは、例えば5μmであってもよい。ソース電極13の材料は、例えば1%の割合でシリコン(Si)を含んだアルミニウム(Al−Si)であってもよい。

次に、炭化珪素基体40の裏面(n⁺型炭化珪素基板1の裏面)に、ドレイン電極15として例えばニッケル(Ni)膜を成膜する。そして、例えば970℃の温度での熱処理によりドレイン電極15と炭化珪素基体40とのオーミック接合を形成する。次に、ニッケル膜の表面に、ドレイン電極15として例えばチタン(Ti)膜、ニッケル膜および金(Au)膜を順に成膜する。次に、炭化珪素基体40のおもて面に保護膜14を形成する。その後、炭化珪素基体40をチップ状に切断(ダイシング)して個片化することで、図1に示すMOSFETが完成する。

以上、説明したように、実施の形態1によれば、エッジ終端領域にJTE構造を配置することで、電圧が印加されたときに、p型ベース領域とn^-型ドリフト層との間のpn接合から伸びる空乏層がJTE構造を構成する複数のJTE領域に広がる。このため、エッジ終端領域にJTE構造を配置しない場合よりも早くエッジ終端領域に空乏層を広げることができ、活性領域に電界が集中することを抑制することができる。また、実施の形態1によれば、第2JTE領域を溝の内壁に沿って設け、かつ溝の内部に絶縁膜を埋め込むことで、電圧が印加されたときに、溝内部の絶縁膜に第2JTE領域から電位が伝わり、第1,2JTE領域と溝内部の絶縁膜とに電界を分担することができる。これにより、JTE構造と溝内部の絶縁膜とで構成された数μm程度の耐圧構造で高耐圧を維持することができる。すなわち、高耐圧を実現するとともに、チップサイズの拡大を防止することができる。また、第1,2JTE領域と溝内部の絶縁膜とに電界が分担されることで、第1,2JTE領域での電界が緩和され、エッジ終端領域の耐圧分布を安定化させることができる。したがって、チップサイズを拡大させることなく、安定した耐圧分布を確保した信頼性の高い耐圧構造を得ることができる。また、実施の形態1によれば、JTE構造と溝内部の絶縁膜とで構成された耐圧構造をエッジ終端領域に配置し、かつ電圧が印加されたときに活性領域の最も外側の単位セル(素子の機能単位)内のMOSFETにアバランシェ電流(アバランシェにより急増する電流)が流れるようにすることで、活性領域で確実にアバランシェを起こすことができる。これにより、エッジ終端領域での電界が緩和され、安定した耐圧分布を維持することができる。また、実施の形態1によれば、溝の内壁に沿って例えば上記特許文献3のようにn型チャネルストッパー領域などのn型領域が設けられていないため、溝の側面および底面を用いて耐圧構造を構成することができる。

(実施の形態2) 次に、実施の形態2にかかる半導体装置の構造について説明する。図2は、実施の形態2にかかる半導体装置の構造を示す断面図である。実施の形態2にかかる半導体装置は、実施の形態1にかかる半導体装置をトレンチゲート型MOSFETに適用したものである。

具体的には、図2に示すように、実施の形態2において、炭化珪素基体40は、n⁺型炭化珪素基板1のおもて面上にn^-型炭化珪素層2を積層してなる。n^-型炭化珪素層2の、n⁺型炭化珪素基板1側に対して反対側の表面層には、p型ベース領域41が設けられている。n^-型炭化珪素層2の、p型ベース領域41および第1,2JET領域31,32以外の部分がドリフト領域である。p型ベース領域41は、活性領域10側から段差21の底面21aまで延在し、その一部が段差21の底面21aに露出されている。また、p型ベース領域41は、段差21の底面21aにおいて第1JET領域31に接する。p型ベース領域41の不純物濃度は、例えば実施の形態1の第1p型ベース領域の不純物濃度と同じであってもよい。

p型ベース領域41の内部には、n⁺型ソース領域42およびp⁺型コンタクト領域43がそれぞれ選択的に設けられている。n⁺型ソース領域42およびp型ベース領域41を貫通してn^-型炭化珪素層2に達するトレンチ44が設けられている。トレンチ44の内部には、トレンチ44の内壁に沿ってゲート絶縁膜45が設けられ、ゲート絶縁膜45の内側にゲート電極46が設けられている。これらp型ベース領域41、n⁺型ソース領域42、p⁺型コンタクト領域43、トレンチ44、ゲート絶縁膜45およびゲート電極46でトレンチゲート型のMOSゲート構造が構成される。段差21の深さは、例えば、p型ベース領域41の厚さよりも浅い。エッジ終端領域20の耐圧構造は、実施の形態1の耐圧構造と同様である。

実施の形態2にかかる半導体装置の製造方法は、実施の形態1にかかる半導体装置の製造方法において、トレンチゲート型のMOSゲート構造を形成すればよい。このとき、p型ベース領域41は、段差21の形成前に形成してもよいし、段差21の形成後に形成してもよい。第1JTE領域31、n⁺型ソース領域42およびp⁺型コンタクト領域43は、第2JTE領域32の形成後に形成されればよく、その形成順序は種々変更可能である。トレンチ44、ゲート絶縁膜45およびゲート電極46は、例えばn^-型炭化珪素層2の形成後、層間絶縁膜12の形成前に一般的な方法により形成される。

以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。

(実施の形態3) 次に、実施の形態3にかかる半導体装置の構造について説明する。図3は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置が実施の形態2にかかる半導体装置と異なる点は、MOSゲート構造を構成するトレンチ44の底面を覆うようにp型領域(第3半導体領域)47を設けた点である。具体的には、p型領域47は、n^-型炭化珪素層2の内部に、トレンチ44の底面を覆うように、かつp型ベース領域41と離して選択的に設けられている。p型領域47は、トレンチ44の底面と側壁との境界(トレンチの底面コーナー部)を覆うように、トレンチ44の底面から底面コーナー部にわたって設けられていてもよい。

実施の形態3にかかる半導体装置の製造方法は、実施の形態2にかかる半導体装置の製造方法に、p型領域47を形成する工程を追加すればよい。具体的には、例えば、トレンチ44の形成後、ゲート絶縁膜45の形成前に、トレンチ44を形成するためのエッチングマスクを用いて、炭化珪素基体40のおもて面に直交する方向からp型不純物をイオン注入することによりp型領域47を形成してもよい。

以上、説明したように、実施の形態3によれば、実施の形態1,2と同様の効果を得ることができる。また、実施の形態3によれば、本発明をトレンチゲート型のMOSゲート構造に適用した場合に、MOSゲート構造を構成するトレンチの底面や底面コーナー部に電界が集中することを防止することができる。これにより、活性領域の耐圧が低下することを防止することができる。

(実施例) 次に、溝22の幅wおよび深さdについて検証した。図4は、実施例にかかる半導体装置の耐圧特性を示す特性図である。図4の横軸には溝22の深さdを示し、縦軸にはエッジ終端領域20の耐圧を示す。図4の注釈には、第2JTE領域32の不純物濃度(第2JTE濃度)を示す。上述した実施の形態1にかかる半導体装置の構造にしたがい、溝22の深さdおよび第2JTE領域32の不純物濃度の異なる複数のMOSFETを作製した(以下、実施例とする)。実施例において、JTE構造30は、第1,2JTE濃度31,32からなるダブルゾーンJTE構造とした。溝22の幅wは5μmとした。溝22の深さdは1μm〜6μmの範囲で種々変更している。第2JTE領域32不純物濃度は1.50×10¹⁶/cm³〜6.00×10¹⁶/cm³の範囲で種々変更している。これらの試料においてエッジ終端領域20の耐圧を測定した結果を図4に示す。

図4に示す結果より、溝22の深さdを深くするほど、エッジ終端領域20の耐圧を高くすることができることが確認された。また、第2JTE領域32の不純物濃度を低くするほど、エッジ終端領域20の耐圧を高くすることができることが確認された。溝22の深さdを深くするほど、第2JTE領域32の不純物濃度によるエッジ終端領域20の耐圧差が大きいことが確認された。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、MOSFETを例に説明しているが、上述した実施の形態に限らず、バイポーラトランジスタやIGBTなどさまざまな素子構造の半導体装置に適用可能である。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、JTE構造の構成例として2つのJTE領域を隣接して配置した場合を例に説明しているが、外側に配置されるほど低不純物濃度の3つ以上のJTE領域を隣接して配置してもよい。この場合、最も外側に配置されるJTE領域が溝の内壁に沿って設けられていればよい。JTE領域の個数が増えるほどチップサイズの拡大につながるが、各JET構造での電界集中がより緩和される。このため、可能な限りJTE領域の個数を少なく設定して、エッジ終端領域の所望の耐圧を実現することが好ましい。

また、本発明は、窒化ガリウム(GaN)などの他のワイドバンドギャップ半導体を用いた半導体装置や、シリコンを用いた半導体装置においても同様の効果を奏する。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、スイッチングデバイスとして用いられる半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた縦型MOSFETに適している。

1 n⁺型炭化珪素基板 2 n^-型炭化珪素層 3,4a,41 p型ベース領域 4 p型炭化珪素層 5,42 n⁺型ソース領域 6,43 p⁺型コンタクト領域 7 n型JFET領域 8,45 ゲート絶縁膜 9,46 ゲート電極 10 活性領域 11 フィールド酸化膜 12 層間絶縁膜 13 ソース電極 14 保護膜 15 ドレイン電極 20 エッジ終端領域 21 段差 21a 段差の底面 21b 段差の側壁 21c 段差の底面コーナー部 22 溝 30 JTE構造 31 第1JTE領域(p^-型低濃度領域) 32 第2JTE領域(p^--型低濃度領域) 33 絶縁膜 40 炭化珪素基体 44 トレンチ 47 p型領域 d 溝の深さ t1 第1JTE領域の厚さ t2 第2JTE領域の厚さ w 溝の幅