本発明は、薄膜トランジスタと、それを備える薄膜トランジスタ基板及び液晶表示装置と、薄膜トランジスタの製造方法とに関する。

一般的な薄型パネルの一つである液晶表示装置(Liquid Crystal Display:LCD)は、低消費電力や小型軽量といったメリットを生かして、パーソナルコンピュータや携帯情報端末のモニタなどに広く用いられている。近年では、液晶表示装置はTVのモニタなどにも広く用いられている。

特に、薄膜トランジスタ(Thin Film Transistor:TFT)をスイッチング素子として用いたアクティブマトリクス基板(以下、「TFT基板」と称す)は、LCD等の電気光学装置に利用されるものとしてよく知られている。TFT基板を用いたLCD(以下、「TFT−LCD」と称す)では、広視野角化、高精細化、高品位化などのような表示性能の向上化が要求されているだけでなく、製造工程を簡略化して製造を効率的に行うことによる低コスト化も要求されている。

一般的なTFT−LCDは、画素電極及びそれに接続したTFTを備える画素が複数個マトリクス状に配設された素子基板であるTFT基板と、画素電極に対向して配置される対向電極及びカラーフィルタ(CF)等を備える対向基板であるCF基板とから構成されている。そして、これら基板で液晶層を挟持してなる液晶セルは基本構造として用いられ、この液晶セルに偏光子等が取り付けられる。例えば全透過型LCDでは、液晶セルの背面側にバックライト(BL)が設けられる。

このように液晶を駆動する電界を発生するための画素電極と対向電極とが液晶層を挟むように配置される液晶セルとしては、TN(Twisted Nematic)方式に代表される縦電界駆動方式の液晶セルがある。通常、TN方式のTFT基板は、例えば下記の特許文献1に製造方法が開示されているように、5回の写真製版工程(フォトリソグラフィプロセス)を経て製造されることが多い。これら構造ではバックチャネルエッチング(BCE)構造を基本としたTFT(BCE型TFT)がベースとなっている。

一方、TFT−LCDの広視野角化の観点から、画素電極と対向電極との両方をTFT基板に配設する横電界駆動方式のIPS(登録商標)(In Plane Switching)方式が提案されている。IPS方式では、縦電界駆動方式よりも広い視野角が得られるが、縦電界駆動方式よりも画像表示部の開口率と透過率が低いという問題があるため、明るい表示特性を得ることが難しい。この問題は、櫛歯形状の画素電極の真上の領域の液晶に、液晶を駆動させる電界が有効に働かないことに起因している。そこで、この問題を改善できる横電界駆動方式として、例えば特許文献2に開示されているようなフリンジ電界駆動方式(Fringe Field Switching:FFS)方式が提案されている。

FFS方式では、対向電極と画素電極とが、TFT基板上に層間絶縁膜を挟んで配設される。そして、対向電極及び画素電極のうち上層に設けられた一方の電極に、液晶制御用のスリット(または櫛歯形状)が形成され、当該一方の電極がスリット電極(または櫛歯電極)として用いられる。このようなFFS方式では、斜め電界(フリンジ電界)を発生することによって、画素部の真上の液晶分子に対しても横方向の電界を印加することができるので、当該液晶分子を十分に駆動することができる。よって、広視野角で、かつIPS方式よりも高い透過率を得ることができる。さらに、このFFS方式の構成においては、画素電極及び対向電極、ひいては液晶制御用のスリット電極を、透明導電膜で形成することで、画素開口率を低下させないようにすることができる。また、画素電極と対向電極とで保持容量を形成するため、TN方式のLCDと異なり、必ずしも画素内に保持容量のパターンを別途設ける必要がない。これらの観点からも、FFS方式の構成では、画素開口率を高い液晶表示装置を実現することができる。

さて、従来のLCD用のTFT基板のスイッチング素子の半導体チャネル層には、一般的にアモルファスシリコン(a−Si)が用いられてきた。その主な理由として、アモルファスであるがゆえに、大面積の基板上でも特性の均一性がよい膜が形成できること、また、比較的低温で成膜できるので耐熱性に劣る安価なガラス基板上でも製造でき、その結果として一般的なTV用の液晶表示装置用ディスプレイとの整合性がよいこと、などが挙げられる。

一方、近年になって、酸化物半導体をチャネル層に用いたTFT(酸化物半導体TFT)の開発が盛んに行われている(例えば、特許文献3及び4、非特許文献1)。酸化物半導体としては、酸化亜鉛(ZnO)系のもの、酸化亜鉛(ZnO)に酸化ガリウム(Ga₂O₃)及び酸化インジウム(In₂O₃)を添加したInGaZnO系のものなどがある。また、このような酸化物半導体膜は、Si半導体膜に比べて高い透光性を有しており、例えば特許文献5では、400nmから800nmの可視光に対して70%以上の透過率を有する酸化物半導体膜が開示されている。

酸化物半導体は、組成を適正化することによって均一性がよいアモルファス状態の膜が安定的に得られるだけでなく、従来のa−Siよりも高い移動度を有するため、小型で高性能なTFTを実現できるという利点がある。したがって、このような酸化物半導体膜を画素のTFTに適用することで、画素開口率の高いTFT基板を実現できるという利点がある。したがって、FFS方式のTFT基板に酸化物半導体TFTを用いることによって、より広い視野角と明るい表示特性とを兼ね備えたLCDを実現することができる。

さらに、a−Siでは移動度が比較的低いので、画素TFTに駆動電圧を印加する駆動回路として、比較的大きな面積の回路をTFT基板に取り付ける必要があった。しかし、移動度の高い酸化物半導体TFTを用いた駆動回路では、比較的小さな面積の回路で実現できるため、画素TFTと同一基板上に駆動回路を作製することが可能となる。これにより駆動回路を個別に取り付ける必要がなくなるため、低コストでLCDを作製できるとともに、駆動回路の取り付けスペースに必要とされたLCDの額縁領域を狭くすることができるという利点がある。

しかし、酸化物半導体は、一般的に薬液耐性に乏しく、シュウ酸(カルボン酸)系のような弱酸系の薬液でも容易に溶けてしまうという性質がある。したがって、a−Siで主流となっているBCE構造のTFTに酸化物半導体を用いる場合、酸薬液を用いたウエットエッチングを行うことによって、チャネル層の直上のソース電極及びドレイン電極を形成すると、チャネル層の酸化物半導体もエッチングされてしまう問題があった。この結果、信頼性の高いチャネル領域を形成することができないという問題があった。

この問題に対して、例えば特許文献6で開示されるように、酸化物半導体のチャネル領域上に保護用絶縁膜を形成したエッチストッパ(ES)構造のTFT、または、特許文献7、8及び9で開示された逆コプレーナ構造のTFT等が提案されている。ES構造では、ソース電極及びドレイン電極のウエットエッチング処理時に、保護用絶縁膜によってチャネル領域が薬液に晒されない。また逆コプレーナ構造では、ソース電極、ドレイン電極の形成後にチャネル領域を有する酸化物半導体を形成するので、チャネル領域が薬液に晒されることはない。したがって、信頼性の高い酸化物半導体TFTを作製することができる。なお、特許文献7、8及び9で開示されている逆コプレーナ構造は、半導体チャネル層に有機化合物を用いる有機半導体TFTにおいても、プロセスダメージを防止する構造として用いられている(例えば特許文献10)。

特開平10−268353号公報

特開2001−56474号公報

特開2004−103957号公報

特開2005−77822号公報

特開2007−115902号公報

特開昭62−235784号公報

特開2010−93238号公報

特開2014−116617号公報

特開2014−222342号公報

特開2003−92410号公報

Kenji Nomurana,et al、“Room−temperature fabrication of transparent flexible thin−film transistors using amorphous oxide semiconductors”、Nature、2004年、第432巻、p.488〜492

上述したように、FFS方式のLCDは、視野角特性及びパネル透過率が良好であることから、その需要は増えつつある。しかし、FFS方式のLCDに用いられるTFT基板では、画素電極と対向電極(共通電極)の両方をTFT基板上に形成する必要がある。この結果、TFT基板の電極及び配線の層(レイヤ)の数、ひいては、TFT基板の形成に必要となる写真製版工程の回数が増え、製造コストの増加を招くという問題がある。

例えば、特許文献2の図1及び図3に開示された一般的なBCE型構造のFFS−LCDのTFT基板(BCE型TFTを適用)は、(1)対向電極(共通電極)、(2)ゲート電極、(3)半導体層、(4)ソース電極及びドレイン電極、(5)絶縁層のコンタクトホール、(6)画素電極(スリット電極)の6回の写真製版工程が必要である。このため、一般的に5回の写真製版工程で製造可能な従来のTN方式のBCE型構造のTFT基板に比較して、製造コストが高くなるという問題がある。

また、上記FFS−LCDのTFT基板に酸化物半導体を適用する場合、上述のように、薬液耐性に乏しい酸化物半導体はBCE型構造で製造することが難しく、ES構造とする必要がある。しかしながら、特許文献6で開示されたES構造では、ソース電極及びドレイン電極を形成する前に、保護絶縁膜形成の写真製版工程が新たに追加されるため、さらに製造コストが高くなるという問題がある。また、半導体層と、ソース電極及びドレイン電極とのオーバーラップ領域が広くなり、TFTのサイズや寄生容量が大きくなるという問題点がある。

一方、特許文献7〜10で開示されている逆コプレーナ構造は、半導体層の工程とソース電極及びドレイン電極の工程とを入れ替えることで製造できるので、ES構造のように新たに写真製版工程が追加する必要はない。

しかし、一般的に溶液滴下法や塗布法で形成される有機半導体とは異なり、スパッタリング法で形成する酸化物半導体膜の場合、酸化物半導体膜の成膜中に、ソース電極及びドレイン電極を構成する金属原子が酸化物半導体膜中に拡散して、半導体チャネル領域の特性を劣化させ、結果的にTFT特性が劣化するという問題が生じる場合がある。

さらに逆コプレーナ構造では、TFTを駆動するためのゲート電極からの電界が、ソース電極及びドレイン電極に遮蔽され、ソース電極及びドレイン電極上に形成される半導体チャネル領域に印加されにくい。したがって、ソース電極及びドレイン電極と半導体チャネル層との間の接触抵抗が高くなり、オン電流や移動度が低下するという問題点があった。

そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ソース電極及びドレイン電極とチャネル領域との間の接触抵抗を低減可能な技術を提供することを目的とする。

本発明に係る薄膜トランジスタは、基板上に配設されたゲート電極と、前記ゲート電極を覆う第1絶縁膜と、前記ゲート電極上の前記第1絶縁膜上に配設され、平面視にて前記ゲート電極上の前記第1絶縁膜の一部である部分領域と隣接する第1半導体層と、少なくとも一方が前記第1絶縁膜及び前記第1半導体層上に配設され、前記部分領域を平面視にて挟むソース電極及びドレイン電極と、前記ソース電極の一部及び前記ドレイン電極の一部を除いて前記ソース電極及び前記ドレイン電極上に配設され、前記部分領域上方に開口部が設けられた第2絶縁膜と、前記第2絶縁膜上に配設され、前記ソース電極の前記一部、及び、前記ドレイン電極の前記一部と接触され、かつ、前記開口部を通して前記部分領域及び前記第1半導体層と接触された第2半導体層とを備える。

本発明によれば、第2半導体層は、第2絶縁膜上に配設され、ソース電極の一部、及び、ドレイン電極の一部と接触され、かつ、第2絶縁膜の開口部を通して部分領域及び第1半導体層と接触されている。このような構成によれば、ソース電極及びドレイン電極とチャネル領域との間の接触抵抗を低減することができる。

本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態1のTFT基板の全体構成を模式的に示す平面図である。

実施の形態1のTFTの平面構造を示す平面図である。

実施の形態1のTFTの断面構造を示す断面図である。

実施の形態1のTFTの製造工程を示す断面図である。

実施の形態1のTFTの製造工程を示す断面図である。

実施の形態1のTFTの製造工程を示す断面図である。

実施の形態1のTFTの製造工程を示す断面図である。

実施の形態1の別のTFTの平面構造を示す平面図である。

実施の形態1の別のTFTの断面構造を示す断面図である。

実施の形態1の変形例1のTFTの平面構造を示す平面図である。

実施の形態1の変形例1のTFTの断面構造を示す断面図である。

実施の形態1の変形例2のTFTの平面構造を示す平面図である。

実施の形態1の変形例2のTFTの断面構造を示す断面図である。

実施の形態2の画素TFTの平面構造を示す平面図である。

実施の形態2の画素TFTの断面構造を示す断面図である。

実施の形態2の画素TFTの製造工程を示す平面図である。

実施の形態2の画素TFTの製造工程を示す平面図である。

実施の形態2の画素TFTの製造工程を示す平面図である。

実施の形態2の画素TFTの製造工程を示す平面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

実施の形態2の画素TFTの製造工程を示す断面図である。

以下、本発明の実施の形態について、図面を参照して詳しく説明する。本発明の実施の形態におけるTFTは、スイッチング素子などのスイッチングデバイスとして用いられ、液晶表示装置(LCD)等のTFT基板における画素及び駆動回路の少なくともいずれか一方に適用することができる。

<実施の形態1> 図1は、本発明の実施の形態1に係るTFT基板100の全体構成を模式的に説明する平面図である。図1(a)に示すように、TFT基板100は、画素TFT30を含む画素がマトリクス状に配列されてなる表示領域24と、表示領域24を囲むように表示領域24に隣接する額縁領域23とに大きく分けられる。

表示領域24には、基板1上にて複数のゲート配線13と複数のソース配線12とが互いに直交するように交差して配設され、ソース配線12とゲート配線13との各交差部に対応して画素TFT30及び画素電極15を含む画素領域PXが設けられる。ソース配線12及びゲート配線13は、対応する画素TFT30と電気的に接続されており、画素電極15は画素TFT30のドレイン電極と接触されて電気的に接続されている。なお、画素領域PXは、複数のソース配線12及び複数のゲート配線13によって囲まれる領域であり、ソース配線12とゲート配線13とで規定された領域である。

額縁領域23には、ゲート配線13に駆動電圧を与える走査信号駆動回路25と、ソース配線12に駆動電圧を与える表示信号駆動回路26とが配設されている。走査信号駆動回路25により選択的に1本のゲート配線13に電流が流れ、表示信号駆動回路26により選択的に1本のソース配線12に電流が流れた時に、それらの配線の交点に存在する画素の画素TFT30がオン状態となり、この画素TFT30に電気的に接続された画素電極に電荷が蓄積される。

酸化物半導体を、画素TFT30のチャネル層の構成材料に用いる場合、酸化物半導体は移動度が高いので、画素TFT30を小型化することができる。同様に、酸化物半導体を、走査信号駆動回路25及び表示信号駆動回路26に含まれる駆動用TFT40のチャネル層の構成材料に用いる場合には、駆動用TFT40、ひいては走査信号駆動回路25及び表示信号駆動回路26を小型化することができる。この結果、TFT基板100の額縁領域23に、走査信号駆動回路25及び表示信号駆動回路26を収めることが可能となるため、走査信号駆動回路25及び表示信号駆動回路26を低コスト化したり、額縁領域23を狭くしたりすることができる。

図1(b)は、図1(a)の走査信号駆動回路25の注目領域における構成を示す図である。図1(b)に示すように、走査信号駆動回路25は、NMOSトランジスタT1,T2,T3を有する駆動電圧発生回路SCを複数個備えている。表示信号駆動回路26も同様に駆動電圧発生回路SC(図示せず)を複数個備えて構成される。ここで、駆動用TFT40に流れる電流は、ドレイン電極からソース電極に流れるものとする。

駆動電圧発生回路SCは、それぞれが駆動用TFT40であるNMOSトランジスタT1〜T3を備えている。NMOSトランジスタT1では、クロック信号CLKがドレイン電極に与えられる。NMOSトランジスタT2では、ソース電極に接地電位VSSが与えられ、ドレイン電極にNMOSトランジスタT1のソース電極が接続されている。NMOSトランジスタT3では、ドレイン電極に電源電位VDDが与えられ、ソース電極にNMOSトランジスタT1のゲート電極が接続されている。

なお、NMOSトランジスタT3のソース電極は、NMOSトランジスタT1,T2間の接続ノードN1にキャパシタC1を介して接続されている。そして、NMOSトランジスタT1,T2間の接続ノードN1が、駆動電圧発生回路SCの出力ノードとして用いられることにより、駆動電圧発生回路SCは、接続ノードN1から対応するゲート配線13またはソース配線12に駆動電圧を与えることが可能となっている。

NMOSトランジスタT3のゲート電極にON信号が与えられると、NMOSトランジスタT3がオン状態となることに伴い、NMOSトランジスタT1がオン状態となってクロック信号CLKが接続ノードN1から出力される。NMOSトランジスタT2にON信号が与えられた場合には、NMOSトランジスタT2がオン状態となることに伴い、接続ノードN1の電位が接地電位VSSに固定される。

図2は、本実施の形態1のTFTの平面構造を示す平面図であり、図3は、図2のA−A線での断面構造を示す断面図である。なお、図2及び図3にはそれぞれXYZ直交座標系を併せて示している。本実施の形態1のTFTは、図1における画素TFT30及び駆動用TFT40(NMOSトランジスタT1,T2,T3)の基本構成として適用することができる。以下、図2及び図3を参照して、例えばガラス等の透明性絶縁性の基板1上に配設されたTFTの構造を説明する。

基板1上には、金属等からなる遮光性導電膜で構成されるゲート電極2が選択的に配設されている。そして、ゲート電極2を覆うように基板1の上面の全面に、第1絶縁膜であるゲート絶縁膜3が配設されている。このゲート絶縁膜3上に、図2に示すように平面視にて(上方から見て)、ゲート電極2と重なる領域の一部に、酸化物半導体からなる第1半導体層4が選択的に配設されている。具体的には、平面視にてゲート電極2上のゲート絶縁膜3の一部である部分領域14と隣接する第1半導体層4が、ゲート電極2上のゲート絶縁膜3上に配設されている。なお図3の断面において、部分領域14は、ゲート電極2上のゲート絶縁膜3の内側の領域となっている。

本実施の形態1では、第1半導体層4は、酸化物半導体からなる2つの第1半導体層4a,4bを含む。2つの第1半導体層4a,4bは、ゲート電極2上のゲート絶縁膜3のうち部分領域14により分割された2つの領域上にそれぞれ配設されている。ここでは、平面視でゲート電極2の中心を基準として左側(−X方向側)に第1半導体層4aが設けられ、右側(+X方向側)に第1半導体層4bが設けられている。

そして、ゲート絶縁膜3の一部を覆うようにソース電極16及びドレイン電極17が選択的に配設されている。具体的には、ソース電極16及びドレイン電極17の少なくとも一方が、ゲート絶縁膜3及び第1半導体層4上に配設されており、ソース電極16及びドレイン電極17が、部分領域14を平面視にて挟むように配設されている。本実施の形態1では、ソース電極16は、ゲート絶縁膜3及び左側の第1半導体層4a上に配設され、ドレイン電極17は、ゲート絶縁膜3及び右側の第1半導体層4b上に配設されている。ここで、第1半導体層4a,4bは、ソース電極16及びドレイン電極17と平面視で同一の形状を有してもよいし、ソース電極16及びドレイン電極17からはみ出した領域を有してもよい。

ソース電極16の一部及びドレイン電極17の一部を除いてソース電極16及びドレイン電極17上には、第2絶縁膜である層間絶縁膜18が配設されている。層間絶縁膜18には、部分領域14上方に部分領域14を露出するチャネル開口部19が設けられている。また、層間絶縁膜18には、ソース電極16の上方にソース電極16の一部を露出するソース電極コンタクトホール20と、ドレイン電極17の上方にドレイン電極17の一部を露出するドレイン電極コンタクトホール21とが設けられている。

チャネル開口部19、ソース電極コンタクトホール20及びドレイン電極コンタクトホール21を覆うように、酸化物半導体からなる第2半導体層5が層間絶縁膜18上に配設されている。第2半導体層5は、ソース電極コンタクトホール20を通してソース電極16の一部と接触され、ドレイン電極コンタクトホール21を通してドレイン電極17の一部と接触されている。さらに、第2半導体層5は、チャネル開口部19を通してゲート絶縁膜3の部分領域14及び第1半導体層4a,4bと接触されている。これにより、第2半導体層5のうち、ゲート絶縁膜3上においてソース電極16及びドレイン電極17に挟まれた領域(部分領域14上の領域)が、チャネル主要領域となる。本実施の形態1のTFTは、以上のように構成される。

なお図示しないが、第2半導体層5を被覆するように、第3絶縁膜からなる保護絶縁膜を第2半導体層5上に配設してもよい。このような構成によれば、第2半導体層5を、TFT完成後の工程におけるプロセスダメージや外的擾乱から保護できるので、TFTの信頼性をさらに高めることができる。

<製造方法> 以下に、図面を参照して本実施の形態1のTFTの製造方法を説明する。図4〜図7は本実施の形態1のTFTの製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図3に相当する。

まず、ガラス等の透明性絶縁基板である基板1を洗浄液または純水を用いて洗浄する。本実施の形態1では、厚さ0.6mmのガラス基板を基板1として用いた。そして、洗浄された基板1の一方の主面全面に、ゲート電極2の材料である第1導電膜を形成する。なお、基板1の面のうちゲート電極2が設けられる面を基板1の上主面とする。

第1導電膜としては、例えばクロム(Cr)、モリブデン(Mo)、チタン(Ti)、銅(Cu)、タンタル(Ta)、タングステン(W)、アルミニウム(Al)等の遮光性を有する金属及びこれらの金属元素を主成分として他の元素を1種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を2層以上含む積層構造を第1導電膜としてもよい。これらの金属または合金を用いることによって、比抵抗値が例えば50μΩcm以下の低抵抗な第1導電膜を得ることができる。本実施の形態1では、第1導電膜としてMo膜を、アルゴン(Ar)ガスを用いたスパッタリング法で200nmの厚さに形成した。

その後、第1導電膜上にフォトレジスト材を塗布し、1回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第1導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸及び硝酸を含む溶液(Phosphoric-Acetic-Nitric acid:PAN薬液)によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図4に示されるように、基板1の上主面上にゲート電極2が形成される。

次に、ゲート電極2を覆うように基板1の上主面全面にゲート絶縁膜3となる絶縁膜を形成する。

本実施の形態1では、化学的気相成膜(Chemical Vapor Deposition:CVD)法を用いて、窒化シリコン膜(SiN)と酸化シリコン膜(SiO)をこの順に形成することで絶縁膜を形成した。酸化シリコン膜は、酸素(O)原子を含むため、この後の工程で絶縁膜上に第1酸化物半導体膜を形成した場合に、第1酸化物半導体膜からO原子が絶縁膜の膜中へと拡散する(放出される)ことによる影響を抑制することができる。その一方で、SiO膜は、水分(H₂O)、水素(H₂)、ナトリウム(Na)、カリウム(K)のようなTFT特性に影響を及ぼす不純物元素に対するバリア性(遮断性)が弱い。このため、本実施の形態1では、SiO膜の下にバリア性に優れるSiN膜を設けた。より具体的には、絶縁膜を、厚さ400nmのSiN膜と厚さ50nmのSiO膜との積層膜とした。なお、ここで形成された絶縁膜は、TFT部においてはゲート絶縁膜3として機能する。

次に、ゲート絶縁膜3上に、第1半導体層4の材料である第1酸化物半導体膜を形成する。本実施の形態1では、InとGaとZnとを含む酸化物(例えばInGaZnO)を第1酸化物半導体膜に用いた。より具体的には、In:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In₂O₃・Ga₂O₃・(ZnO)₂]を用いたスパッタリング法により、厚さ50nmのInGaZnO膜を形成した。

その後、2回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第1酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸(ジカルボン酸:Oxalic acid)を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図5に示されるように、ゲート絶縁膜3の上に、互いに分離された第1半導体層4a,4bを形成する。

次に、ソース電極16及びドレイン電極17の材料である第2導電膜を、第1導電膜と同様に成膜する。本実施の形態1では、アルゴン(Ar)ガスを用いたスパッタリング法で、200nmの厚さのMo膜を、第2導電膜として形成した。

その後、3回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第2導電膜をエッチングによりパターニングする。ここでは、PAN薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図6に示されるように、ソース電極16及びドレイン電極17が形成される。

ソース電極16とドレイン電極17との間には、ゲート絶縁膜3の部分領域14が露出される。部分領域14は平面視でゲート電極2と重なる領域に形成される(図2)。すなわち、ゲート絶縁膜3のうちソース電極16及びドレイン電極17間の領域が部分領域14となる。

なお、ソース電極16は第1半導体層4a上に重なるように形成され、ドレイン電極17は第1半導体層4b上に重なるように形成される。ここで、第1半導体層4a,4bは、ソース電極16及びドレイン電極17と平面視で同一の形状を有してもよいし、ソース電極16及びドレイン電極17からはみ出した領域を有してもよい。

次に、ソース電極16及びドレイン電極17を含む基板1の上主面全面に、層間絶縁膜18の材料である絶縁膜を形成する。本実施の形態1では、CVD法を用いて、厚さが150nmであるSiO膜と、厚さが50nmであるSiN膜をこの順に成膜することで、絶縁膜を形成した。

その後、4回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、SiO膜及びSiN膜をエッチングによりパターニングする。ここでは六フッ化硫黄(SF₆)に酸素(O₂)を加えたガスを用いたドライエッチングを用いた。

その後、フォトレジストパターンを除去することで、図7に示されるように、ゲート絶縁膜3の部分領域14を露出するチャネル開口部19と、ソース電極16の一部を露出するソース電極コンタクトホール20と、ドレイン電極17の一部を露出するドレイン電極コンタクトホール21とが絶縁膜に形成される。これにより層間絶縁膜18が形成される。

次に、チャネル開口部19、ソース電極コンタクトホール20及びドレイン電極コンタクトホール21を覆うように、基板1の上主面全面に第2酸化物半導体膜を成膜する。本実施の形態1では、InとGaとZnとを含む酸化物(例えばInGaZnO)を第2酸化物半導体膜に用いた。より具体的には、In:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In₂O₃・Ga₂O₃・(ZnO)₂]を用いたスパッタリング法により、厚さ50nmのInGaZnO膜を成膜した。

その後、5回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第2酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図3に示されるように、第2半導体層5が形成される。

第2半導体層5は、ソース電極コンタクトホール20を通してソース電極16の一部と接続され、ドレイン電極コンタクトホール21を通してドレイン電極17の一部と接続される。さらに、第2半導体層5は、チャネル開口部19を通してソース電極16及びドレイン電極17のそれぞれの側面と接触し、第1半導体層4a,4bのそれぞれの側面と接触するように形成される。このような構成によれば、第2半導体層5は、チャネル開口部19下方の領域であって、ソース電極16及び第1半導体層4aと、ドレイン電極17及び第1半導体層4bとの間の領域(部分領域14上の領域)において、チャネル主要領域を有する。

以上のように、5回の写真製版工程で、ソース電極16、ドレイン電極17、ゲート電極2及びゲート絶縁膜3からなり、ソース電極16及びドレイン電極17下の第1半導体層4a,4bの一部と、第2半導体層5のチャネル主要領域とを含むチャネル領域を有するトランジスタ構造、つまり本実施の形態1のTFTを作製することができる。

<実施の形態1のまとめ> 本実施の形態1のTFTは、第1半導体層4及び第2半導体層5の構成材料を酸化物半導体としているため、移動度の高いチャネルパスを有するトランジスタ構造を得ることができる。また、本実施の形態1のTFTによれば、ソース電極16及びドレイン電極17下の第1半導体層4a,4bにゲート電極2からゲート電界が印加されるため、ソース電極16及びドレイン電極17と第1半導体層4a,4bとが平面視して重なった領域に電流パスが形成される。したがって、第2半導体層5のチャネル主要領域に加え、電流パスが形成される第1半導体層4a,4bの一部が、画素TFT30のチャネル領域として機能する。その結果、ソース電極16及びドレイン電極17とチャネル領域との間の接触抵抗が低減でき、従来の逆コプレーナ構造のTFTよりも高いオン電流を有する高性能なTFTを実現できる。さらに、本実施の形態1のTFTは、ES構造と比べて、半導体層とソース電極及びドレイン電極とのオーバーラップ領域が小さい構造であるため、TFTのサイズ及び寄生容量をそれぞれ小さくすることができる。

加えて、本実施の形態1のTFTは、ソース電極16及びドレイン電極17の形成後にチャネル主要領域を有する第2半導体層5を形成するように構成されているため、信頼性の高いチャネル領域を有するTFTを得ることができる。すなわち、従来のBCE構造と比べて、第2半導体層5のチャネル主要領域が、ソース電極16及びドレイン電極17形成時のウエットエッチングの薬液に晒されないため、チャネル領域表面の欠陥密度(ダメージ)を抑制することができる。その結果、欠陥に起因した劣化を抑制し、長寿命で信頼性の高いTFTを得ることができる。

なお、本実施の形態1のTFTにおいて、ソース電極16及びドレイン電極17を形成した後に層間絶縁膜18を形成し、層間絶縁膜18に形成したソース電極コンタクトホール20及びドレイン電極コンタクトホール21を通してのみ、第2半導体層5とソース電極16及びドレイン電極17とを接触するような構成としてもよい。このような構成によれば、スパッタリング法で第2酸化物半導体膜を成膜する際に、ソース電極16及びドレイン電極17を構成する金属原子が半導体チャネル領域に拡散することによる特性劣化を抑制することができる。したがって、従来の逆コプレーナ構造に比べてさらに信頼性の高いチャネル領域を有するTFTを得ることができる。

なお、第1半導体層4(4a,4b)のキャリア密度が、第2半導体層5のキャリア密度よりも高くなるように構成することが好ましい。このように構成すれば、ソース電極16及びドレイン電極17と第1半導体層4a,4bとの間の接触抵抗をさらに小さくできる。また、第1半導体層4のキャリア密度の高い領域からキャリア密度の低い第2半導体層5のチャネル主要領域にキャリアが拡散することによって、正バイアス印加時のTFTの閾値電圧(Vth)のシフトを抑制することもできる。その結果、TFTの信頼性をさらに向上させることができる。これに関連する内容は、例えば、文献(S.H.Ha,D.H.Kang,I.Kang,J.U.Han,M.Mativenga,and J.Jang、“Channel Length Dependent Bias−Stability of Self−Aligned Coplanar a−IGZO TFTs,”、IEEE/OSA Journal of Display Technology、2013年、vol.9、no.12、p.985〜988)に記載されている。

また、TFT基板100の画素TFT30に本実施の形態1のTFTを用いることで、高い信頼性と高いスイッチング性能を有するTFT基板100を得ることができる。また、従来のa−Siをチャネル層に用いたTFTよりも画素TFT30のサイズを小型化することができるので、画素の開口率を上げることができ、LCDの省エネルギー化を図ることができる。

さらに、TFT基板100上に配設された走査信号駆動回路25及び表示信号駆動回路26の少なくともいずれか1つに含まれる駆動用TFT40に本実施の形態1のTFTを用いることで、高い信頼性を有する駆動回路内蔵型のTFT基板100を得ることができ、LCDの低コスト化を図ることができる。

なお、上述した実施の形態1では、層間絶縁膜18に、チャネル開口部19、ソース電極コンタクトホール20及びドレイン電極コンタクトホール21を設けたが、これに限ったものではない。例えば図8の平面図及び図9の断面図に示すように、ソース電極16の部分領域14側の端部と、ドレイン電極17の部分領域14側の端部とが、チャネル開口部19から露出するように設けた構成においては、ソース電極コンタクトホール20及びドレイン電極コンタクトホール21を設けなくてもよい。

なお、図8及び図9に示すような構成によれば、平面視で層間絶縁膜18から露出されるソース電極16及びドレイン電極17の面積をより小さくすることができる。これにより、スパッタリング法で、第2半導体層5となる第2酸化物半導体膜を成膜する際に、ソース電極16及びドレイン電極17を構成する金属原子が半導体チャネル領域に拡散することによる特性劣化をより抑制することができる。したがって、信頼性がより高いチャネル領域を有するTFTを実現することができる。

<変形例1> 図10及び図11は、それぞれ実施の形態1の変形例1であるTFTの平面構造及び断面構造を示す図であり、実施の形態1の構成要素と対応する構成要素には同一符号を付してある。図10及び図11に示すように、変形例1のTFTでは、ドレイン電極17下にのみ第1半導体層4(4b)が配設されている。

このような構造のTFTにおいても、ドレイン電極17と第1半導体層4bとが平面視で互いに重複しているため、ドレイン電極17とチャネル領域との間の接触抵抗の低減化を図ることができる。なお、変形例1では、ドレイン電極17下にのみ第1半導体層4bが配設されたが、ソース電極16下にのみ第1半導体層4(4a)が配設されてもよい。

すなわち、ソース電極16及びドレイン電極17の少なくとも一方の電極が、ゲート絶縁膜3及び第1半導体層4上に配設されれば、当該少なくとも一方の電極下の第1半導体層4にゲート電極2からゲート電界が印加される。その結果、少なくとも一方の電極と第1半導体層4とが平面視して重なった領域にも電流パスを形成することができるため、電極とチャネル領域との間の接触抵抗を抑制することができる。

<変形例2> 上記実施の形態1のTFTでは、ソース電極16は第1半導体層4a上に重なるように配設され、ドレイン電極17は第1半導体層4b上に重なるように配設されていた。そして、チャネル開口部19側の第1半導体層4a,4bの端面部の形状が、ソース電極16及びドレイン電極17の端面部の形状とほぼ同一であった。しかし、第1半導体層4は、ソース電極16及びドレイン電極17からはみ出した領域を有してもよい。

図12及び図13は、それぞれ実施の形態1の変形例2であるTFTの平面構造及び断面構造を示す図であり、実施の形態1の構成要素と対応する構成要素には同一符号を付してある。図12及び図13に示すように、変形例2では、第1半導体層4a,4bの端面部が、それぞれソース電極16及びドレイン電極17の端面部よりもチャネル主要領域側にはみ出して配設されている。つまり、第1半導体層4がソース電極16下に配設されている場合には、第1半導体層4は、平面視にてソース電極16から部分領域14側にはみ出して配設され、第1半導体層4がドレイン電極17下に配設されている場合には、第1半導体層4は、平面視にてドレイン電極17から部分領域14側にはみ出して配設されている。

また変形例2のTFTでは、第2半導体層5は、ソース電極コンタクトホール20を通してソース電極16の一部と接触され、ドレイン電極コンタクトホール21を通してドレイン電極17の一部と接触されている。さらに、第2半導体層5は、チャネル開口部19を通してゲート絶縁膜3の部分領域14と、第1半導体層4a,4bの側面だけでなくそれらの上面の一部と接触されている。これにより、第2半導体層5のうち、ゲート絶縁膜3上においてソース電極16及びドレイン電極17に挟まれた領域(部分領域14上の領域)が、チャネル主要領域となる。

以上のような変形例2の構成によれば、第2半導体層5のチャネル主要領域と第1半導体層4との間をより良好に接続することができるので、実施の形態1のTFTに比べて、チャネル領域をより安定的に動作させることができる。

なお、上記実施の形態1、実施の形態1の変形例1および変形例2のTFTにおいて、酸化物半導体膜からなる第1半導体層4及び第2半導体層5は、平面視でゲート電極2の内側の領域に配設されることが好ましい。例えば、基板100の裏面にバックライトユニットを備え、基板100の裏面からバックライト光を照射して画像を表示する透過型のLCDに、これらのTFTを適用する場合がある。この場合、もし第1半導体層4または第2半導体層5が平面視でゲート電極2からはみ出して配設されていると、バックライト光によって第1半導体層4または第2半導体層5に光劣化が生じ、TFTの特性劣化を生じさせる問題がある。したがって、この問題の回避策として第1半導体層4及び第2半導体層5は、バックライト光が遮光されるゲート電極2の内側領域に配設されることが好ましい。なお、酸化物半導体膜の特性の光劣化(光感度)については、例えば文献(Chio−Shun Chuang,Tze−Ching Fung,Barry G.Mullins,Kenji Nomura,Toshio Kamiya,Han−Ping David Shieh,Hideo Hosono and Jerzy Kanicki、“Photosensitivity of Amorphous IGZO TFTs for Active−Matrix Flat−Panel Displays”、SID 08 DIGEST、2008年、p.1215〜1218)に記載されている。

<実施の形態2> 本発明の実施の形態2では実施の形態1のTFT基板100上に、FFS方式のLCDに用いられる画素TFT30が配設されている。以下、図面を参照して、本実施の形態2に係るFFS方式の画素TFT30について、画素電極構造も含めて詳しく説明する。

図14は、本実施の形態2の画素TFT30を有するTFT基板100の画素部分の構成を示す平面図であり、図15は、図14のX−X’線、Y−Y’線及びZ−Z’線での断面構成(画素TFT30及び画素領域PXの断面構成、ゲート端子部、ソース端子部の断面構成)をそれぞれ示す断面図である。なお、本実施の形態2のうち実施の形態1の構成要素と対応する構成要素には同一符号を付してある。

図15の基板1上に、図14の複数のソース配線12及び複数のゲート配線13(図14では2本のソース配線12及び2本のゲート配線13のみ示す)が、マトリクス状に配設される。ゲート配線13は平面視でX方向に延在され、端部にゲート端子113及びゲート端子パッド213が配設される。また、ソース配線12は平面視でY方向に延在され、端部にソース端子112及びソース端子パッド212が設けられる。ゲート端子パッド213は、ゲート配線13に駆動電圧を与える図1の走査信号駆動回路25に接続され、ソース端子パッド212は、ソース配線12に駆動電圧を与える図1の表示信号駆動回路26に接続される。

そして、複数のゲート配線13及び複数のソース配線12の交差部に対応して複数の画素TFT30が配設され、複数の画素TFT30に対応して複数の画素電極15と対向電極115とが配設される。すなわち、2本のゲート配線13と2本のソース配線12との間に設けられる図1の各画素領域PXに一単位の画素TFT30、画素電極15及び対向電極115が配設される。

図15に示すように、断面視において画素電極15と対向電極115とは、層間絶縁膜18を介して対向するように配設される。本実施の形態2では、対向電極115は、図14のX方向及びY方向に隣接する画素間を跨ぐように連続した形状で配設されている。そして、TFT基板100の表示領域24(図1)の端部から一定の共通電位の信号が、対向電極115に供給されるように、TFT基板100が構成されている。また、対向電極115には、複数のスリット開口部SLが設けられており、画素電極15と対向電極115との間に電圧が印加されると、対向電極115はスリット開口部SLの端辺(フリンジ)部を起点として、対向電極115上方でTFT基板100面に対して概略水平方向の電界(フリンジ電界)を発生することができる。これにより、画素電極15上の液晶分子を横方向の電界で駆動する、いわゆるFFS方式の液晶駆動の機能を得ることが可能となる。なお、本実施の形態2では対向電極115にスリット開口部SLを設けたが、櫛歯形状のように連続したジグザグの端辺を有する開口部を設けてもよい。

ゲート配線13と画素TFT30のゲート電極2とが電気的に接続され、ソース配線12と画素TFT30のソース電極16とが電気的に接続され、画素電極15と画素TFT30のドレイン電極17とが電気的に接続される。

図15に示すように、画素TFT30に対応する領域と、ゲート電極2とは、例えばガラス等からなる基板1上に配設されている。そして、ゲート電極2を被覆するように基板1の上面の全面にゲート絶縁膜3が配設されている。

ゲート絶縁膜3上には、第1半導体層4(4a,4b)及び第3半導体層6(6a,6b)が、分離されて(互いに距離を隔てて)配設されている。なお、第1半導体層4及び第3半導体層6は、同一の酸化物半導体材料で成膜されており、同層となっている。第1半導体層4a,4bは、酸化物半導体からなる第2半導体層5と接続され、第3半導体層6a,6bは、第2半導体層5とは接続されずに、ソース電極16及びドレイン電極17下にそれぞれ配設される。

第3半導体層6bは、第1半導体層4bに対して部分領域14と逆側に配設されている。第3半導体層6bの一部の領域は、ドレイン電極17下に配設され、第3半導体層6bの別部の領域は、画素領域PXにおいて透明の画素電極15として機能する。第3半導体層6bの画素電極15は、ドレイン電極17を介して第2半導体層5及び第1半導体層4bと電気的に接続されている。また、第3半導体層6bは、導体化されており、第1半導体層4a,4bに比べて導電率が高い状態となっている。

ソース電極16は、図14に示すように、ソース配線12から分岐されてソース配線12と連続的に設けられ、ソース端子112は、ソース配線12端部に設けられている。第3半導体層6bと同様の半導体層である第3半導体層6aは、第1半導体層4aに対して部分領域14と逆側に配設されている。第3半導体層6aは、図15に示すようにソース配線12下に配設されており、本実施の形態2ではソース電極16下からソース端子112下まで延設されている。また、第3半導体層6aは、導体化されており、第1半導体層4a,4bに比べて導電率が高い状態となっている。

以上を小括すると、ソース電極16は、第1半導体層4a及び第3半導体層6a上に配設され、ドレイン電極17は、第1半導体層4b及び第3半導体層6b上に配設される。そして、画素電極15は、第1半導体層4a,4bと同層である第3半導体層6bを含んでおり、第3半導体層6bと同様の第3半導体層6aは、ソース配線12下に配設されている。

ここで、第1半導体層4a,4b及び第3半導体層6a,6bは、平面視においてソース電極16及びドレイン電極17からはみ出した領域を有してもよいし、有さなくてもよい。なお、本実施の形態2では、画素領域PXにおける第3半導体層6bは、透明な画素電極15として機能する必要があるため、ドレイン電極17から平面視においてはみ出している。

第1半導体層4a及び第3半導体層6aは、互いに分離されずに連続したパターンを用いて一体化されてもよいが、導体化された第3半導体層6が第1半導体層4aの半導体特性に悪影響を及ぼす可能性があるため、本実施の形態2のように互いに分離されることが好ましい。同様に、第1半導体層4b及び第3半導体層6bも互いに分離されることが好ましい。

ソース電極16、ドレイン電極17及び画素電極15等を含む基板1の上主面全体に、層間絶縁膜18が配設される。なお、この層間絶縁膜18は保護絶縁膜と呼ぶこともできる。層間絶縁膜18には、部分領域14上方に部分領域14を露出するチャネル開口部19が設けられている。また、層間絶縁膜18には、ソース電極16の上方にソース電極16の一部を露出するソース電極コンタクトホール20と、ドレイン電極17の上方にドレイン電極17の一部を露出するドレイン電極コンタクトホール21とが設けられている。

さらに層間絶縁膜18には、ゲート端子部においてゲート端子113の表面を露出するゲート端子コンタクトホール10と、ソース端子部においてソース端子112の表面を露出するソース端子コンタクトホール11とが設けられている。

チャネル開口部19、ソース電極コンタクトホール20及びドレイン電極コンタクトホール21を覆うように、酸化物半導体からなる第2半導体層5が層間絶縁膜18上に配設されている。第2半導体層5は、ソース電極コンタクトホール20を通してソース電極16の一部と接触され、ドレイン電極コンタクトホール21を通してドレイン電極17の一部と接触されている。さらに、第2半導体層5は、チャネル開口部19を通してゲート絶縁膜3の部分領域14と、第1半導体層4a,4bの側部と接触されている。これにより、第2半導体層5のうち、ゲート絶縁膜3上においてソース電極16及びドレイン電極17に挟まれた領域(部分領域14上の領域)が、チャネル主要領域となる。

画素領域PXと重なる領域の層間絶縁膜18上には、第2半導体層5と同一の酸化物半導体材料で成膜され、第2半導体層5と同層である第4半導体層7が配設されている。第4半導体層7は、画素電極15と平面視において対向するように、画素電極15上方に画素電極15と絶縁された状態で配設されており、画素領域PXにおいて対向電極115として機能する。また、第4半導体層7は、導体化されており、第2半導体層5に比べて導電率が高い状態となっている。上述したように、本実施の形態2では、対向電極115は、図14のX方向及びY方向に隣接する画素間を跨ぐように連続した形状で配設されている。そして、TFT基板100の表示領域24(図1)の端部から一定の共通電位の信号が、対向電極115に供給されるように、TFT基板100が構成されている。

ゲート端子部の層間絶縁膜18上には、第2半導体層5と同一の酸化物半導体材料で成膜され、第2半導体層5よりも導電率が高くなるように導体化された第5半導体層8が配設される。第5半導体層8は、ゲート端子コンタクトホール10を通してゲート端子113と接続されている。第5半導体層8は、ゲート端子113を保護するゲート端子パッド213として機能する。

また、ソース端子部の層間絶縁膜18上には、第2半導体層5と同一の酸化物半導体材料で成膜され、第2半導体層5よりも導電率が高くなるように導体化された第6半導体層9が配設される。第6半導体層9は、ソース端子コンタクトホール11を通してソース端子112と接続されている。第6半導体層9は、ソース端子112を保護するソース端子パッド212として機能する。

液晶表示パネルの組み立ては、まず、図14及び図15に示したTFT基板100の表面に配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタ及び配向膜等を備えた対向基板(図示せず)を、TFT基板100と貼り合わせる。この際、スペーサによってTFT基板と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横界駆動のFFS方式の液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路及びバックライトユニット等を配設することによって、液晶層を挟持するTFT基板100及び対向基板を備える液晶表示装置、具体的にはFFS方式のLCDが完成する。

なお、走査信号駆動回路25及び表示信号駆動回路26を液晶表示パネルの外部に配設するのではなく、上記の実施の形態1やその変形例で説明したTFTを用いて、走査信号駆動回路25及び表示信号駆動回路26の駆動用TFT40をTFT基板100の額縁領域23に配置することもできる。この場合、LCDの額縁領域を狭くすることができ、かつ外付けの駆動回路基板が不要になるので、低コストでFFS方式のLCDを作製することができる。

<製造方法> 以下に、図面を参照して本実施の形態2に係るFFS方式のTFT基板100の製造方法について詳しく説明する。図16〜図19は、本実施の形態2のTFT基板100の製造方法を示す平面工程図である。なお、最終工程を示す平面図は、図14に相当する。また、図20〜図28は、本実施の形態2のTFT基板100の製造方法を示す断面工程図である。なお、最終工程を示す断面図は、図15に相当する。

まず、ガラス等の透明性絶縁基板である基板1を洗浄液または純水を用いて洗浄する。本実施の形態2では、厚さ0.6mmのガラス基板を基板1として用いた。そして、洗浄された基板1の一方の主面全面に、ゲート電極2等の材料である第1導電膜を形成する。なお、基板1の面のうちゲート電極2等が設けられる面を基板1の上主面とする。

第1導電膜としては、例えばCr、Mo、Ti、Cu、Ta、W、Al等の遮光性を有する金属及びこれらの金属元素を主成分として他の元素を1種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を2層以上含む積層構造を第1導電膜としてもよい。これらの金属または合金を用いることによって、比抵抗値が例えば50μΩcm以下の低抵抗な第1導電膜を得ることができる。本実施の形態2では、第1導電膜として遮光性を有するMo膜を、Arガスを用いたスパッタリング法で200nmの厚さに形成した。

その後、第1導電膜上にフォトレジスト材を塗布し、1回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第1導電膜をエッチングによりパターニングする。ここでは、PAN薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図16及び図20に示されるように、基板1の上主面上にゲート電極2、ゲート配線13及びゲート端子113が形成される。なお、図16には、後工程で形成される第3半導体層6aが想像線で示されている。

次に、ゲート電極2を覆うように基板1の上主面全面にゲート絶縁膜3となる絶縁膜を形成する。

本実施の形態2では、CVD法を用いて、SiN膜とSiO膜をこの順に形成することで、絶縁膜を形成した。酸化シリコン膜は、酸素(O)原子を含むため、この後の工程で絶縁膜上に第1酸化物半導体膜を形成した場合に、第1酸化物半導体膜からO原子が絶縁膜の膜中へと拡散する(放出される)ことによる影響を抑制することができる。その一方で、SiO膜は、H₂O、H₂、Na、KのようなTFT特性に影響を及ぼす不純物元素に対するバリア性(遮断性)が弱い。このため、本実施の形態2では、SiO膜の下にバリア性に優れるSiN膜を設けた。より具体的には、絶縁膜を、厚さ400nmのSiN膜と厚さ50nmのSiO膜との積層膜とした。なお、ここで形成された絶縁膜は、TFT部においてはゲート絶縁膜3として機能する。

次に、ゲート絶縁膜3上に、第1半導体層4の材料である第1酸化物半導体膜を形成する。本実施の形態2では、InとGaとZnとを含む酸化物(例えばInGaZnO)を第1酸化物半導体膜に用いた。より具体的には、In:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In₂O₃・Ga₂O₃・(ZnO)₂]を用いたスパッタリング法により、厚さ50nmのInGaZnO膜を形成した。

その後、2回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第1酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図21に示されるように、ゲート電極2上のゲート絶縁膜3上に、部分領域14を平面視にて挟む一対の第1半導体層4a,4bを形成する。これと並行して、ゲート電極2上のゲート絶縁膜3上に、一対の第1半導体層4a,4bと分離され、一対の第1半導体層4a,4bを平面視にて挟む一対の第3半導体層6a,6bを形成する。なお、第1半導体層4a,4bは、ゲート電極2と平面視にて重なる領域に形成される。

次に、第3半導体層6a,6bに、電気抵抗を低減して導電率を高くする導体化を選択的に行う。本実施の形態2のようにInGaZnOなどの酸化物半導体を第3半導体層6a,6bに用いる場合の導体化の方法として、水素(H)を含む例えばH₂プラズマなどのプラズマを、酸化物半導体膜本体に直接照射させる方法がある。この方法によれば、電子キャリアとなるH原子が酸化物半導体膜中に添加され、酸化物半導体が還元(O原子を低減)されることによって、電子キャリア密度を高めることができる。別の方法としては、波長400nm以下に強度ピークをもつ紫外線(UV光)を酸化物半導体膜に照射して、膜中の電子キャリア密度を高める方法がある。

本実施の形態2では、UV光を照射する方法を用いる。具体的には、図21に示すように、基板1のゲート絶縁膜3上にて互いに分離された第1半導体層4a,4b及び第3半導体層6a,6bを形成した後、基板1の下側からUV光を照射する。つまり、基板1の主面とは反対側の裏面(ゲート電極2、ゲート絶縁膜3、第1半導体層4a,4b及び第3半導体層6a,6bが形成されていない面)からUV光を照射する。この場合、基板1及びゲート絶縁膜3はUV光を透過し、Moからなるゲート電極2はUV光を遮光する。このため、UV光の照射によって第3半導体層6a,6bは選択的に導体化されるが、ゲート電極2で遮光される領域に形成された第1半導体層4a,4bは、成膜直後の半導体特性を維持することができる。

導体化された第3半導体層6aは、後の工程で形成するソース配線12及びソース端子112の下層配線として機能する。また導体化された第3半導体層6bは、画素電極15として機能する。InGaZnOに代表される酸化物半導体膜は、一般的に400nmから800nmの可視光に対して70%以上の高い透過率を有しており、導体化された第3半導体層6bは、透過型画素電極として好適に用いることができる。

なお、以上の説明では、第1半導体層4a,4b及び第3半導体層6a,6bのパターンを形成した後に、基板1の裏面からUV光を照射するようにした。しかし、UV光の照射はこれに限ったものではなく、第1酸化物半導体膜を成膜した後、第1半導体層4a等のパターンを形成する前に基板1の下側からUV光を照射し、その後、2回目の写真製版で第1半導体層4a,4b及び第3半導体層6a,6bのパターンを形成するようにしてもよい。この場合でも、ゲート電極2で遮光される領域内に形成される第1半導体層4a,4bは、成膜直後の半導体特性を維持することができる。

以上により、図17及び図22に示されるように、TFT基板100の基板1の上主面上のゲート絶縁膜3上に、第1半導体層4a,4bと、導体化された第3半導体層6aと、導体化された第3半導体層6bを含む画素電極15とが形成される。また一対の第1半導体層4a,4bの間にはゲート絶縁膜3の部分領域14が露出される。部分領域14は、例えば平面視でゲート電極2と重なる領域に形成される。

次に、ソース電極16及びドレイン電極17等の材料である第2導電膜を、第1導電膜と同様に成膜する。本実施の形態2では、Arガスを用いたスパッタリング法で、200nmの厚さのMo膜を、第2導電膜として形成した。

その後、3回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第2導電膜をエッチングによりパターニングする。ここでは、PAN薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図18及び図23に示されるように、第1半導体層4aの少なくとも一部及び第3半導体層6aの少なくとも一部の上にソース電極16を形成し、第1半導体層4bの少なくとも一部及び第3半導体層6bの少なくとも一部の上にドレイン電極17を形成する。これと並行して、第3半導体層6a上に、ソース電極16と電気的に接続されたソース配線12と、ソース端子112とを形成する。

ソース電極16は、ソース配線12から分岐されてソース配線12と連続的に設けられ、ソース端子112は、ソース配線12端部に設けられている。また本実施の形態2では、ソース電極16下からソース端子112下まで、ゲート配線13と重なる領域を除いて、導体化された第3半導体層6aが延設される。

ソース電極16とドレイン電極17との間には、ゲート絶縁膜3の部分領域14が露出される。部分領域14は、図2の構成と同様、平面視でゲート電極2と重なる領域に形成される。すなわち、ゲート絶縁膜3のうちソース電極16及びドレイン電極17間の領域が部分領域14となる。

なお、ソース電極16は第1半導体層4a上に重なるように形成され、ドレイン電極17は第1半導体層4b上に重なるように形成される。ここで、第1半導体層4a,4bは、ソース電極16及びドレイン電極17と平面視で同一の形状を有してもよいし、ソース電極16及びドレイン電極17からはみ出した領域を有してもよい。

次に、ソース電極16及びドレイン電極17を含む基板1の上主面全面に、層間絶縁膜18の材料である絶縁膜を形成する。本実施の形態2では、CVD法を用いて、厚さが150nmであるSiO膜と、厚さが50nmであるSiN膜をこの順に成膜することで、絶縁膜を形成した。

その後、4回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、SiO膜及びSiN膜をエッチングによりパターニングする。ここでは六フッ化硫黄(SF₆)に酸素(O₂)を加えたガスを用いたドライエッチングを用いた。

その後、フォトレジストパターンを除去することで、図19及び図24に示されるように、ゲート絶縁膜3の部分領域14を露出するチャネル開口部19と、ソース電極16の一部を露出するソース電極コンタクトホール20と、ドレイン電極17の一部を露出するドレイン電極コンタクトホール21と、ゲート端子113の一部を露出するゲート端子コンタクトホール10と、ソース端子112の一部を露出するソース端子コンタクトホール11とが絶縁膜に形成される。これにより層間絶縁膜18が形成される。

次に、チャネル開口部19、ソース電極コンタクトホール20、ドレイン電極コンタクトホール21、ゲート端子コンタクトホール10及びソース端子コンタクトホール11を覆うように、基板1の上主面全面に第2酸化物半導体膜を成膜する。本実施の形態2では、InとGaとZnとを含む酸化物(例えばInGaZnO)を第2酸化物半導体膜に用いた。より具体的には、In:Ga:Zn:Oの原子組成比が1:1:1:4であるInGaZnOターゲット[In₂O₃・Ga₂O₃・(ZnO)₂]を用いたスパッタリング法により、厚さ50nmのInGaZnO膜を成膜した。

その後、5回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第2酸化物半導体膜をエッチングによりパターニングする。ここではシュウ酸を含む溶液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図14及び図15に示されるように、層間絶縁膜18上に、ソース電極16の一部、及び、ドレイン電極17の前記一部と接触され、かつ、チャネル開口部19を通して部分領域14及び一対の第1半導体層4a,4bと接触された第2半導体層5を形成する。これと並行して第3半導体層6b上に、層間絶縁膜18を介して第4半導体層7を含む対向電極115を形成する。また、これらと並行して、第5半導体層8を含むゲート端子パッド213と、第6半導体層9を含むソース端子パッド212とを形成する。

対向電極115の第4半導体層7と、ゲート端子パッド213の第5半導体層8と、ソース端子パッド212の第6半導体層9とは、第2半導体層5と同じ第2酸化物半導体材料で形成され、第2半導体層5と同層である。

ここで、これら第4半導体層7〜第6半導体層9は、第2半導体層5よりも導電率が高くなるように、電気抵抗を低減する導体化を選択的に行われた半導体層として形成されるべきである。

しかしながら、上述した基板1の下側からUV光を照射する方法を用いて、第4半導体層7〜第6半導体層9を形成することは難しい。なぜならば、対向電極115の下方には画素電極15が形成されており、またゲート端子パッド213及びソース端子パッドの下方にはそれぞれ金属(Mo)膜からなるゲート端子113及びソース端子112が形成されていることによって、基板1の裏面側からのUV光が遮光されてしまうからである。

そこで本実施の形態2では、以下に示す工程で、第4半導体層7〜第6半導体層9を形成した。

まず、図25に示すように、チャネル開口部19、ソース電極コンタクトホール20、ドレイン電極コンタクトホール21、ゲート端子コンタクトホール10及びソース端子コンタクトホール11を覆うように、基板1の上主面全面に、第2酸化物半導体膜51を成膜する。ここでは上述のようにスパッタリング法を用いて、例えば50nmの厚さのInGaZnO膜を、第2酸化物半導体膜51として成膜する。

次に、図26に示すように、第2酸化物半導体膜51上に塗布法によって形成したフォトレジストを、5回目の写真製版工程により露光及び現像して、フォトレジストパターンRM55を形成する。露光及び現像されるフォトレジストには、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を用いる。

フォトレジストパターンRM55は、チャネル開口部19近傍に第2半導体層5を形成するためのフォトレジストパターンRM55aと、画素領域PX内に対向電極115(第4半導体層7)を形成するためのフォトレジストパターンRM55bと、ゲート端子部にゲート端子パッド213(第5半導体層8)を形成するためのフォトレジストパターンRM55cと、ソース端子部にソース端子パッド212(第6半導体層9)を形成するためのフォトレジストパターンRM55dとを含む。このとき、フォトレジストパターンRM55aの厚さhaが、フォトレジストパターンRM55b,RM55c,RM55dの厚さhb,hc,hdよりも厚くなるようにする。本実施の形態2では、厚さhaが約2.5μm、厚さhb,hc,hdが約1.0μmの厚さになるように形成した。

厚さの異なるレジストパターンは、例えば、基板1にフォトレジストを所望の最大膜厚(本実施の形態2では約2.5μm)となるように塗布法によって形成した後に、写真製版工程のフォトレジスト露光時に露光量を多段階で制御することで形成することができる。すなわち、フォトレジスト露光時に、露光の光を直接照射する領域と、露光の光を減光させて照射する領域と、露光の光を遮光する領域とに分けて処理を行う。

その後、フォトレジストの現像処理を実行すると、フォトレジストは、露光の光が直接照射された領域では完全に除去され、露光の光が遮光された領域では膜厚が最大膜厚のまま残存し、露光の光が減光された領域では膜厚が薄くなって残存する。本実施の形態2では、露光の光が遮光された領域にフォトレジストパターンRM55aが形成され、露光の光が減光された領域にフォトレジストパターンRM55b,RM55c,RM55dが形成される。

なお、このように露光量を多段階に制御する方法としては、例えばグレイトーンまたはハーフトーンのフォトマスクを用いた公知の露光法を用いることができる。これらのフォトマスクでは、メタルのマスクパターンをスリット状に形成して、当該スリット状によって発生する光の回折現象を利用して露光の光を低減させたり、半透過膜のマスクパターンを形成して、当該半透過膜によって露光の光を低減させたりする等の方法が用いられる。

次に、図27に示すように、フォトレジストパターンRM55a,RM55b,RM55c,RM55dをエッチングマスクとして、シュウ酸を含む溶液を用いたウエットエッチングにより第2酸化物半導体膜51に対するパターニング処理を行うことにより、第2半導体層5が形成される。これと並行して、第2酸化物半導体膜51のパターンが、スリット開口部SLを備える第4半導体層7、ソース端子部の第5半導体層8、及び、ソース端子部の第6半導体層9のパターンと同じになる。

次に、基板1上の全体に酸素(O₂)プラズマOPを照射して、フォトレジストパターンRM55を全体的にアッシングする。これにより、厚さの薄いフォトレジストパターンRM55b,RM55c,RM55dが除去されて、パターン化された第2酸化物半導体膜51が露出される。これと並行して、厚さの厚いフォトレジストパターンRM55aが薄膜化されて、図28に示すように、厚さhaよりも薄い厚さheを有するフォトレジストパターンRM55eが第2半導体層5上に残存する。

その後、図28に示すように、第2半導体層5がフォトレジストパターンRMeで覆われている状態で、基板1の上側、つまり基板1の上主面(第2半導体層5、第4半導体層7、第5半導体層8及び第6半導体層9が形成されている面)側から、基板1にUV光を照射する。この場合、フォトレジストパターンRM55eで覆われている領域では、UV光がフォトレジストパターンRM55eによって吸収(遮光)され、フォトレジストパターンRM55eで覆われていない領域では、UV光が照射される。したがって、フォトレジストパターンで覆われていない第2酸化物半導体膜51は、UV光の照射によって選択的に導体化されて、第4半導体層7、第5半導体層8及び第6半導体層9が形成される。一方、フォトレジストパターンRM55eによって遮光される領域に形成された第2半導体層5は、半導体特性を維持する。

そして、第4半導体層7が画素領域PXにおいて対向電極115として機能し、第5半導体層8がゲート端子113を保護するゲート端子パッド213として機能し、第6半導体層9がソース端子112を保護するソース端子パッド212として機能する。

その後、フォトレジストパターンを除去することで、図14及び図15に示されるように、本実施の形態2であるFFS方式のLCDに用いられるTFT基板100が作製される。

液晶表示パネルの組み立ては、まず、図14及び図15に示したTFT基板100の表面に配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。次に、別途作製した、カラーフィルタ及び配向膜等を備えた対向基板(図示せず)を、TFT基板100と貼り合わせる。この際、スペーサによってTFT基板と対向基板との間に間隙が形成され、その間隙に液晶を封止することによって、横界駆動のFFS方式の液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路及びバックライトユニット等を配設する工程を行うことによってFFS方式のLCDが完成する。

なお、以上に説明した製造工程において、TFT基板100の表示領域24に本実施の形態2の画素TFT30を形成するのと同時に、TFT基板100の額縁領域23に実施の形態1やその変形例で説明した駆動用TFT40を形成してもよい。この場合は、LCDの額縁領域を狭くすることができ、かつ外付けの駆動回路基板が不要になるので、低コストでFFS方式のLCDを作製することができる。

<実施の形態2のまとめ> 本実施の形態2に係る画素TFT30を有するTFT基板100においては、実施の形態1やその変形例において説明したTFT特性の向上効果を有する。また、画素電極15を、第1半導体層4a,4bを形成する工程と並行して形成することができ、対向電極115を、第2半導体層5を形成する工程と並行して形成することができる。これにより、画素TFT30を有するFFS方式用のTFT基板100の製造工程において、写真製版工程の回数を低減することができる。この結果、高移動度の酸化物半導体を備えたTFT基板の製造工程の簡略化、ひいては当該TFT基板を有し、広い視野角と明るい表示特性とを兼ね備えたLCDの製造工程の簡略化を図ることができ、LEDの生産効率を向上させ、製造コストを低減することができる。

また、ソース配線12下に、導体化された第3半導体層6aを備えるので、ソース配線12及び第3半導体層6aの配線がパターン不良や異物等によって断線したとしても、もう一方の配線でカバーすることができる。したがって、ソース配線12の断線による表示の線欠陥不良を防止することができる。

さらに、TFT基板100上の表示領域に形成される画素TFTとともに、額縁領域23に駆動用TFT形成することによって、走査信号駆動回路25及び表示信号駆動回路26の少なくともいずれか1つを作製した場合には、走査信号駆動回路25及び表示信号駆動回路26の小型化を図ることができる。これにより、TFT基板100において額縁領域23に走査信号駆動回路25及び表示信号駆動回路26を収めることが可能となるため、走査信号駆動回路25及び表示信号駆動回路26を低コスト化できると共に額縁領域23を狭くすることができる。

またこれらの駆動回路をTFT基板100上に設けることで、駆動IC(Integrated Circuit)をFPC(Flexible Printed Circuits)で実装する従来の形態が不要となる。このため、四角形だけでなく、円形や曲線など様々な外郭形状を有するLCDの提供が可能になる。

なお、本実施の形態2では、UV光を用いて、第3半導体層6〜第6半導体層9を形成する。このような構成によれば、新たなマスクパターンを形成する必要がないので、写真製版の工程を低減することができる。

なお、本発明の実施の形態及び変形例で用いる材料は、製造工程で説明した材料に限ることなく、他の材料を適宜組み合わせて用いることが可能である。

例えば、上記の実施の形態及び変形例では、第1酸化物半導体膜及び第2酸化物半導体膜層として、InとGaとZnとを含む酸化物半導体(In−Ga−Zn−O)を適用して説明した。しかし、各半導体層の材料はこれに限ることはなく、例えば、これらの金属を適宜組み合わせた酸化物半導体であるIn−O、Ga−O、Zn−O、In−Zn−O、In−Ga−O、Ga−Zn−Oを用いることができる。またこれらの金属酸化物以外にも、例えばハフニウム(Hf)、すず(Sn)、イットリウム(Y)、アルミニウム(Al)等の酸化物を適宜組み合わせた酸化物半導体を、各半導体層の材料に用いてもよい。

また半導体層の材料としては、酸化物系の半導体に限らず、13族のAl、Ga、Inから選ばれる元素と15族の窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)から選ばれる元素とを組み合わせたいわゆるIII−V族の化合物半導体、例えば、Ga−As、Ga−P、In−P、In−Sb、In−As、Al−N、Ga−N、Al−Ga−N、あるいはこれらに他の元素を添加した半導体材料を用いてもよい。これらの半導体材料は特に実施の形態1並びに変形例1及び2で説明したTFT基板に好適に用いることができる。

さらに、半導体層の材料としては、14族の半導体元素である炭素(C)を用いたカーボンナノチューブ、グラフェン、従来公知のSi、Ge、及び、これらの元素を組み合わせた半導体材料を用いることも可能である。これらの半導体材料についても、特に実施の形態1並びに変形例1及び2で説明したTFT基板に好適に用いることができる。

これらの半導体材料を酸化物層に用いた場合でも、上記実施の形態で説明した本発明の効果を奏することが可能であり、酸化物半導体、化合物半導体または炭素系半導体のようにプロセスダメージの影響を大きく受けると考えられる材料を用いる場合に特に有効である。

なお、以上の説明では、FFS方式の液晶表示装置について説明したが、これに限ったものではなく、TN方式またはVA(Vertical Alignment)方式など他の方式の液晶表示装置にも適用することができる。また、液晶に限らず、無機あるいは有機のエレクトロルミネッセンス(Electroluminescence:EL)材料を画素領域に備えた自発光型の表示装置用のTFT基板にも適用することができる。

なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。

本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。

1 基板、2 ゲート電極、3 ゲート絶縁膜、4,4a,4b 第1半導体層、5 第2半導体層、6,6a,6b 第3半導体層、7 第4半導体層、12 ソース配線、13 ゲート配線、14 部分領域、15 画素電極、16 ソース電極、17 ドレイン電極、18 層間絶縁膜、19 チャネル開口部、25 走査信号駆動回路、26 表示信号駆動回路、30 画素TFT、40 駆動用TFT、100 TFT基板、115 対向電極。