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芯片内护城河结构及其制造方法

阅读：214发布：2020-05-11

专利汇可以提供芯片内护城河结构及其制造方法专利检索，专利查询，专利分析的服务。并且本发明提供一种芯片内护城河结构及其制造方法，该制造方法包括以下步骤：提供一基板；形成介电层于基板表面的扩散阻挡层上，并形成金属互连结构及接合焊垫于介电层中，金属互连结构位于芯片主体区域；形成钝化保护层于介电层上；形成护城河凹槽结构于芯片周边区域；形成表面保护层于所述钝化保护层上，所述表面保护层自下而上依次包括共形层及填充层，所述共形层还形成于所述槽环的侧壁和底部，所述填充层还填入所述槽环。本发明在芯片周边区域布置槽环，槽环环绕芯片主体区域，且槽环中填充有共形层及填充层，可以有效吸收或缓冲晶圆切割应力，从而阻断晶圆切割应力往芯片主体区域传递，并减少金属材料的使用，同时增加结构的稳定性。，下面是芯片内护城河结构及其制造方法专利的具体信息内容。

权利要求

1.一种芯片内护城河结构的制造方法，其特征在于，包括以下步骤：
提供一基板，所述基板表面具有一扩散阻挡层，且所述基板上定义有芯片主体区域及环绕所述芯片主体区域的芯片周边区域，所述基板内埋设有护城河环结构，位于所述芯片周边区域中且遮盖在所述扩散阻挡层之下；
形成介电层于所述扩散阻挡层上，并形成金属互连结构及接合焊垫于所述介电层中，所述金属互连结构的导电金属层及所述接合焊垫位于所述芯片主体区域中；
形成钝化保护层于所述介电层上；
形成护城河凹槽结构于所述芯片周边区域，所述护城河凹槽结构对准于所述护城河环结构并且包括至少两个分立设置的槽环，其中，所述槽环往下延伸至所述介电层中，但未贯穿所述扩散阻挡层；
形成表面保护层于所述钝化保护层上，所述表面保护层自下而上依次包括共形层及填充层，所述共形层还形成于所述槽环的侧壁和底部，所述填充层还填入所述槽环。
2.根据权利要求1所述的芯片内护城河结构的制造方法，其特征在于：所述填充层的材质包括聚合物，所述共形层的材质包括碳。
3.根据权利要求1所述的芯片内护城河结构的制造方法，其特征在于：所述钝化保护层自下而上依次包括氧化物层及氮化硅层，形成所述护城河凹槽结构于所述芯片周边区域时，同步形成开孔于所述芯片主体区域并贯穿所述氧化物层及所述氮化硅层，以暴露出所述接合焊垫。
4.根据权利要求1所述的芯片内护城河结构的制造方法，其特征在于：所述填充层位于所述槽环中的部分具有气隙。
5.根据权利要求4所述的芯片内护城河结构的制造方法，其特征在于：所述钝化保护层的材质包括氧化物，所述共形层的材质包括氮化硅，所述填充层的材质包括氧化物。
6.根据权利要求1所述的芯片内护城河结构的制造方法，其特征在于：所述护城河环结构包括至少两个分立设置的第一金属环及多个第一导电插塞，所述扩散阻挡层覆盖所述第一金属环，所述导电插塞连接于所述金属环下方，所述槽环纵向对准于所述第一金属环。
7.根据权利要求6所述的芯片内护城河结构的制造方法，其特征在于：所述介电层中具有上层扩散阻挡层，所述上层扩散阻挡层位于所述金属互连结构其中一层导电金属层的上方，以防止下方导电金属层的扩散，所述金属互连结构更包括对准在所述护城河环结构上至少两个分立设置的第二金属环及多个第二金属插塞于所述芯片周边区域的所述介电层中，所述第二金属环位于所述上层扩散阻挡层下方，所述第二金属插塞连接于所述第二金属环下方。
8.根据权利要求1所述的芯片内护城河结构的制造方法，其特征在于：所述槽环的底面相对位于所述扩散阻挡层的顶面上包括所述介电层的非贯穿表面。
9.根据权利要求1所述的芯片内护城河结构的制造方法，其特征在于：所述槽环贯穿所述介电层，且所述槽环的底面包括所述扩散阻挡层的露出表面。
10.根据权利要求1所述的芯片内护城河结构的制造方法，其特征在于：所述槽环的宽度范围是1～3μm，所述槽环的高度范围是2～10μm，相邻所述槽环的间距范围是4～90μm。
11.根据权利要求1～10任意一项所述的芯片内护城河结构的制造方法，其特征在于：
所述金属互连结构包括至少两层在所述扩散阻挡层上的导电金属层，相邻两层所述导电金属层之间通过导电柱连接，且位于底层的所述导电金属层下方连接有底层导电柱。
12.根据权利要求11所述的芯片内护城河结构的制造方法，其特征在于：所述芯片主体区域的所述基板中更形成有与所述护城河环结构位于同一层结构的底导电金属层及多个底导电插塞，所述底导电插塞连接于所述底导电金属层下方，所述金属互连结构穿通所述扩散阻挡层并连接于所述底导电金属层上方。
13.一种芯片内护城河结构，其特征在于，包括：
基板，所述基板上定义有芯片主体区域及环绕所述芯片主体区域的芯片周边区域；
扩散阻挡层，位于所述基板表面，所述基板内埋设有护城河环结构，位于所述芯片周边区域中且遮盖在所述扩散阻挡层之下；
介电层，位于所述扩散阻挡层表面；
金属互连结构及接合焊垫，位于所述介电层中，所述金属互连结构的导电金属层及所述接合焊垫位于所述芯片主体区域中；
钝化保护层，位于所述介电层表面；
护城河凹槽结构，形成于所述芯片周边区域并且对准于所述护城河环结构，所述护城河凹槽结构包括至少两个分立设置的槽环，所述槽环往下延伸至所述介电层中，但未贯穿所述扩散阻挡层；
表面保护层，位于所述钝化保护层上，所述表面保护层自下而上依次包括共形层及填充层，所述共形层还形成于所述槽环的侧壁和底部，所述填充层还填入所述槽环。
14.根据权利要求13所述的芯片内护城河结构，其特征在于：所述填充层的材质包括聚合物，所述共形层的材质包括碳。
15.根据权利要求13所述的芯片内护城河结构，其特征在于：所述钝化保护层自下而上依次包括氧化物层及氮化硅层。
16.根据权利要求15所述的芯片内护城河结构，其特征在于：所述芯片内护城河结构更具有开孔，形成于所述芯片主体区域并贯穿所述氧化物层及所述氮化硅层，以暴露出所述接合焊垫。
17.根据权利要求13所述的芯片内护城河结构，其特征在于：所述填充层位于所述槽环中的部分具有气隙。
18.根据权利要求13所述的芯片内护城河结构，其特征在于：所述钝化保护层的材质包括氧化物，所述共形层的材质包括氮化硅，所述填充层的材质包括氧化物，所述芯片内护城河结构更包括聚合物层，位于所述填充层上，所述聚合物层的材质包括聚酰亚胺。
19.根据权利要求13所述的芯片内护城河结构，其特征在于：所述护城河环结构包括至少两个分立设置的第一金属环及多个第一导电插塞，所述扩散阻挡层覆盖所述第一金属环，所述导电插塞连接于所述金属环下方，所述槽环纵向对准于所述第一金属环。
20.根据权利要求19所述的芯片内护城河结构，其特征在于：所述介电层中具有上层扩散阻挡层，所述上层扩散阻挡层位于所述金属互连结构其中一层导电金属层的上方，以防止下方导电金属层的扩散，所述金属互连结构更包括对准在所述护城河环结构上至少两个分立设置的第二金属环及多个第二金属插塞于所述芯片周边区域的所述介电层中，所述第二金属环位于所述上层扩散阻挡层下方，所述第二金属插塞连接于所述第二金属环下方。
21.根据权利要求13～19任意一项所述的芯片内护城河结构，其特征在于：所述槽环的底面相对位于所述扩散阻挡层的顶面上包括所述介电层的非贯穿表面。
22.根据权利要求13～19任意一项所述的芯片内护城河结构，其特征在于：所述槽环贯穿所述介电层，且所述槽环的底面包括所述扩散阻挡层的露出表面。

说明书全文

芯片内护城河结构及其制造方法

技术领域

[0001] 本发明属于半导体集成电路领域，涉及一种芯片内护城河结构及其制造方法。

背景技术

[0002] 在半导体制程中，通常是将形成有集成电路的晶圆切割成一个个芯片(chip)，然后将这些芯片制作成功能不同的半导体封装结构。如图1所示，显示为晶圆的局部俯视图，晶圆中包含多个芯片101，相邻两芯片之间以切割道102(Scribe line，或称划片槽)相隔。每个芯片包括通过沉积、光刻、刻蚀、掺杂及热处理等工艺在基底上形成的器件结构、互连结构以及焊垫等。之后，沿切割道将晶圆切割为多个独立的芯片。

[0003] 在对晶圆进行切割时，会将机械应力施加于所述晶圆上，因此，容易在切割而成的芯片内造成裂痕。在现有技术中，为了防止半导体芯片受到切割工艺的损害，会在每一芯片的器件区与切割道之间形成包围芯片的保护环103(Guard Ring)。

[0004] 如图2所示，显示为图1的A-A’向剖面图，可见，现有技术中的保护环自下而上依次包括接触栓104、第一金属环105、第一插塞106、第二金属环107、第二插塞108、第三金属环109及钝化保护层110，其中，接触栓及第一金属环周围被介质层111围绕，第一插塞、第二金属环、第二插塞及第三金属环周围被介质层112围绕，介质层111与介质层112之间具有一SiCN扩散阻挡层113，钝化保护层自下而上依次包括氧化物层1101、氮化硅层1102及聚酰亚胺层1103，接触栓及第一插塞的材质可采用W，第一金属环的材质可采用Cu，第二金属环、第二插塞及第三金属环的材质可采用铝。为了加强金属与介质之间的连接，各接触栓、插塞及第二、第三金属环与介质层之间还具有粘着层114。

[0005] 由于，现有的芯片保护环结构中包含多层金属层，制作工艺较为复杂，成本也较高，因此，如何提供一种新的防护结构及其制造方法，以降低工艺复杂度，并降低成本，同时提供良好的芯片防护效果，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

[0006] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种芯片内护城河结构及其制造方法，用于解决现有技术中芯片保护环结构制作工艺复杂、成本较高的问题。

[0007] 为实现上述目的及其他相关目的，本发明提供一种芯片内护城河结构的制造方法，包括以下步骤：

[0008] 提供一基板，所述基板表面具有一扩散阻挡层，且所述基板上定义有芯片主体区域及环绕所述芯片主体区域的芯片周边区域，所述基板内埋设有护城河环结构，位于所述芯片周边区域中且遮盖在所述扩散阻挡层之下；

[0009] 形成介电层于所述扩散阻挡层上，并形成金属互连结构及接合焊垫于所述介电层中，所述金属互连结构的导电金属层及所述接合焊垫位于所述芯片主体区域中；

[0010] 形成钝化保护层于所述介电层上；

[0011] 形成护城河凹槽结构于所述芯片周边区域，所述护城河凹槽结构对准于所述护城河环结构并且包括至少两个分立设置的槽环，其中，所述槽环往下延伸至所述介电层中，但未贯穿所述扩散阻挡层；

[0012] 形成表面保护层于所述钝化保护层上，所述表面保护层自下而上依次包括共形层及填充层，所述共形层还形成于所述槽环的侧壁和底部，所述填充层还填入所述槽环。

[0013] 可选地，所述填充层的材质包括聚合物，所述共形层的材质包括碳。

[0014] 可选地，所述钝化保护层自下而上依次包括氧化物层及氮化硅层，形成所述护城河凹槽结构于所述芯片周边区域时，同步形成开孔于所述芯片主体区域并贯穿所述氧化物层及所述氮化硅层，以暴露出所述接合焊垫。

[0015] 可选地，所述填充层位于所述槽环中的部分具有气隙。

[0016] 可选地，所述钝化保护层的材质包括氧化物，所述共形层的材质包括氮化硅，所述填充层的材质包括氧化物。

[0017] 可选地，所述护城河环结构包括至少两个分立设置的第一金属环及多个第一导电插塞，所述扩散阻挡层覆盖所述第一金属环，所述导电插塞连接于所述金属环下方，所述槽环纵向对准于所述第一金属环。

[0018] 可选地，所述介电层中具有上层扩散阻挡层，所述上层扩散阻挡层位于所述金属互连结构其中一层导电金属层的上方，以防止下方导电金属层的扩散，所述金属互连结构更包括对准在所述护城河环结构上至少两个分立设置的第二金属环及多个第二金属插塞于所述芯片周边区域的所述介电层中，所述第二金属环位于所述上层扩散阻挡层下方，所述第二金属插塞连接于所述第二金属环下方。

[0019] 可选地，所述槽环的底面相对位于所述扩散阻挡层的顶面上包括所述介电层的非贯穿表面。

[0020] 可选地，所述槽环贯穿所述介电层，且所述槽环的底面包括所述扩散阻挡层的露出表面。

[0021] 可选地，所述槽环的宽度范围是1～3μm，所述槽环的高度范围是2～10μm，相邻所述槽环的间距范围是4～90μm。

[0022] 可选地，所述金属互连结构包括至少两层在所述扩散阻挡层上的导电金属层，相邻两层所述导电金属层之间通过导电柱连接，且位于底层的所述导电金属层下方连接有底层导电柱。

[0023] 可选地，所述芯片主体区域的所述基板中更形成有与所述护城河环结构位于同一层结构的底导电金属层及多个底导电插塞，所述底导电插塞连接于所述底导电金属层下方，所述金属互连结构穿通所述扩散阻挡层并连接于所述底导电金属层上方。

[0024] 本发明还提供一种芯片内护城河结构，包括：

[0025] 基板，所述基板上定义有芯片主体区域及环绕所述芯片主体区域的芯片周边区域；

[0026] 扩散阻挡层，位于所述基板表面，所述基板内埋设有护城河环结构位于所述芯片周边区域中且遮盖在所述扩散阻挡层之下；

[0027] 介电层，位于所述扩散阻挡层表面；

[0028] 金属互连结构及接合焊垫，位于所述介电层中，所述金属互连结构的导电金属层及所述接合焊垫位于所述芯片主体区域中；

[0029] 钝化保护层，位于所述介电层表面；

[0030] 护城河凹槽结构，形成于所述芯片周边区域并且对准于所述护城河环结构，所述护城河凹槽结构包括至少两个分立设置的槽环，所述槽环往下延伸至所述介电层中，但未贯穿所述扩散阻挡层；

[0031] 表面保护层，位于所述钝化保护层上，所述表面保护层自下而上依次包括共形层及填充层，所述共形层还形成于所述槽环的侧壁和底部，所述填充层还填入所述槽环。

[0032] 可选地，所述填充层的材质包括聚合物，所述共形层的材质包括碳。

[0033] 可选地，所述钝化保护层自下而上依次包括氧化物层及氮化硅层。

[0034] 可选地，所述芯片内护城河结构更具有开孔，形成于所述芯片主体区域并贯穿所述氧化物层及所述氮化硅层，以暴露出所述接合焊垫。

[0035] 可选地，所述填充层位于所述槽环中的部分具有气隙。

[0036] 可选地，所述钝化保护层的材质包括氧化物，所述共形层的材质包括氮化硅，所述填充层的材质包括氧化物，所述芯片内护城河结构更包括聚合物层，位于所述填充层上，所述聚合物层的材质包括聚酰亚胺。

[0037] 可选地，所述护城河环结构包括至少两个分立设置的第一金属环及多个第一导电插塞，所述扩散阻挡层覆盖所述第一金属环，所述导电插塞连接于所述金属环下方，所述槽环纵向对准于所述第一金属环。

[0038] 可选地，所述介电层中具有上层扩散阻挡层，所述上层扩散阻挡层位于所述金属互连结构其中一层导电金属层的上方，以防止下方导电金属层的扩散，所述金属互连结构更包括对准在所述护城河环结构上至少两个分立设置的第二金属环及多个第二金属插塞于所述芯片周边区域的所述介电层中，所述第二金属环位于所述上层扩散阻挡层下方，所述第二金属插塞连接于所述第二金属环下方。

[0039] 可选地，所述槽环的底面相对位于所述扩散阻挡层的顶面上包括所述介电层的非贯穿表面。

[0040] 可选地，所述槽环贯穿所述介电层，且所述槽环的底面包括所述扩散阻挡层的露出表面。

[0041] 如上所述，本发明的芯片内护城河结构及其制造方法，具有以下有益效果：本发明的芯片内护城河结构及其制造方法在芯片周边区域布置槽环，槽环环绕芯片主体区域，且槽环中具有共形层及填充层，填充层可采用聚合物层，该聚合物层为柔性材质，可以有效吸收晶圆切割应力，从而阻断晶圆切割应力往芯片主体区域传递，防止芯片内裂痕的产生。填充层中还可具有气隙，利用气隙缓冲晶圆切割过程中的机械应力，从而阻断晶圆切割应力往芯片主体区域传递，可以有效防止芯片内裂痕的产生。由于槽环内采用非金属的共形层及填充层代替了常规的多层金属填充，可以减少金属材料的使用，不仅可以降低工艺复杂度，提升良率，还有利于降低生产成本，同时，共形层及填充层填充于槽环内还可以增加结构的稳定性。附图说明

[0042] 图1显示为现有技术中晶圆的局部俯视图。

[0043] 图2显示为图1的A-A’向剖面图。

[0044] 图3显示为本发明于实施例一中晶圆的局部俯视图。

[0045] 图4显示为图3的B-B’向剖面图。

[0046] 图5-图15显示为本发明的芯片内护城河结构的制造方法于实施例一中各步骤所呈现的剖面结构示意图。

[0047] 图16显示为本发明的芯片内护城河结构于实施例二中所呈现的剖面结构图。

[0048] 图17显示为本发明的芯片内护城河结构于实施例三中所呈现的剖面结构图。

[0049] 图18显示为本发明的芯片内护城河结构于实施例四中所呈现的剖面结构图。

[0050] 图19显示为本发明的芯片内护城河结构于实施例五中所呈现的剖面结构图。

[0051] 图20显示为本发明的芯片内护城河结构于实施例六中所呈现的剖面结构图。

[0052] 图21显示为本发明于实施例七中晶圆的局部俯视图。

[0053] 图22显示为图3的B-B’向剖面图。

[0054] 图23-图34显示为本发明的芯片内护城河结构的制造方法于实施例一中各步骤所呈现的剖面结构示意图。

[0055] 图35显示为本发明的芯片内护城河结构于实施例八中所呈现的剖面结构图。

[0056] 图36显示为本发明的芯片内护城河结构于实施例九中所呈现的剖面结构图。

[0057] 图37显示为本发明的芯片内护城河结构于实施例十中所呈现的剖面结构图。

[0058] 图38显示为本发明的芯片内护城河结构于实施例十一中所呈现的剖面结构图。

[0059] 图39显示为本发明的芯片内护城河结构于实施例十二中所呈现的剖面结构图。

[0060] 元件标号说明

[0061] 101 芯片

[0062] 102 切割道

[0063] 103 保护环

[0064] 104 接触栓

[0065] 105 第一金属环

[0066] 106 第一插塞

[0067] 107 第二金属环

[0068] 108 第二插塞

[0069] 109 第三金属环

[0070] 110 钝化保护层

[0071] 1101 氧化物层

[0072] 1102 氮化硅层

[0073] 1103 聚酰亚胺层

[0074] 111,112 介质层

[0075] 113 SiCN扩散阻挡层

[0076] 114 粘着层

[0077] 200 切割道

[0078] I 芯片主体区域

[0079] II 芯片周边区域

[0080] 201 基板

[0081] 202 底导电金属层

[0082] 203 底导电插塞

[0083] 204 粘着层

[0084] 205 第一金属环

[0085] 206 第一导电插塞

[0086] 207 粘着层

[0087] 208 扩散阻挡层

[0088] 209 介电层

[0089] 209a 第一介电层

[0090] 209b 第二介电层

[0091] 210 金属互连结构

[0092] 210a、210b 导电金属层

[0093] 210c 导电柱

[0094] 210c’ 导电柱通孔

[0095] 210d 底层导电柱

[0096] 211 接合焊垫

[0097] 212 钝化保护层

[0098] 212a 氧化物层

[0099] 212b 氮化硅层

[0100] 213 填充层

[0101] 214 槽环

[0102] 215 开孔

[0103] 216 上层扩散阻挡层

[0104] 217 第二金属环

[0105] 218 第二金属插塞

[0106] 219 光刻胶层

[0107] 219a 第一光刻胶层开口

[0108] 219b 第二光刻胶层开口

[0109] 220 共形层

[0110] W 槽环的宽度

[0111] H 槽环的高度

[0112] D 槽环的间距

[0113] 300 切割道

[0114] 301 基板

[0115] 302 底导电金属层

[0116] 303 底导电插塞

[0117] 304 粘着层

[0118] 305 第一金属环

[0119] 306 第一导电插塞

[0120] 307 粘着层

[0121] 308 扩散阻挡层

[0122] 309 介电层

[0123] 309a 第一介电层

[0124] 309b 第二介电层

[0125] 310 金属互连结构

[0126] 310a、310b 导电金属层

[0127] 310c 导电柱

[0128] 310c’ 导电柱通孔

[0129] 310d 底层导电柱

[0130] 311 接合焊垫

[0131] 312 钝化保护层

[0132] 313 填充层

[0133] 314 槽环

[0134] 315 开孔

[0135] 316 上层扩散阻挡层

[0136] 317 第二金属环

[0137] 318 第二金属插塞

[0138] 319 光刻胶层

[0139] 319’ 光刻胶层开口

[0140] 320 共形层

[0141] 321 气隙

[0142] 322 聚合物层

具体实施方式

[0143] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0144] 请参阅图3至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0145] 实施例一

[0146] 本实施例中，芯片内护城河结构制作于一晶圆上。请参阅图3，显示为所述晶圆的局部俯视图，所述晶圆中设置有多个芯片内护城河结构，相邻芯片内护城河结构之间通过切割道200间隔。

[0147] 如图3所示，所述芯片内护城河结构定义有芯片主体区域I及环绕所述芯片主体区域I的芯片周边区域II，所述芯片周边区域II设有护城河凹槽结构，所述护城河凹槽结构包括至少两个分立设置的槽环214，所述槽环214环绕所述芯片主体区域I，用以阻断晶圆切割应力往所述芯片主体区域I传递。本实施例中，所述槽环214采用矩形环(图3仅示出了矩形环的两条边)，且所述槽环214的数量为3个，然而在其他实施例中，所述槽环214的形状也可以根据芯片的实际轮廓及器件布局进行调整，所述槽环214的数量也可以根据需要进行调整，例如为2～10个，此处不应过分限制本发明的保护范围。

[0148] 请参阅图4，显示为图3的B-B’向剖面图，可见除了所述护城河凹槽结构，所述芯片内护城河结构更包括基板201、扩散阻挡层208、介电层209、金属互连结构210、接合焊垫211、钝化保护层212、开孔215及表面保护层(由共形层220及填充层213组成)，其中，所述扩散阻挡层208位于所述基板201表面，所述基板201内埋设有护城河环结构，所述护城河环结构位于所述芯片周边区域II中且遮盖在所述扩散阻挡层208之下，所述护城河环结构包括至少两个分立设置的第一金属环205及多个第一导电插塞206，所述第一导电插塞206与所述基板201的界面具有粘着层207，所述扩散阻挡层208覆盖所述第一金属环205，所述导电插塞206连接于所述第一金属环205下方。本实施例中，所述护城河凹槽结构对准于所述护城河环结构，且所述槽环214纵向对准于所述第一金属环205。所述介电层209位于所述扩散阻挡层208表面，所述金属互连结构210及所述接合焊垫211位于所述介电层209中，所述金属互连结构210的导电金属层及所述接合焊垫211位于所述芯片主体区域I中，本实施例中，所述接合焊垫211靠近所述芯片主体区域I边缘，用于封装测试。所述钝化保护层212位于所述介电层209表面，所述槽环214自所述钝化保护层212顶面开口，并往下延伸至所述介电层
209中，但未贯穿所述扩散阻挡层208，所述共形层220被覆于所述槽环214的侧壁与底面以及所述钝化保护层212的顶面，所述填充层213被覆于所述共形层220表面，且填充进所述槽环剩余的空间。所述开孔215自所述钝化保护层212顶面开口，并往下延伸至所述接合焊垫
211的表面，以暴露出所述接合焊垫211。本实施例中，所述共形层220同时被覆于所述开孔
215的侧壁与底面，且所述填充层213填充进所述开孔215剩余的空间。

[0149] 具体的，所述槽环的宽度W范围是1～3μm，所述槽环的高度H范围是2～10μm，相邻所述槽环的间距D范围是4～90μm。本实施例中，所述槽环214的底面相对位于所述扩散阻挡层208的顶面上包括所述介电层209的非贯穿表面。

[0150] 具体的，所述金属互连结构210包括至少两层导电金属层。本实施例中，所述金属互连结构210包括两层导电金属层210a、210b，相邻两层所述导电金属层之间通过导电柱210c连接，且位于底层的所述导电金属层210b下方连接有底层导电柱210d。所述导电金属层210a、210b及所述导电柱210c的材质包括但不限于钨、铜、铝等。

[0151] 具体的，所述芯片主体区域I的所述基板中更形成有与所述护城河环结构位于同一层结构的底导电金属层202及多个底导电插塞203，所述底导电插塞203连接于所述底导电金属层202下方，所述金属互连结构210穿通所述扩散阻挡层208，并连接于所述底导电金属层202上方。所述底导电金属层202及所述底导电插塞203的材质包括但不限于钨、铜、铝等。

[0152] 具体的，所述钝化保护层212自下而上依次包括氧化物层212a及氮化硅层212b。所述氧化物层212a的材质包括但不限于二氧化硅，所述共形层220的材质包括但不限于碳，所述填充层213的材质包括但不限于聚酰亚胺，所述扩散阻挡层208的材质包括但不限于碳氮化硅。

[0153] 作为示例，制造所述芯片内护城河结构包括以下步骤：

[0154] 请参阅图5及图6，执行步骤S201：提供一基板201，所述基板表面具有一扩散阻挡层208，且所述基板上定义有芯片主体区域I及环绕所述芯片主体区域的芯片周边区域II，所述基板内埋设有护城河环结构，位于所述芯片周边区域II中且遮盖在所述扩散阻挡层208之下。所述护城河环结构包括至少两个分立设置的第一金属环205及多个第一导电插塞
206，所述第一导电插塞206与所述基板201的界面具有粘着层207，所述扩散阻挡层208覆盖所述第一金属环205，所述导电插塞206连接于所述第一金属环205下方。本实施例中，所述护城河凹槽结构对准于所述护城河环结构，且所述槽环214纵向对准于所述第一金属环
205。所述芯片主体区域I的所述基板中更形成有与所述护城河环结构位于同一层结构的底导电金属层202及多个底导电插塞203，所述底导电插塞203连接于所述底导电金属层202下方作为示例，如图5所示，先形成多个底导电插塞203及多个第一导电插塞206于所述基板
201中，所述底导电插塞203位于所述芯片主体区域I的所述基板中，所述第一导电插塞206位于所述芯片周边区域II的所述基板中。如图6所示，然后形成底导电金属层202于所述底导电插塞203上，形成第一金属环205于所述第一导电插塞206上，再形成扩散阻挡层208于所述基板上。

[0155] 具体的，首先通过光刻工艺及刻蚀工艺形成导电插塞凹槽于所述基板中，然后沉积导电插塞材料(例如W)于所述导电插塞凹槽中，并通过化学腐蚀或化学机械研磨去除所述导电插塞凹槽外多余的导电插塞材料。为了增强所述导电插塞203及所述第一导电插塞206与所述基板201之间的结合，并减少导电插塞材料的扩散，可在沉积导电插塞之前先沉积一粘着层204、207于所述导电插塞凹槽的底面与侧壁。所述扩散阻挡层208用于防止所述底导电金属层202、所述第一金属环205材料的扩散。所述扩散阻挡层208的材质包括但不限于碳氮化硅。

[0156] 请参阅图7至图10，执行步骤S202：形成介电层209于所述扩散阻挡层上，并形成金属互连结构210及接合焊垫211于所述介电层209中，所述金属互连结构210的导电金属层及所述接合焊垫211位于所述芯片主体区域I，所述接合焊垫211靠近所述芯片主体区域I边缘。

[0157] 具体的，所述金属互连结构210包括至少两层导电金属层。本实施例中，所述金属互连结构210包括两层导电金属层210a、210b，相邻两层所述导电金属层之间通过导电柱210c连接，且位于底层的所述导电金属层210b下方连接有底层导电柱210d。所述导电金属层210a、210b及所述导电柱210c的材质包括但不限于钨、铜、铝等。

[0158] 作为示例，如图7所示，先形成第一介电层209a于所述扩散阻挡层208上，并形成底层导电柱210d于所述芯片主体区域I的所述第一介电层209a中，所述底层导电柱210d的材质可选用钨，图7显示为所述底层导电柱210d经过化学机械抛光后所呈现的结构。如图8所示，然后形成导电金属层210b于所述底层导电柱210d上，图8显示为导电金属层210b经过刻蚀图形化后所呈现的结构。如图9所示，接着形成第二介电层209b于所述第一介电层209a上，并形成导电柱通孔210c’于所述第二介电层209b中。如图10所示，再形成导电柱210c及导电金属层210a于所述第二介电层209b中，图10显示为导电金属层210a经过刻蚀图形化后所呈现的结构。所述第一介电层209a的材质可选用二氧化硅或低k介质。所述第二介电层209b的材质可选用二氧化硅或低k介质。请参阅图11，执行步骤203：形成钝化保护层212于所述介电层209上。

[0159] 具体的，自下而上依次沉积氧化物层212a、氮化硅层212b作为所述钝化保护层212，所述氧化物层212a的材质可选用二氧化硅。

[0160] 请参阅图12，执行步骤204：形成光刻胶层219于所述钝化保护层212上。

[0161] 本实施例中，还进一步采用曝光、显影等光刻工艺将所述光刻胶层219图形化，得到第一光刻胶层开口219a及第二光刻胶层开口219b，其中，所述第一光刻胶层开口219a与所述接合焊垫211的位置相对应，所述第二光刻胶层开口219b为环状，位于所述芯片周边区域II。所述第一光刻胶层开口219a及第二光刻胶层开口219b可通过光刻刻蚀或激光开孔等方法形成。

[0162] 请参阅图13，执行步骤S205：以图形化的所述光刻胶层219为掩膜往下刻蚀，形成开孔215于所述芯片主体区域I以暴露出所述接合焊垫211，并同步形成护城河凹槽结构于所述芯片周边区域II以阻断晶圆切割应力往所述芯片主体区域I传递，所述护城河凹槽结构对准于所述护城河环结构并且包括至少两个分立设置的槽环214，其中，所述槽环214自所述钝化保护层212顶面开口，并往下延伸至所述介电层209中，但未贯穿所述扩散阻挡层208，所述开孔215自所述钝化保护层212顶面开口，并往下延伸至所述接合焊垫211的表面。

[0163] 本实施例中，所述槽环214的底面相对较位于所述扩散阻挡层208的顶面上包括所述介电层209a的非贯穿表面。

[0164] 请参阅图14，执行步骤S206：形成共形层220于所述槽环214的侧壁与底面以及所述钝化保护层212的顶面。

[0165] 本实施例中，所述共形层220的材质优选采用碳(Carbon)，原因在于，在形成所述共形层220时，所述共形层220同时也会沉积在接合焊垫表面，若采用常规的共形层材质，则需要另外一道蚀刻工艺来蚀刻共形层以重新将接合焊垫打开，而若采用碳材质，由于碳材质较脆的属性，很容易被揭开或划开，因此无需采用另外一道蚀刻工艺，有利于降低生产成本。

[0166] 如图15所示，执行步骤S207：形成填充层13于所述共形层表面，所述填充层213填充进所述槽环214剩余的空间。本实施例中，所述填充层213同时填充进所述开孔215剩余的空间。

[0167] 具体的，所述填充层213的材质包括但不限于聚酰亚胺等柔性材质，可以有效吸收晶圆切割应力，从而阻断晶圆切割应力往芯片主体区域传递，防止芯片内裂痕的产生。

[0168] 至此，制备得到了芯片内护城河结构。需要指出的是，在其他实施例中，所述金属互连结构210还可以具有更多层金属，且其制造工艺也不限于上述工艺流程，例如可以根据需要选择单大马士革工艺或双大马士革工艺，此处不应过分限制本发明的保护范围。

[0169] 本发明的芯片内护城河结构及其制造方法在芯片周边区域布置槽环，槽环环绕芯片主体区域，且槽环中填充有聚合物层，该聚合物层为柔性材质，可以有效吸收晶圆切割应力，从而阻断晶圆切割应力往芯片主体区域传递，防止芯片内裂痕的产生。由于槽环内采用聚合物层代替了常规的多层金属填充，可以减少金属材料的使用，不仅可以降低工艺复杂度，提升良率，还有利于降低生产成本。同时，聚合物层填充于槽环内还可以增加结构的稳定性。

[0170] 实施例二

[0171] 本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一中所述槽环214自所述钝化保护层212顶面开口，并往下延伸至所述介电层209中，且所述槽环214的底面相对位于所述扩散阻挡层208的顶面上包括所述介电层209a的非贯穿表面。而本实施例中，所述槽环214贯穿所述介电层209，且所述槽环214的底面包括所述扩散阻挡层208的露出表面，如图16所示。

[0172] 实施例三

[0173] 本实施例与实施例一采用基本相同的技术方案，不同之处在于，本实施例中，所述介电层209中具有上层扩散阻挡层216，所述上层扩散阻挡层216位于其中一层所述导电金属层的上方，以防止这一层所述导电金属层的扩散。请参阅图17，显示为本实施例中所述芯片内护城河结构所呈现的剖面结构示意图，作为示例，所述上层扩散阻挡层216位于所述导电金属层210b上方，且所述槽环214的底面相对位于所述上层扩散阻挡层216的顶面上包括所述介电层209b的非贯穿表面。所述上层扩散阻挡层216的材质包括但不限于碳氮化硅。

[0174] 本实施例适用于所述导电金属层210b选用Cu或其他易扩散材质的情形。

[0175] 实施例四

[0176] 本实施例与实施例三采用基本相同的技术方案，不同之处在于，实施例三中所述槽环214自所述钝化保护层212顶面开口，并往下延伸至所述介电层209中，且所述槽环214的底面相对位于所述上层扩散阻挡层216的顶面上包括所述介电层209b的非贯穿表面。而本实施例中，所述槽环214的底面包括所述上层扩散阻挡层216的露出表面，如图18所示。

[0177] 实施例五

[0178] 本实施例与实施例三采用基本相同的技术方案，不同之处在于，本实施例中所述金属互连结构210更包括对准在所述护城河结构上至少两个分立设置的第二金属环217及多个第二金属插塞218于所述芯片周边区域的所述介电层209中，所述第二金属环217位于所述上层扩散阻挡层216下方，所述第二金属插塞218连接于所述第二金属环217下方，如图19所示。

[0179] 本实施例中，所述芯片周边区域II同时具有槽环214及金属环217，兼顾了二者的优点，并减少了金属材料的使用，不仅可以降低工艺复杂度，提升良率，还有利于降低生产成本。

[0180] 实施例六

[0181] 本实施例与实施例五采用基本相同的技术方案，不同之处在于，实施例五中所述槽环214自所述钝化保护层212顶面开口，并往下延伸至所述介电层209中，且所述槽环214的底面相对位于所述上层扩散阻挡层216的顶面上包括所述介电层209b的非贯穿表面。而本实施例中，所述槽环214的底面包括所述上层扩散阻挡层216的露出表面，如图20所示。

[0182] 实施例七

[0183] 本实施例中，芯片内护城河结构制作于一晶圆上。请参阅图21，显示为所述晶圆的局部俯视图，所述晶圆中设置有多个芯片内护城河结构，相邻芯片内护城河结构之间通过切割道300间隔。

[0184] 如图21所示，所述芯片内护城河结构定义有芯片主体区域I及环绕所述芯片主体区域I的芯片周边区域II，所述芯片周边区域II设有护城河凹槽结构，所述护城河凹槽结构包括至少两个分立设置的槽环314，所述槽环314环绕所述芯片主体区域I，用以阻断晶圆切割应力往所述芯片主体区域I传递。本实施例中，所述槽环314采用矩形环(图21仅示出了矩形环的两条边)，且所述槽环314的数量为3个，然而在其他实施例中，所述槽环314的形状也可以根据芯片的实际轮廓及器件布局进行调整，所述槽环314的数量也可以根据需要进行调整，例如为2～10个，此处不应过分限制本发明的保护范围。

[0185] 请参阅图22，显示为图21的B-B’向剖面图，可见除了所述护城河凹槽结构，所述芯片内护城河结构更包括基板301、扩散阻挡层308、介电层309、金属互连结构310、接合焊垫311、钝化保护层212、开孔315、表面保护层(由共形层320级填充层313组成)、气隙321及聚合物层322，其中，所述扩散阻挡层308位于所述基板301表面，所述基板301内埋设有护城河环结构，所述护城河环结构位于所述芯片周边区域II中且遮盖在所述扩散阻挡层308之下，所述护城河环结构包括至少两个分立设置的第一金属环305及多个第一导电插塞306，所述第一导电插塞306与所述基板301的界面具有粘着层307，所述扩散阻挡层308覆盖所述第一金属环305，所述导电插塞306连接于所述第一金属环305下方。本实施例中，所述护城河凹槽结构对准于所述护城河环结构，且所述槽环314纵向对准于所述第一金属环305。所述介电层309位于所述扩散阻挡层308表面，所述金属互连结构310及所述接合焊垫311位于所述介电层309中，所述金属互连结构310的导电金属层及所述接合焊垫311位于所述芯片主体区域I中，本实施例中，所述接合焊垫311靠近所述芯片主体区域I边缘，用于封装测试。所述钝化保护层312位于所述介电层309表面，所述槽环314自所述钝化保护层312顶面开口，并往下延伸至所述介电层309中，但未贯穿所述扩散阻挡层308，所述共形层320被覆于所述槽环314的侧壁与底面以及所述钝化保护层312的顶面，所述填充层313被覆于所述共形层320表面，并填充进所述槽环314剩余的空间以封闭所述槽环314的开口，且所述填充层313位于所述槽环314中的部分具有气隙321，所述聚合物层322位于所述填充层上。所述开孔315形成于所述芯片主体区域以暴露出所述接合焊垫311，本实施例中，所述开孔315自所述聚合物层322顶面开口，并往下延伸至所述接合焊垫311的表面，以暴露出所述接合焊垫311。

[0186] 具体的，所述槽环的宽度W范围是1～3μm，所述槽环的高度H范围是2～10μm，相邻所述槽环的间距D范围是4～90μm。本实施例中，所述槽环314的底面相对位于所述扩散阻挡层308的顶面上包括所述介电层309的非贯穿表面。

[0187] 具体的，所述金属互连结构310包括至少两层导电金属层。本实施例中，所述金属互连结构310包括两层导电金属层310a、310b，相邻两层所述导电金属层之间通过导电柱310c连接，且位于底层的所述导电金属层310b下方连接有底层导电柱310d。所述导电金属层310a、310b及所述导电柱310c的材质包括但不限于钨、铜、铝等。

[0188] 具体的，所述芯片主体区域I的所述基板中更形成有与所述护城河环结构位于同一层结构的底导电金属层302及多个底导电插塞303，所述底导电插塞303连接于所述底导电金属层302下方，所述金属互连结构310穿通所述扩散阻挡层308，并连接于所述底导电金属层302上方。所述底导电金属层302及所述底导电插塞303的材质包括但不限于钨、铜、铝等。

[0189] 具体的，所述钝化保护层312与填充层313的材质包括但不限于氧化物，所述氧化物可以是氧化硅，所述共形层320的材质包括但不限于氮化硅。所述聚合物层322的材质包括但不限于聚酰亚胺，所述扩散阻挡层308的材质包括但不限于碳氮化硅。

[0190] 作为示例，制造所述芯片内护城河结构包括以下步骤：

[0191] 请参阅图23及图24，执行步骤S301：提供一基板301，所述基板表面具有一扩散阻挡层308，且所述基板上定义有芯片主体区域I及环绕所述芯片主体区域的芯片周边区域II，所述基板内埋设有护城河环结构，位于所述芯片周边区域II中且遮盖在所述扩散阻挡层308之下。所述护城河环结构包括至少两个分立设置的第一金属环305及多个第一导电插塞306，所述第一导电插塞306与所述基板301的界面具有粘着层307，所述扩散阻挡层308覆盖所述第一金属环305，所述导电插塞306连接于所述第一金属环305下方。本实施例中，所述护城河凹槽结构对准于所述护城河环结构，且所述槽环314纵向对准于所述第一金属环305。所述芯片主体区域I的所述基板中更形成有与所述护城河环结构位于同一层结构的底导电金属层302及多个底导电插塞303，所述底导电插塞303连接于所述底导电金属层302下方作为示例，如图23所示，先形成多个底导电插塞303及多个第一导电插塞306于所述基板
301中，所述底导电插塞303位于所述芯片主体区域I的所述基板中，所述第一导电插塞306位于所述芯片周边区域II的所述基板中。如图24所示，然后形成底导电金属层302于所述底导电插塞303上，形成第一金属环305于所述第一导电插塞306上，再形成扩散阻挡层308于所述基板上。

[0192] 具体的，首先通过光刻工艺及刻蚀工艺形成导电插塞凹槽于所述基板中，然后沉积导电插塞材料(例如W)于所述导电插塞凹槽中，并通过化学腐蚀或化学机械研磨去除所述导电插塞凹槽外多余的导电插塞材料。为了增强所述导电插塞303及所述第一导电插塞306与所述基板301之间的结合，并减少导电插塞材料的扩散，可在沉积导电插塞之前先沉积一粘着层304、307于所述导电插塞凹槽的底面与侧壁。所述扩散阻挡层308用于防止所述底导电金属层302、所述第一金属环305材料的扩散。所述扩散阻挡层308的材质包括但不限于碳氮化硅。

[0193] 请参阅图25至图28，执行步骤S302：形成介电层309于所述扩散阻挡层上，并形成金属互连结构310及接合焊垫311于所述介电层309中，所述金属互连结构310的导电金属层及所述接合焊垫311位于所述芯片主体区域I，所述接合焊垫311靠近所述芯片主体区域I边缘。

[0194] 具体的，所述金属互连结构310包括至少两层导电金属层。本实施例中，所述金属互连结构310包括两层导电金属层310a、310b，相邻两层所述导电金属层之间通过导电柱310c连接，且位于底层的所述导电金属层310b下方连接有底层导电柱310d。所述导电金属层310a、310b及所述导电柱310c的材质包括但不限于钨、铜、铝等。

[0195] 作为示例，如图25所示，先形成第一介电层309a于所述扩散阻挡层308上，并形成底层导电柱310d于所述芯片主体区域I的所述第一介电层309a中，所述底层导电柱310d的材质可选用钨，图25显示为所述底层导电柱310d经过化学机械抛光后所呈现的结构。如图26所示，然后形成导电金属层310b于所述底层导电柱310d上，图26显示为导电金属层310b经过刻蚀图形化后所呈现的结构。如图27所示，接着形成第二介电层309b于所述第一介电层309a上，并形成导电柱通孔310c’于所述第二介电层309b中。如图28所示，再形成导电柱
310c及导电金属层310a于所述第二介电层309b中，图28显示为导电金属层310a经过刻蚀图形化后所呈现的结构。所述第一介电层309a的材质可选用二氧化硅或低k介质。所述第二介电层309b的材质可选用二氧化硅或低k介质。

[0196] 请参阅图29，执行步骤303：形成钝化保护层312于所述介电层309上。本实施例中，所述钝化保护层312的材质选用氧化物，例如二氧化硅。

[0197] 请参阅图30，执行步骤304：形成光刻胶层319于所述钝化保护层312上。

[0198] 本实施例中，还进一步采用曝光、显影等光刻工艺将所述光刻胶层319图形化，得到光刻胶层开口319’，所述光刻胶层开口319’为环状，位于所述芯片周边区域II。所述光刻胶层开口’可通过光刻刻蚀或激光开孔等方法形成。

[0199] 请参阅图31，执行步骤S305：以图形化的所述光刻胶层319为掩膜往下刻蚀，形成护城河凹槽结构于所述芯片周边区域II以阻断晶圆切割应力往所述芯片主体区域I传递，所述护城河凹槽结构对准于所述护城河环结构并且包括至少两个分立设置的槽环314，其中，所述槽环314自所述钝化保护层312顶面开口，并往下延伸至所述介电层309中，但未贯穿所述扩散阻挡层308。

[0200] 本实施例中，所述槽环314的底面相对较位于所述扩散阻挡层308的顶面上包括所述介电层309a的非贯穿表面。

[0201] 本实施例中，在本步骤刻蚀所述钝化保护层312的过程中，并不同时在接合焊垫(bond pad)上方形成暴露出所述接合焊垫的测试开孔，而是在后续的工艺流程中在刻蚀填充层的同时暴露出接合焊垫。

[0202] 请参阅图32，执行步骤S306：形成共形层320于所述槽环314的侧壁与底面以及所述钝化保护层312的顶面。本实施例中，所述共形层320的材质选用氮化硅。

[0203] 请参阅图33，执行步骤S307：形成填充层313于所述共形层320表面，所述填充层313填充进所述槽环314剩余的空间以封闭所述槽环314的开口，且所述填充层313位于所述槽环314中的部分具有气隙321。

[0204] 本实施例中，所述填充层313的材质选用氧化物，例如二氧化硅。

[0205] 请参阅图34，执行步骤S308：形成聚合物层322于所述填充层313的顶面。所述聚合物层212的材质包括但不限于聚酰亚胺。

[0206] 本实施例中，还包括刻蚀所述聚合物层313及所述填充层以形成开孔315于所述芯片主体区域的步骤，所述开孔315往下延伸至所述接合焊垫的表面，作为测试孔。

[0207] 至此，制备得到了芯片内护城河结构。需要指出的是，在其他实施例中，所述金属互连结构310还可以具有更多层金属，且其制造工艺也不限于上述工艺流程，例如可以根据需要选择单大马士革工艺或双大马士革工艺，此处不应过分限制本发明的保护范围。

[0208] 本发明的芯片内护城河结构及其制造方法在芯片周边区域布置槽环以环绕芯片主体区域，并在槽环中填充两次钝化保护层，同时在槽环中形成气隙，利用气隙缓冲晶圆切割过程中的机械应力，从而阻断晶圆切割应力往芯片主体区域传递，可以有效防止芯片内裂痕的产生，由于槽环内采用钝化保护层代替了常规的多层金属填充，可以减少金属材料的使用，不仅可以降低工艺复杂度，提升良率，还有利于降低生产成本，同时，钝化保护层填充于槽环内还可以增加结构的稳定性。

[0209] 实施例八

[0210] 本实施例与实施例七采用基本相同的技术方案，不同之处在于，实施例七中所述槽环314自所述钝化保护层312顶面开口，并往下延伸至所述介电层309中，且所述槽环314的底面相对位于所述扩散阻挡层308的顶面上包括所述介电层309a的非贯穿表面。而本实施例中，所述槽环314贯穿所述介电层309，且所述槽环314的底面包括所述扩散阻挡层308的露出表面，如图35所示。

[0211] 实施例九

[0212] 本实施例与实施例七采用基本相同的技术方案，不同之处在于，本实施例中，所述介电层309中具有上层扩散阻挡层316，所述上层扩散阻挡层316位于其中一层所述导电金属层的上方，以防止这一层所述导电金属层的扩散。请参阅图36，显示为本实施例中所述芯片内护城河结构所呈现的剖面结构示意图，作为示例，所述上层扩散阻挡层316位于所述导电金属层310b上方，且所述槽环314的底面相对位于所述上层扩散阻挡层316的顶面上包括所述介电层309b的非贯穿表面。所述上层扩散阻挡层316的材质包括但不限于碳氮化硅。

[0213] 本实施例适用于所述导电金属层310b选用Cu或其他易扩散材质的情形。

[0214] 实施例十

[0215] 本实施例与实施例九采用基本相同的技术方案，不同之处在于，实施例九中所述槽环314自所述钝化保护层312顶面开口，并往下延伸至所述介电层309中，且所述槽环314的底面相对位于所述上层扩散阻挡层316的顶面上包括所述介电层309b的非贯穿表面。而本实施例中，所述槽环314的底面包括所述上层扩散阻挡层316的露出表面，如图37所示。

[0216] 实施例十一

[0217] 本实施例与实施例九采用基本相同的技术方案，不同之处在于，本实施例中所述金属互连结构310更包括对准在所述护城河结构上至少两个分立设置的第二金属环317及多个第二金属插塞318于所述芯片周边区域的所述介电层309中，所述第二金属环317位于所述上层扩散阻挡层316下方，所述第二金属插塞318连接于所述第二金属环317下方，如图38所示。

[0218] 本实施例中，所述芯片周边区域II同时具有槽环314及金属环317，兼顾了二者的优点，并减少了金属材料的使用，不仅可以降低工艺复杂度，提升良率，还有利于降低生产成本。

[0219] 实施例十二

[0220] 本实施例与实施例十一采用基本相同的技术方案，不同之处在于，实施例十一中所述槽环314自所述钝化保护层312顶面开口，并往下延伸至所述介电层309中，且所述槽环314的底面相对位于所述上层扩散阻挡层316的顶面上包括所述介电层309b的非贯穿表面。
而本实施例中，所述槽环314的底面包括所述上层扩散阻挡层316的露出表面，如图39所示。

[0221] 综上所述，本发明的芯片内护城河结构及其制造方法在芯片周边区域布置槽环，槽环环绕芯片主体区域，且槽环中具有共形层及填充层，填充层可采用聚合物层，该聚合物层为柔性材质，可以有效吸收晶圆切割应力，从而阻断晶圆切割应力往芯片主体区域传递，防止芯片内裂痕的产生。填充层中还可具有气隙，利用气隙缓冲晶圆切割过程中的机械应力，从而阻断晶圆切割应力往芯片主体区域传递，可以有效防止芯片内裂痕的产生。由于槽环内采用非金属的共形层及填充层代替了常规的多层金属填充，可以减少金属材料的使用，不仅可以降低工艺复杂度，提升良率，还有利于降低生产成本，同时，共形层及填充层填充于槽环内还可以增加结构的稳定性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0222] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

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芯片内护城河结构及其制造方法

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