워드 라인 부트스트랩 회로{Wordline bootstrap circuit}

본 발명은 워드 라인 부트스트랩 회로에 관한 것으로, 특히 동일한 프리챠지 시간과 부스팅 캐패시터를 이용하여 보다 높은 전압을 얻을 수 있는 워드 라인 부트스트랩 회로에 관한 것이다.

부트스트랩 회로는 일반적으로 칩에 인가되는 전원 전압(Vdd)은 메모리 셀 어래이의 워드 라인에 인가되어야 할 전압보다 낮기 때문에 외부에서 인가하지 않고, 내부적으로 생성(Generation)하여 인가할 수 있도록 한다. 또한, 칩에 인가되는 기준 전압인 Vdd가 회로의 다른 부분에서 필요로 하는 전압보다 낮은 경우에도 광범위하게 적용되므로 그 사용 범위를 망라하기는 어렵다.

이하, 도 1 및 도 6을 참조하여 종래의 워드 라인 부트스트랩 회로의 동작을 설명하기로 한다. 종래의 워드 라인 부트스트랩 회로(100)는 프리 챠지부(110)와 부트팅 커패시터(C _D )로 이루어지며, 부트스트랩 회로(100)에 의해 생성된 전압(Vboot)은 스위칭 소자(SW10)에 의해 로드 저항(Load Resistance; R _L1 )과 로드 커패시터(Load capacitor; C _L1 )를 지나 워드 라인 단자(WL1)로 인가된다.

도 6에는 부트스트랩 회로(100)를 구동시키는 입력 신호의 파형을 도시하고있다. 도면 부호 A는 제 1 신호(PRECH)가 하이상태이고 제 2 신호(BOOST)가 로우상태인 프리챠지 구간이다. 메모리 시스템에서 어드레스(Address)가 입력되면, 내부 회로에서는 어드레스의 입력(Transition)을 알리는 ATD(Address Transition Detection) 신호를 부트스트랩 회로(100)로 보낸다. 이를 근간으로 부트스트랩 제어 회로(Bootstrap control circuit)에서는 두 신호를 생성하는데 프리챠지 신호인 제 1 신호(PRECH)와 부스트 신호인 제 2 신호(BOOST)를 생성한다. 제 1 신호(PRECH)는 부트스트랩 회로(100)의 내부 노드(Node)가 전원 전압(Vdd)의 전위로 프리챠지 되도록 각 소자(device)를 턴온/턴오프 시키고, 제 2 신호(BOOST)는 프리챠지가 끝난 후 Vdd 이상의 부트스트랩 출력 전압을 만들기 위하여 펌핑(Pumping)을 한다.

도 1 및 도 6에 도시한 바와 같이, 제 1 신호(PRECH)가 초기 로우 상태에서 하이 상태로 변하면 제 1 스위칭 소자(MN10)가 온상태가 되어 제 1 노드(N10)의 전압을 접지 전압으로 하고 제 2 스위칭 소자(MHP11)를 오프상태로 만든다. 또한, 제 1 노드(N10)의 전위가 접지 전압이기 때문에 제 3 스위칭 소자(MPH10)를 통하여 전원 전압(Vdd)으로부터 제 2 노드(N11)로의 프리챠지가 시작되고, 제 1 신호(PRECH)가 하이 상태인 펄스 폭 동안 제 2 노드(N11)의 전위를 전원 전압(Vdd)의 전위로 프지챠지 완료한다. 이후, 제 1 신호(PRECH)가 로우 상태로 되면, 제 1 스위칭 소자(MN10)를 오프상태로 만들고, 제 2 스위칭 소자(MHP11)를 온상태로 만들어 프리챠지를 중단함과 동시에 프리챠지한 제 2 노드(N11)의 전위가 강하되지 않도록 제 3 스위칭 소자(MHP10)를 오프상태로 만든다. 또한, 제 1 신호(PRECH)가 로우상태로바뀌면서 동시에 제 2 신호(BOOST)가 로우상태에서 하이상태로 변하여 커패시터 커플링에 의해 제 2 노드(N11)의 전압은 수학식 1에 의해 제 1 전압(Vboot)으로 상승한다. 제 2 노드(N11)의 전압은 제 4 스위칭 소자(SW10)를 통해 로드 저항(R _L1 )과 로드 커패시터(C _L1 )를 거쳐 워드 라인 단자(WL1)로 전달된다.

Vboot = CR ×Vdd ＋ Vdd

여기서, CR은 부스팅 커패시터(C _D1 )와 기생적인 로드 커패시터(Parasitic load capacitor)의 커패시턴스 커플링 비(Capacitance coupling ratio)이다.

상기의 워드 라인 부트스트랩 회로는 프리챠지 능력이 좋고, 전압 강하(Voltage drop) 없이 제 2 노드(N11)의 전위를 프리챠지할 수 있는 장점이 있으나, 제 2 노드(N11)에 기생적으로 존재하는 커패시턴스가 큰 단점이다. 이 요소(Component)들은 제 2 및 제 3 스위칭 소자(MHP11 및 MHP10)의 nWELL/pSUB의 기생적인 접합 커패시턴스(Parasitic junction capacitance)로 프리챠지를 원할히 하기 위하여 제 2 및 제 3 스위칭 소자(MHP11 및 MHP10)의 크기(Size)를 일반적으로 크게 하기 때문에 역시 큰 면적을 점유하는데 기인하여 무시하지 못할 요소이다. 이러한 기생적인 성분으로 인하여 프리챠지 능력의 향상과 부스팅 전압(Vboot) 향상에는 반비례(Trade-off) 관계가 있다. 즉, 프리챠지를 위한 스위칭 소자인 제1 스위칭 소자(MN10)의 채널 폭(Channel width)을 크게하여 프리챠지 능력을 향상시키고자 하는 경우, 의도했던 폭의 증가로 인한 기생 접합 커패시턴스의 증가외에도 제 3 스위칭 소자(MHP10)의 nWELL/pSUB 기생 접합 커패시턴스도 증가한다. 이후 제 2 신호(BOOST)가 로우에서 하이상태로 될 경우 CR을 작게하여 결국 제 2 노드(N11)의 전압은 의도하고자 한 만큼 개선되지 못한다. 따라서, 이러한 반비례 관계로 인하여 문제점이 발생하다.

도 2 및 도 6을 참조하면, 제 1 신호(PRECH)가 로우에서 하이상태로 되면 전원 전압에서 제 1 스위칭 소자(MN20)의 문턱 전압만큼 강하된 전위(Vdd-Vth _MN20 )로 프리챠지되어 있는 제 1 노드(N20)의 제 1 전위가 제 2 전위(CR1 ×Vdd ＋ Vdd)로 상승하여 제 2 스위칭 소자(MHN20)를 온상태로 만들고, 제 2 스위칭 소자(MHN20)를 통하여 부스팅 커패시터(C _D2 )로 챠지(Charge) 공급이 이루어져 제 2 노드(N21)는 전원 전압(Vdd)의 전위로 프리챠지된다. 이후, 제 1 신호(PRECH)가 하이상태에서 로우상태로 변하면 제 1 노드(N20)의 전압을 다시 제 1 전위(Vdd-Vth _MN20 )로 낮춰 제 2 스위칭 소자(MHN20)를 오프상태로 만들어 제 2 노드(N21)에 프리챠지한 전압이 강하되지 않도록 한다. 또한, 제 1 신호(PRECH)가 변함과 동시에 제 2 신호(BOOST)가 로우에서 하이상태로 변함으로써 커패시터 커플링에 의하여 제 2 노드(N21)의 전압은 제 3 전위(CR ×Vdd ＋ Vdd)로 상승한다. 여기서, CR은 부스팅 커패시터(C _D2 )와 기생적인 로드 커패시터(Parasitic load capacitor)의 커패시턴스 커플링 비(Capacitance coupling ratio)이다.

상기의 회로는 고전압용(HV) nMOS 트랜지스터를 사용하여 프리챠지하는 회로로 일반적으로 사용된다. 상기 회로의 문제점은 제 2 스위칭 소자(MHN20)의 게이트 전극(Gate electrode)을 Vdd+(Vdd-Vth _MN20 )의 전위로 부스팅하여 챠지 드라이빙(Charge driving)을 향상시키고자 하는 것인데, 그럼에도 불구하고 제 2 스위칭 소자(MHN20)의 문턱 전압(Vth)이 바디 이펙트(Body effect)로 인하여 커지기 때문에 제 2 노드(N21)를 프리챠지 함에 있어서 효과적이지 못하다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고전압용 트리플 웰 nMOS(HV tripple-well nMOS)를 이용하여 프리챠지용 전압을 스위칭하여 기생 부하의 발생을 방지함과 동시에, 저전압 디플리션 MOSFET(LV depletion MOSFET)를 이용하여 고전압용 트리플 웰 nMOS의 게이트 전극에 인가되는 전압을 스위칭함으로써 고전압용 트리플 웰 nMOS의 게이트 전극에 인가되는 전압을 빠른 시간 안에 전원 전압으로 인가하여 프리챠지 구동 능력(Prechargability)을 향상시켜 안정적이고 신뢰성이 높은 펌핑 전압을 생성할 수 있는 워드 라인 부트스트랩 회로를 제공하는데 그 목적이 있다.

도 1 및 도 2는 종래의 워드 라인 부트스트랩 회로를 설명하기 위하여 도시한 회로도.

도 3은 본 발명에 따른 워드 라인 부트스트랩 회로를 설명하기 위하여 도시한 회로도.

도 4는 도 3의 스위칭 소자로 사용되는 고전압 트리플 웰 nMOS 트랜지스터의 단면도.

도 5는 본 발명에 따른 워드 라인 부트스트랩 회로의 제 2 실시예를 설명하기 위하여 도시한 다단식 워드 라인 부트스트랩 회로의 회로도.

도 6은 도 1, 도 2, 도 3 및 도 5에 인가되는 입력 신호의 파형을 도시한 특성 그래프.

<도면의 주요 부분에 대한 부호 설명>

100, 200, 300 : 부트스트랩 회로.

110, 210, 310, 411, 421, 431 : 프리챠지부

410, 420, 430 : 부트스트랩부

본 발명에 따른 워드 라인 부트스트랩 회로는 제 1 신호에 따라 전원 전압을제 1 노드로 프리챠지하는 제 1 스위칭 소자, 제 2 신호에 따라 상기 제 1 노드의 전위를 펌핑하는 제 1 커패시터, 전원 전압 단자 및 출력 단자인 제 2 노드간에 접속되어 상기 제 1 노드의 전위에 따라 전원 전압을 상기 제 2 노드에 프리챠지하는 제 2 스위칭 소자 및 제 3 신호에 따라 상기 제 2 노드의 전위를 상승시키는 제 2 커패시터로 이루어져 상기 제 2 노드의 전위를 워드 라인 단자에 인가한다.

제 1 스위칭 소자는 저전압 디플리션 MOSFET이며, 제 2 스위칭 소자는 고전압 트리플 웰 nMOS 트랜지스터이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.

도 3은 본 발명에 따른 워드 라인 부트스트랩 회로의 동작을 설명하기 위하여 도시한 회로도이고, 도 6은 도 3의 회로를 구동하기 위한 입력 신호의 파형을 도시한 특성 그래프이다.

도 3 및 도 6에 도시한 바와 같이, 본 발명에 따른 워드 라인 부트스트랩 회로(300)의 프리챠지부(31)는 제 1 신호(PRECH)에 의해 스위칭 되는 제 1 스위칭 소자(MNN30)를 저전압 디플리션(LV depletion) nMOS 트랜지스터로 사용하고, 제 2 스위칭 소자(TMN30)를 고전압 트리플 웰(HV tipple well) nMOS 트랜지스터로 사용한다. 또한, 회로 동작(Activating)시 제 2 스위칭 소자(TMN30)의 게이트 전극의 전압을 상승시키기 위하여 사용되는 펌핑 커패시터(Pumping capacitor)인 제 1 커패시터(Cp ₃₀ )를 포함하여 구성된다.

제 2 신호(PRECHB)가 하이에서 로우상태로 되면 제 1 스위칭 소자가 온상태로 되어 제 1 커패시터(Cp ₃₀ )의 제 1 단자가 접속되어 있는 제 1 노드(N30)에 전원 전압(Vdd)의 전위가 프리챠지된다. 이때, 제 1 커패시터(Cp ₃₀ )의 제 2 단자에는 제 1 신호(PRECH)가 인가되고 있다. 제 1 노드(N30)의 전위는 제 2 스위칭 소자(TMN30)를 온상태로 만들고, 제 2 스위칭 소자(TMN30)를 통하여 부스팅 커패시터(C _D3 )로 챠지(Charge) 공급이 이루어져 제 2 노드(N31)는 전원 전압(Vdd)의 전위로 프리챠지된다. 이후, 제 2 신호(PRECHB)가 로우상태에서 하이상태로 변하면 제 1 스위칭 소자(MNN30)는 오프 상태가 되어 제 1 노드(N30)로의 전원 공급을 차단한다. 동시에, 제 1 커패시터(Cp ₃₀ )의 제 2 단자에는 제 1 신호(PRECH)가 하이에서 로우상태로 변하게 되면서 커패시터 커플링에 의하여 제 1 노드(N30)의 전위가 낮아져 제 2 스위칭 소자(TMN30)를 오프상태로 만들어 제 2 노드(N31)에 프리챠지한 전압이 강하되지 않도록 한다. 또한, 제 1 신호(PRECH)가 변함과 동시에 부스팅 커패시터인 제 2 커패시터(C _D3 )의 제 2 단자에 인가되는 제 3 신호(BOOST)가 로우에서 하이상태로 변함으로써 커패시터 커플링에 의하여 제 2 노드(N31)의 전압이 펌핑된 전압(Vboot)으로 상승한다. 펌핑된 전압(Vboot)은 제 3 스위칭 소자(SW30)를 통해 로드 저항(R _L ) 및 로드 커패시터(C _L )를 거쳐 워드 라인 단자(WL)로 인가된다.

상기의 회로도에서 제 1 노드(N30)에 프리 챠지된 전압에 의해 전원 전압을스위칭 하는 제 2 스위칭 소자(TMN30)를 고전압용 트리플-웰 nMOS 트랜지스터로 사용함으로써 게이트 산화막 브레이크다운(Gate oxide breakdown) 현상을 해결할 수 있다.

도 4에 도시한 바와 같이, 고전압용 트리플-웰 nMOS 트랜지스터의 트리플-웰의 제 1, 제 2, 제 4, 제 5 및 제 6 접합부(n ₁ ⁺ , p ₁ ⁺ , n ₃ ⁺ ,p ₂ ⁺ , n ₄ ⁺ )에는 전원 전압(Vdd)이 인가(Biasing)된다. 제 3 접합부(n ₂ ⁺ )는 제 2 노드(N31)에 접속되며, 게이트 전극(Gate)은 제 1 노드(N30)에 접속된다. 따라서, 제 2 노드(N31)의 기생 부하에 추가되지 않으면서 제 2 노드(N31)의 프리챠지를 수행할 수 있다.

고전압 트리플 nMOS 스위칭 소자(TMN30)의 바디(Body)인 트리플 p-웰(Tripple pWELL)에 전원 전압(Vdd)이 인가되기 때문에 바디 이펙트(Body effect)에 의한 문턱 전압의 증가가 없을 뿐만 아니라 오히려 리니어 문턱 전압(Linear Vth) 이하로 낮아져 전하 구동능력(Charge drivability)이 향상되는 효과를 거두고 있다.

또한, 고전압 트리플 nMOS 스위칭 소자(TMN30)의 게이트 전극의 전압을 이상적인(Ideal) 상태로 인가하기 위하여 저전압 디플리션 MOSFET(LV depletion MOSFET)를 이용해 제 1 노드(N30)의 프리챠지 전압을 스위칭하는 제 1 스위칭 소자(MNN30)로 사용한다. 제 1 스위칭 소자(TMN30)가 디플리션 MOSFET이기 때문에 문턱 전압(Vth)은 0V이고, 제 1 노드(N30)의 전위는 제 1 신호(PRECH)가 로우에서하이상태로 변하기 전에 이미 전원 전압(Full Vdd)으로 프리챠지 된다. 그리고, 저전압 디플리션 MOSFET(LV depletion MOSFET)는 Gm이 상당히 커서 제 1 노드(N30)의 전위를 빠른 시간 안에 전원 전압의 전위(Vdd)로 프리챠지 한다.

도 5는 본 발명에 따른 워드 라인 부트스트랩 회로의 제 2 실시예로써 프리챠지부가 여러 개 연결된 다단식 워드 라인 부트스트랩 회로이다.

도 5에 도시한 바와 같이, 다단식 워드 라인 부트스트랩 회로는 제 1 내지 제 3 부트스트랩부(410, 420 및 430)로 이루어진다. 제 1 내지 제 3 부트스프랩부(410, 420 및 430)에는 도 6에 도시한 제 1 내지 제 3 신호(PRECH, PRECHB 및 BOOST)가 인가된다.

제 1 부트스트랩부(410)는 도 4에 도시한 회로와 동일한 구성 즉, 프리챠지부(411) 및 부스팅 커패시터(C _D41 )로 이루어진다.

제 2 부트스트랩부(420)의 회로 구성은 기본적으로 제 1 부트스트랩부(410)와 동일하며, 추가적으로 제 1 신호(PRECH)에 따라 제 1 부트스트랩부(410)에서 펌핑된 전압 스위칭하는 제 1 및 제 2 스위칭 소자(P40 및 N40)가 포함된다. 제 1 신호(PRECH)가 하이상태에서는 제 1 스위칭 소자(P40)를 오프상태로 만들고, 제 2 스위칭 소자(N40)를 온상태로 만들어, 제 2 노드(N42)의 전압이 제 2 부스팅 커패시터(C _D42 )로 인가되어 프리챠지 상태가 된다. 다시, 제 1 신호(PRECH)가 하이에서 로우상태로 되면 제 1 스위칭 소자(P40)를 온상태로 만들고, 제 2 스위칭 소자(N40)를 오프상태로 만든다. 온상태가 된 제 1 스위칭 소자(P40)는 제 1부트스트랩부(410)에서 펌핑된 제 1 노드(N41)의 전압을 스위칭하여 제 2 부스팅 커패시터(C _D42 )로 인가하고, 제 2 노드(N42)의 전압에 의한 커패시터 커플링으로 제 3 노드(N43)에는 제 1 부트스트랩부(410)에 의해 생성된 제 1 전압(V1)을 펌핑한 제 2 전압(V2)이 생성된다.

제 3 부트스트랩부(430)의 회로 구성 및 동작은 제 2 부트스트랩부(420)와 일치한다.

제 1 신호(PRECH)가 하이상태에서는 제 3 스위칭 소자(P41)를 오프상태로 만들고, 제 4 스위칭 소자(N41)를 온상태로 만들어, 제 4 노드(N44)의 전압이 제 3 부스팅 커패시터(C _D43 )로 인가되어 프리챠지 상태가 된다. 다시, 제 1 신호(PRECH)가 하이에서 로우상태로 되면 제 3 스위칭 소자(P41)를 온상태로 만들고, 제 4 스위칭 소자(N41)를 오프상태로 만든다. 온상태가 된 제 3 스위칭 소자(P41)는 제 2 부트스트랩부(420)에서 펌핑된 제 3 노드(N43)의 전압(V2)을 스위칭하여 제 3 부스팅 커패시터(C _D43 )로 인가하고, 제 4 노드(N44)의 전압에 의한 커패시터 커플링으로 제 5 노드(N45)에는 제 2 부트스트랩부(420)에 의해 생성된 제 2 전압(V2)을 펌핑한 제 3 전압(V3)이 생성되어 워드 라인 단자(WL)로 인가된다.

상기의 다단식 워드 라인 부트스트랩 회로는 제 1 내지 제 3 부트스트랩부(410, 420 및 430)로 이루어져 있으나 목표 전압의 워드 라인 인가 전압을 생성하기 위해서는 제 3 부트스트랩부(430)의 출력단자(N45)에 추가적으로 부트스트랩부를 구성할 수도 있다.

상술한 바와 같이, 본 발명은 프리챠지를 위한 전원 전압을 스위칭 하는 소자를 고전압 트리플 웰 nMOS로 사용함으로써 게이트 산화막 브레이크다운 문제가 해결되고 기생 부하를 제거할 수 있어 보다 높게 펌핑된 출력 전압을 얻을 수 있으며, 고전압 트리플 웰 nMOS의 게이트 전극에 인가되는 전압을 스위칭 하는 소자를 저전압 디플리션 MOSFET로 사용함으로써 보다 빠른 시간에 게이트 전극으로 스위칭 전압을 인가하여 프리챠지 구동 능력(Prechargability)을 향상시켜 소자의 전기적 특성을 향상시키는 효과가 있다.