Semiconductor ic chip
专利汇可以提供Semiconductor ic chip专利检索，专利查询，专利分析的服务。并且PROBLEM TO BE SOLVED: To provide a high-speed operable semiconductor IC chip in which a parasitic capacitance is reduced between a pad/chip core connection line and a power supply line.
SOLUTION: The semiconductor IC chip (40) comprises a chip core (12) having a semiconductor integrated circuit, a pad (34) arranged in proximity to the outside of the chip core as an electrical connection terminal between the chip core and the outside, and a power supply line (16) and a ground line (18) arranged on the outside of the pad in order to supply power to the chip core wherein a pad/chip core connection line (35) does not overlap the power supply line and the ground line.
COPYRIGHT: (C)2003,JPO，下面是Semiconductor ic chip专利的具体信息内容。
８）；から成り、パッド・チップコア部間接続ライン（３５）が電源ラインおよびグランドラインに重ならないことを特徴とする半導体ICチップ。 【請求項２】 請求項１に記載された半導体ICチップであって、さらに：電源ラインおよびグランドラインの近傍に配置された静電保護回路（２０）；およびパッド・
静電保護回路間接続ライン（３６）；から成り、パッド・静電保護回路間接続ライン（３６）と電源ラインおよびグランドラインとが重なる面積を小さくしたことを特徴とする半導体ICチップ。
【発明の詳細な説明】 【発明の属する技術分野】本発明は、半導体ICチップに関し、特にパッドを電源ラインよりも内側に配置した半導体ICチップに関するものである。 【従来の技術】図１に従来の半導体ICチップの一例を示す。 半導体ICチップ１０の中央部にチップコア部１２があり、ここに半導体回路を構成するトランジスタが集積されている。 チップコア部１２の外周に沿って電源ライン１６があり、そこからチップコア部に電源が供給される。 電源ライン１６の外側にグランドライン１８があり、そこからチップコア部にグランド電源が供給される。 グランドライン１８の外側に複数のパッド１４が配置される。 チップコア部１２とパッド１４との間を、パッド・チップコア部間接続ライン１５（図２参照）によって電気的に接続する。 パッドと外部リード（図示せず）間を封止前にワイヤボンディングにより電気的に接続する。 外部からの電気信号がパッドを介して、チップコア部内部のトランジスタのゲートに入る。 内部トランジスタの入力ゲート耐圧は数ボルト程度で非常に弱い。
例えば外部リードに触れたりしてリードに蓄積した静電電荷による高圧（例えば１０００ボルト）が、内部トランジスタのゲートに加えられる場合があり、トランジスタが破壊されることがある。 このようなパッドに印加された静電気のサージ等の異常な急峻電圧を電源ラインやグランドラインに逃がすために、通常、静電保護回路２
０を設ける。 静電保護回路２０は、例えばダイオード等を用いて、パッド上の電荷を電源ラインまたはグランドに逃がすことができる。 このようにして、パッド上に生じた静電気からチップコア部内のトランジスタ入力ゲートを保護することができる。 保護回路には、電源ラインおよびグランドラインから電源が供給される。 図２を参照しながら、従来の問題点を説明する。 パッド・チップコア部間の接続ライン１５は、大電流を流すために、幅広にしなければならない。 この接続ライン１５が電源ラインおよびグランドラインの上を交差しているために、
それらの間に寄生容量３０が生じて動作上好ましくない。 特に大電流のために接続ライン１５を幅広にしたときに寄生容量が大きくなり、高速動作にとって特に好ましくない。 そこで、本発明は、パッド・チップコア間接続ラインと電源ライン等との間の寄生容量が小さく高速動作可能な半導体ICチップを提供することを目的としている。 【実施例】以下に本発明の実施例について図面を参照して説明する。 図３に本発明の一実施例である半導体ICチップ４０を示す。 半導体ICチップ４０の中央部にチップコア部１２があり、ここに半導体回路を構成するトランジスタが集積されている。 チップコア部１２の外側にパッド３４が配置される。 パッド３４の外側に電源ライン１６があり、そこからチップコア部に電源が供給される（図示せず）。 電源ライン１６の外側にグランドライン１８があり、そこからチップコア部にグランド電源が供給される（図示せず）。 チップコア部１２とパッド３４
との間を、パッド・チップコア部間接続ライン３５によって電気的に接続する。 パッドと外部リード（図示せず）間を封止前にワイヤボンディングにより電気的に接続する。 大電流のためにパッド・チップコア部間接続ライン３５を幅広にするが、電源ラインやグランドラインに交差していないので、これらの間の寄生容量による問題点は生じない。 また、パッド・チップコア部間は短い配線で済む。 パッドに印加される静電気のサージ等の異常な急峻電圧を電源ラインやグランドラインに逃がすために、静電保護回路２０を電源ライン近傍に設けることができる。 静電保護回路２０は、例えばダイオード等を用いて、パッド上の電荷を電源ラインまたはグランドに逃がす。 保護回路２０には、電源ラインおよびグランドラインから電源が供給される。 パッドと静電保護回路とを接続するライン３６は、特に大電流を流す必要が無いので、細くすることができ、電源ライン等との間の交差面積６０を小さくでき、その結果寄生容量を小さくすることが可能である。 複数のパッドの全てを電源ライン内側に配置することも可能であり、あるいは高速または大電流を要するパッドのみを電源ライン内側に配置して、
他のパッドを電源ライン外側に配置することも可能である。 【実施例の効果】本発明の実施例は、上述のとおり構成されているので、パッド・電源ライン間の寄生容量の問題点が解消され、高速動作が可能である。 アナログデジタル混載ICに応用し、パッドの用途に応じて種々の位置にパッドを配置することもできる。
【図面の簡単な説明】 【図１】従来の半導体ICチップの一部を示す。 【図２】図１の半導体ICチップの部分拡大詳細図である。 【図３】本発明の実施例に従った半導体ICチップの部分拡大詳細図である。 【符号の説明】 ４０ 半導体ICチップ１２ チップコア部３４ パッド１６ 電源ライン１８ グランドライン３５ パッド・チップコア部間接続ライン２０ 静電保護回路３６ パッド・静電保護回路間接続ライン
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