一种用于功率MOSFET器件的变掺杂半导体材料片及其制造
方法
技术领域
背景技术
[0002] 在高掺杂衬底材料片上生长低掺杂
外延层形成的半导体材料片是制作功率MOSFET和智能高压功率集成
电路的
基础。高掺杂衬底一方面作为承载功率MOSFET和智能高压功率集成电路的载体，另一方面可以降低功率MOSFET的导通
电阻和抑制智能高压功率集成电路存在的寄生效应(特别是闭
锁效应)。为了最大限度地降低成本，常规制作功率MOSFET和智能高压功率集成电路的半导体材料片直接在高掺杂衬底材料片上通过
外延生长低掺杂外延层形成，外延层的杂质分布呈现均匀分布，如图1所示。在抗
辐射功率MOSFET器件领域，采用图1所示杂质分布的半导体材料片制作的功率MOSFET器件，存在抗单粒子烧毁能
力弱，且
雪崩击穿
能量低的不足。
[0003] 为了提高功率MOSFET器件的抗单粒子烧毁能力，对半导体材料片的外延层进行缓变掺杂是一种切实有效的措施，该方法可以有效降低由功率MOSFET的源区(发射区)、body区(基区)和外延层(集电区)形成寄生
三极管的集电区电阻，提高寄生三极管的二次击穿点，达到提高功率MOSFET抗单粒子烧毁的目的。
[0004] 常规制作半导体材料片的缓变掺杂外延层的方法是通过控制衬底与外延层间的过渡区宽度和在生长外延层的过程中调节气体流量的方法来实现。
[0005] 采用控制衬底与外延层间过渡区宽度的方法难于形成5μm以上的过渡区，在200V以上的高压MOSFET器件中效果不明显；采用生长外延层过程中调节气体流量的方法会因为气体流量的多次微小改变而使得气体流量难于精确控制。
[0006] 综上所述，目前外延层变掺杂半导体材料片的制备方法存在应用范围窄和外延工艺难于控制的技术问题。
发明内容
[0007] 本发明的目的是解决
现有技术中，外延层变掺杂半导体材料片的制备方法存在的问题。
[0008] 为实现本发明目的而采用的技术方案是这样的，一种用于功率MOSFET器件的变掺杂半导体材料片，其特征在于：包括第一导电类型高掺杂衬底、第一导电类型低掺杂第一外延层、第一导电类型中掺杂层和第一导电类型低掺杂第二外延层。
[0009] 所述第一导电类型低掺杂第一外延层
覆盖于第一导电类型高掺杂衬底之上。
[0010] 所述第一导电类型低掺杂第二外延层覆盖于第一导电类型低掺杂第一外延层之上。
[0011] 所述第一导电类型中掺杂层位于第一导电类型低掺杂第二外延层与第一导电类型低掺杂第一外延层之间。
[0012] 所述第一导电类型中掺杂层部分嵌入第一导电类型低掺杂第一外延层与第一导电类型低掺杂第二外延层内。
[0013] 一种用于功率MOSFET器件的变掺杂半导体材料片的制造方法，其特征在于，包括以下步骤：
[0014] 1)将第一导电类型低掺杂第一外延层覆盖于第一导电类型高掺杂衬底之上。
[0015] 2)在第一导电类型低掺杂第一外延层的上表面1μm深度范围内掺杂杂质，形成第一导电类型中掺杂层。
[0016] 3)使用低温炉管
退火激活掺杂的杂质。
[0017] 4)将第一导电类型低掺杂第二外延层覆盖于第一导电类型低掺杂第一外延层之上。
[0018] 进一步，所述第一导电类型低掺杂第一外延层的厚度为传统功率MOSFET器件外延层厚度的1/3。
[0019] 所述第一导电类型低掺杂第一外延层是从第一导电类型高掺杂衬底上表面到第一导电类型低掺杂第一外延层上表面的缓变掺杂。
[0020] 进一步，所述第一导电类型低掺杂第二外延层的厚度为传统功率MOSFET器件外延层厚度的2/3。
[0021] 所述第一导电类型低掺杂第二外延层是从第一导电类型低掺杂第一外延层上表面到第一导电类型低掺杂第二外延层上表面的缓变掺杂。
[0022] 进一步，所述第一导电类型高掺杂衬底材料包括但不局限于
硅(Si)、
碳化硅(SiC)或氮化镓(GaN)。
[0023] 进一步，所述步骤1)中形成第一导电类型低掺杂第一外延层的方式包括常压外延生长。所述常压外延的
温度为1180℃±10℃。
[0024] 所述步骤4)中形成第一导电类型低掺杂第二外延层的方式包括常压外延生长。所述常压外延的温度为1180℃±10℃。
[0025] 进一步，所述步骤2)中形成第一导电类型中掺杂层的方式包括中能量
离子注入杂质。
[0026] 所述中能量离子注入的注入能量为60-80KeV。
[0027] 所述中能量离子注入杂质形成第一导电类型中掺杂层的浓度高于第一导电类型低掺杂第一外延层和第一导电类型低掺杂第二外延层杂质的浓度1-2个量级。
[0028] 进一步，所述步骤3)中激活掺杂的杂质的方式包括低温炉管退火。
[0029] 所述低温炉管退火的温度为850℃-950℃。所述低温炉管退火的气氛为先干
氧后氮气。所述低温炉管退火的时间为干氧20±5分钟、氮气30±5分钟。
[0030] 进一步，所述步骤1)、步骤2)、步骤4)之前还包括常规半导体材料片清洗。所述半导体材料片清洗所用清洗液中含
氢氟酸，所述清洗过程中包括去除半导体材料片
正面氧化层的步骤。
[0031] 本发明的技术效果是毋庸置疑的，本发明具有以下优点：
[0032] 1)如图2所示，本发明中的用于功率MOSFET的变掺杂半导体材料片，第一导电类型低掺杂第一外延层、第一导电类型中掺杂层、第一导电类型低掺杂第二外延层可以采用常规半导体工艺形成。
[0033] 2)由于第一导电类型中掺杂层介于第一导电类型低掺杂第一外延层和第一导电类型低掺杂第二外延层之间，且第一导电类型中掺杂层的掺杂浓度高于第一导电类型低掺杂第一外延层和第一导电类型低掺杂第二外延层的掺杂浓度1-2个量级，在常压外延生长第一导电类型低掺杂第二外延层和功率MOSFET的body推结过程中，会造成第一导电类型中掺杂层中的杂质向第一导电类型低掺杂第一外延层和第一导电类型低掺杂第二外延层扩散，使得整个外延层的杂质浓度由第一导电类型高掺杂衬底的上表面到第一导电类型低掺杂第二外延层的上表面呈现缓变分布，降低了寄生三极管集电区电阻，提高了功率MOSFET抗单粒子烧毁的能力，且使用该材料制作的功率MOSFET常态参数基本保持不变，可用于60V以上功率MOSFET的制造领域。
[0034] 3)本发明具有应用范围宽、工艺实现简单、工艺重复性好的优点。
附图说明
[0035] 图1为普通半导体材料片的剖面结构及杂质分布示意图；
[0036] 图2为本发明半导体材料片的剖面结构及杂质分布示意图；
[0037] 图3为第一导电类型高掺杂衬底剖面结构及杂质分布示意图；
[0038] 图4为完成第一导电类型低掺杂第一外延层后的半导体材料剖面结构及杂质分布示意图；
[0039] 图5为完成第一导电类型中掺杂层注入掺杂后的半导体材料剖面结构及杂质分布示意图；
[0040] 图6为完成第一导电类型中掺杂层注入掺杂激活后的半导体材料剖面结构及杂质分布示意图；
[0041] 图7为完成第一导电类型低掺杂第二外延层后的半导体材料剖面结构及杂质分布示意图。
[0042] 图中：第一导电类型高掺杂衬底100、第一导电类型低掺杂第一外延层101、第一导电类型中掺杂层102、第一导电类型低掺杂第一外延层103。
具体实施方式
[0043] 下面结合
实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
[0044] 实施例1：
[0045] 如图7所示，一种用于功率MOSFET器件的变掺杂半导体材料片，其特征在于，包括第一导电类型高掺杂衬底100、第一导电类型低掺杂第一外延层101、第一导电类型中掺杂层102和第一导电类型低掺杂第二外延层103。
[0046] 所述第一导电类型低掺杂第一外延层101覆盖于第一导电类型高掺杂衬底100之上。
[0047] 所述第一导电类型低掺杂第二外延层103覆盖于第一导电类型低掺杂第一外延层101之上。
[0048] 所述第一导电类型中掺杂层102位于第一导电类型低掺杂第二外延层103与第一导电类型低掺杂第一外延层101之间。
[0049] 所述第一导电类型中掺杂层102部分嵌入第一导电类型低掺杂第一外延层101与第一导电类型低掺杂第二外延层103内。
[0050] 所述第一导电类型低掺杂第一外延层101的厚度为传统功率MOSFET器件外延层厚度的1/3。
[0051] 所述第一导电类型低掺杂第一外延层101是从第一导电类型高掺杂衬底100上表面到第一导电类型低掺杂第一外延层101上表面的缓变掺杂。
[0052] 所述第一导电类型低掺杂第二外延层103的厚度为传统功率MOSFET器件外延层厚度的2/3。
[0053] 所述第一导电类型低掺杂第二外延层103是从第一导电类型低掺杂第一外延层101上表面到第一导电类型低掺杂第二外延层103上表面的缓变掺杂。
[0054] 所述第一导电类型高掺杂衬底100材料包括但不局限于硅Si、碳化硅SiC、氮化镓GaN。
[0055] 实施例2：
[0056] 一种用于功率MOSFET器件的变掺杂半导体材料片的制造方法，其特征在于，包括以下步骤：
[0057] 1)将第一导电类型低掺杂第一外延层101覆盖于第一导电类型高掺杂衬底100之上。
[0058] 形成所述第一导电类型低掺杂第一外延层101的方式包括常压外延生长。所述常压外延的温度为1180℃±10℃。
[0059] 2)在第一导电类型低掺杂第一外延层101的上表面1μm深度范围内掺杂杂质，形成第一导电类型中掺杂层102。
[0060] 形成所述第一导电类型中掺杂层102的方式包括中能量离子注入杂质。
[0061] 所述中能量离子注入的注入能量为60-80KeV。
[0062] 所述中能量离子注入杂质形成第一导电类型中掺杂层102的浓度高于第一导电类型低掺杂第一外延层101和第一导电类型低掺杂第二外延层103杂质的浓度1-2个量级。
[0063] 3)使用低温炉管退火激活掺杂的杂质。
[0064] 所述步骤3中激活掺杂的杂质的方式包括低温炉管退火。
[0065] 所述低温炉管退火的温度为850℃-950℃。所述低温炉管退火的气氛为先干氧后氮气。
[0066] 所述低温炉管退火的时间为干氧20±5分钟、氮气30±5分钟。
[0067] 4)将第一导电类型低掺杂第二外延层103覆盖于第一导电类型低掺杂第一外延层101之上。
[0068] 形成所述第一导电类型低掺杂第二外延层103的方式包括常压外延生长。所述常压外延的温度为1180℃±10℃。
[0069] 所述步骤1)、步骤2)、步骤4)之前还包括常规半导体材料片清洗。所述半导体材料片清洗所用清洗液中含氢氟酸，所述清洗过程中包括去除半导体材料片正面氧化层的步骤。
[0070] 实施例3：
[0071] 第一导电类型为N型。
[0072] 如图7所示，一种用于功率MOSFET的变掺杂半导体材料片，其特征在于：其特征在于：包括N型高掺杂衬底100、N型低掺杂第一外延层101、N型中掺杂层102、N型低掺杂第二外延层103。
[0073] 所述N型低掺杂第一外延层101覆盖于N型高掺杂衬底100之上。
[0074] 所述N型低掺杂第二外延层103覆盖于N型低掺杂第一外延层101之上。
[0075] 所述N型中掺杂层102位于N型低掺杂第二外延层103与N型低掺杂第一外延层101之间。所述N型中掺杂层102部分嵌入N型低掺杂第一外延层101与N型低掺杂第二外延层103内。
[0076] 所述N型低掺杂第一外延层101的厚度为传统功率MOSFET器件外延层厚度的1/3；所述N型低掺杂第一外延层101是从N型高掺杂衬底100上表面到N型低掺杂第一外延层101上表面的缓变掺杂。
[0077] 所述N型低掺杂第二外延层103的厚度为传统功率MOSFET器件外延层厚度的2/3；所述N型低掺杂第二外延层103是从N型低掺杂第一外延层101上表面到N型低掺杂第二外延层103上表面的缓变掺杂。
[0078] 所述N型高掺杂衬底100材料包括但不局限于硅(Si)、碳化硅(SiC)、氮化镓(GaN)。
[0079] 实施例4：
[0080] 选取第一导电类型为N型；
[0081] 如图3-图7所示，本实施例2中的用于功率MOSFET的变掺杂半导体材料片的制造方法，其特征在于，包括以下主要步骤：
[0082] 1)将N型低掺杂第一外延层101覆盖于N型高掺杂衬底100之上；
[0083] 所述步骤1)中形成N型低掺杂第一外延层101优选常压外延生长的方式；所述常压外延的温度为1180℃±10℃。
[0084] 2)在N型低掺杂第一外延层101的上表面1μm深度范围内掺杂N型杂质，形成N型中掺杂层102；
[0085] 所述步骤2)中形成N型中掺杂层102优选中能量离子注入N型杂质的方式；所述中能量离子注入的注入能量为60-80KeV；所述中能量离子注入N型杂质形成N型中掺杂层102的浓度高于N型低掺杂第一外延层101和N型低掺杂第二外延层103杂质的浓度1-2个量级。
[0086] 3)使用低温炉管退火激活掺杂的N型杂质；
[0087] 所述步骤3)中激活掺杂的N型杂质优选低温炉管退火的方式；所述低温炉管退火的温度为850℃-950℃；所述低温炉管退火的气氛为先干氧后氮气；所述低温炉管退火的时间为干氧20±5分钟、氮气30±5分钟。
[0088] 4)将N型低掺杂第二外延层103覆盖于N型低掺杂第一外延层101之上。
[0089] 所述步骤4)中形成N型低掺杂第二外延层103优选常压外延生长的方式；所述常压外延的温度为1180℃±10℃。
[0090] 所述步骤1)、步骤2)、步骤4)之前还包括常规半导体材料片清洗。所述半导体材料片清洗所用清洗液中含氢氟酸，所述清洗过程中包括去除半导体材料片正面氧化层的步骤。
[0091] 按照本实施例所述的制造方法制作得到的一种用于功率MOSFET的N型变掺杂半导体材料片，具有以下优点：
[0092] 1)其中N型低掺杂第一外延层101、N型中掺杂层102、N型低掺杂第二外延层103可以采用常规半导体工艺形成。
[0093] 2)由于N型中掺杂层102介于N型低掺杂第一外延层101和N型低掺杂第二外延层103之间，且N型中掺杂层102的掺杂浓度高于N型低掺杂第一外延层101和N型低掺杂第二外延层103的掺杂浓度1-2个量级，在常压外延生长N型低掺杂第二外延层103和功率MOSFET的body推结过程中，会造成N型中掺杂层102中的杂质向N型低掺杂第一外延层101和N型低掺杂第二外延层103扩散；
[0094] 使得整个外延层的杂质浓度由N型高掺杂衬底100的上表面到N型低掺杂第二外延层103的上表面呈现缓变分布，降低了寄生三极管集电区电阻，提高了功率MOSFET抗单粒子烧毁的能力，且使用该材料制作的功率MOSFET常态参数基本保持不变，可用于60V以上功率MOSFET的制造领域。
[0095] 3)本发明具有应用范围宽、工艺实现简单、工艺重复性好的优点。
