本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する 。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プ ロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、 電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置 、記憶装置、電子機器の駆動方法に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の 一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明 の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・ オブ・マター)に関するものである。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置 全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器 は、半導体装置を有する場合がある。

近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体は、スパッ タリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導 体に用いることができる。また、酸化物半導体を用いたトランジスタは、非晶質シリコン を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備 投資を抑えられるメリットもある。

また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小 さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低 いという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。) 。

特開2012−257187号公報

寄生容量の小さいトランジスタを提供することを課題の一とする。または、高い周波数特 性を有するトランジスタを提供することを課題の一とする。または、電気特性の良好なト ランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタ を提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供す ることを課題の一とする。または、新規なトランジスタを提供することを課題の一とする 。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または 、動作速度の速い半導体装置を提供することを課題の一とする。または、新規な半導体装 置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供す ることを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器 を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一 態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題 は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図 面、請求項などの記載から、これら以外の課題を抽出することが可能である。

(1)本発明の一態様は、酸化物半導体と、第1の導電体と、第2の導電体と、第3の導 電体と、第1の絶縁体と、第2の絶縁体と、を有し、第1の導電体は、第1の領域と、第 2の領域と、第3の領域と、を有し、酸化物半導体は、第4の領域と、第5の領域と、第 6の領域と、を有し、第1の領域は、第1の絶縁体を介して、第1の領域と第6の領域と が互いに重なる領域を有し、第2の領域は、第1の絶縁体および第2の絶縁体を介して、 第2の領域と第2の導電体とが互いに重なる領域を有し、第3の領域は、第1の絶縁体お よび第2の絶縁体を介して、第3の領域と第3の導電体とが互いに重なる領域を有し、第 4の領域は、第4の領域と第2の導電体とが互いに接する領域を有し、第5の領域は、第 5の領域と第3の導電体とが互いに接する領域を有し、第6の領域は、キャリア密度が、 第4の領域のキャリア密度よりも低い領域、または第5の領域のキャリア密度よりも低い 領域を有するトランジスタである。

(2)または、本発明の一態様は、酸化物半導体と、第1の導電体と、第2の導電体と、 第3の導電体と、第1の絶縁体と、第2の絶縁体と、を有し、第1の導電体は、第1の領 域と、第2の領域と、第3の領域と、を有し、酸化物半導体は、第4の領域と、第5の領 域と、第6の領域と、を有し、第1の領域は、第1の絶縁体を介して、第1の領域と第6 の領域とが互いに重なる領域を有し、第2の領域は、第1の絶縁体および第2の絶縁体を 介して、第2の領域と第2の導電体とが互いに重なる領域を有し、第3の領域は、第1の 絶縁体および第2の絶縁体を介して、第3の領域と第3の導電体とが互いに重なる領域を 有し、第4の領域は、第4の領域と第2の導電体とが互いに接する領域を有し、第5の領 域は、第5の領域と第3の導電体とが互いに接する領域を有し、第6の領域は、導電率が 、第4の領域の導電率よりも低い領域、または第5の領域の導電率よりも低い領域を有す るトランジスタである。

(3)または、本発明の一態様は、酸化物半導体と、第1の導電体と、第2の導電体と、 第3の導電体と、第1の絶縁体と、第2の絶縁体と、を有し、第1の導電体は、第1の領 域と、第2の領域と、第3の領域と、を有し、酸化物半導体は、第4の領域と、第5の領 域と、第6の領域と、を有し、第1の領域は、第1の絶縁体を介して、第1の領域と第6 の領域とが互いに重なる領域を有し、第2の領域は、第1の絶縁体および第2の絶縁体を 介して、第2の領域と第2の導電体とが互いに重なる領域を有し、第3の領域は、第1の 絶縁体および第2の絶縁体を介して、第3の領域と第3の導電体とが互いに重なる領域を 有し、第4の領域は、第4の領域と第2の導電体とが互いに接する領域を有し、第5の領 域は、第5の領域と第3の導電体とが互いに接する領域を有し、第6の領域は、水素濃度 が、第4の領域の水素濃度よりも低い領域、または第5の領域の水素濃度よりも低い領域 を有するトランジスタである。

(4)または、本発明の一態様は、pチャネル型トランジスタと、nチャネル型トランジ スタと、を有し、pチャネル型トランジスタのソースまたはドレインの一方は、nチャネ ル型トランジスタのソースまたはドレインの一方と電気的に接続され、pチャネル型トラ ンジスタのゲートは、nチャネル型トランジスタのゲートと電気的に接続され、pチャネ ル型トランジスタは、チャネル形成領域にシリコンを有し、nチャネル型トランジスタは 、(1)乃至(3)のいずれか一に記載のトランジスタである半導体装置である。

(5)または、本発明の一態様は、pチャネル型トランジスタは、上面の結晶面が(11 0)面の領域を有するシリコン基板に設けられる(4)に記載の半導体装置である。

(6)または、本発明の一態様は、pチャネル型トランジスタのチャネル形成領域は、表 面近傍に向けてn型の導電型を付与する不純物濃度が高くなる濃度勾配を有する(4)ま たは(5)に記載の半導体装置である。

(7)または、本発明の一態様は、pチャネル型トランジスタのゲートは、仕事関数が4 .5eV以上の導電体を有する(4)乃至(6)のいずれか一に記載の半導体装置である 。

(8)または、本発明の一態様は、酸化物半導体がインジウムを有する(4)乃至(7) のいずれか一に記載の半導体装置である。

(9)または、本発明の一態様は、酸化物半導体は、第1の酸化物半導体と、第2の酸化 物半導体と、第3の酸化物半導体と、を有し、第1の酸化物半導体と、第2の酸化物半導 体と、第3の酸化物半導体とが、互いに重なる領域を有する(4)乃至(8)のいずれか 一に記載の半導体装置である。

なお、本発明の一態様に係る半導体装置において、酸化物半導体を他の半導体に置き換え ても構わない。

寄生容量の小さいトランジスタを提供することができる。または、高い周波数特性を有す るトランジスタを提供することができる。または、電気特性の良好なトランジスタを提供 することができる。または、電気特性の安定したトランジスタを提供することができる。 または、オフ時の電流の小さいトランジスタを提供することができる。または、新規なト ランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供 することができる。または、動作速度の速い半導体装置を提供することができる。または 、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュール を提供することができる。または、該半導体装置、または該モジュールを有する電子機器 を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一 態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、 図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な どの記載から、これら以外の効果を抽出することが可能である。

本発明の一態様に係るトランジスタを示す上面図および断面図。

本発明の一態様に係るトランジスタの一部を示す断面図。

本発明の一態様に係るトランジスタの一部を示す断面図、およびバンド構造を示す図。

本発明の一態様に係るトランジスタを示す断面図。

本発明の一態様に係るトランジスタの作製方法を示す断面図。

本発明の一態様に係るトランジスタの作製方法を示す断面図。

本発明の一態様に係るトランジスタの作製方法を示す断面図。

本発明の一態様に係るトランジスタの作製方法を示す断面図。

本発明の一態様に係るトランジスタの上面図および断面図。

本発明の一態様に係るトランジスタを示す断面図。

本発明の一態様に係るトランジスタの作製方法を示す断面図。

本発明の一態様に係るトランジスタの作製方法を示す断面図。

本発明の一態様に係るトランジスタの作製方法を示す断面図。

本発明の一態様に係る半導体装置の回路図。

本発明の一態様に係る半導体装置を示す断面図。

本発明の一態様に係る半導体装置を示す断面図。

本発明の一態様に係る半導体装置を示す断面図。

本発明の一態様に係る記憶装置の回路図。

本発明の一態様に係るCPUを示すブロック図。

本発明の一態様に係る記憶素子の回路図。

本発明の一態様に係る表示装置の上面図および回路図。

本発明の一態様に係る電子機器を示す図。

アッシング装置を説明する斜視図、および酸素添加処理時のアッシング装置内での酸素プラズマの概念図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説 明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に 理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異 なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく し、特に符号を付さない場合がある。

なお、図において、大きさ、膜(層)の厚さ、または領域は、明瞭化のために誇張されて いる場合がある。

なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替え ることが可能である。

なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイ ズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、また は物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径と は、物体の一断面と等しい面積となる正円の直径をいう。

なお、電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位) との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である 。

なお、第1、第2として付される序数詞は便宜的に用いるものであり、工程順または積層 順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」な どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と 、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密 に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と 言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体 」と言い換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密 に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と 言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体 」と言い換えることができる場合がある。

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度 が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導 体のDOS(Density of State)が形成されることや、キャリア移動度 が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導 体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族 元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、 水素(水にも含まれる)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素 などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形 成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純 物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15 族元素などがある。

なお、本明細書において、Aが濃度Bの領域を有する、と記載する場合、例えば、Aのあ る領域における深さ方向全体の濃度がBである場合、Aのある領域における深さ方向の濃 度の平均値がBである場合、Aのある領域における深さ方向の濃度の中央値がBである場 合、Aのある領域における深さ方向の濃度の最大値がBである場合、Aのある領域におけ る深さ方向の濃度の最小値がBである場合、Aのある領域における深さ方向の濃度の収束 値がBである場合、測定上Aそのものの確からしい値の得られる領域における濃度がBで ある場合などを含む。

また、本明細書において、Aが大きさB、長さB、厚さB、幅Bまたは距離Bの領域を有 する、と記載する場合、例えば、Aのある領域における全体の大きさ、長さ、厚さ、幅、 または距離がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離 の平均値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の 中央値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の最 大値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の最小 値がBである場合、Aのある領域における大きさ、長さ、厚さ、幅、または距離の収束値 がBである場合、測定上Aそのものの確からしい値の得られる領域での大きさ、長さ、厚 さ、幅、または距離がBである場合などを含む。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトラン ジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重な る領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電 極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つの トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一 つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細 書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、 最小値または平均値とする。

チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で 電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領 域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一 つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細 書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、 最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ ル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示される チャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、 立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図 において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる 場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に 形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合 が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測 による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積 もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状 が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに 重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上 のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channe l Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した 場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、 本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合があ る。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い 込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによ って、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ ネル幅を用いて計算する場合とは異なる値をとる場合がある。

なお、本明細書において、AがBより迫り出した形状を有すると記載する場合、上面図ま たは断面図において、Aの少なくとも一端が、Bの少なくとも一端よりも外側にある形状 を有することを示す場合がある。したがって、AがBより迫り出した形状を有すると記載 されている場合、例えば上面図において、Aの一端が、Bの一端よりも外側にある形状を 有すると読み替えることができる。

本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置さ れている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平 行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。ま た、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態を いう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二 つの直線が60°以上120°以下の角度で配置されている状態をいう。

なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す 。

<トランジスタの構造> 以下では、本発明の一態様に係るトランジスタの構造について説明する。

<トランジスタ構造1> 図1(A)および図1(B)は、本発明の一態様に係るトランジスタ490の上面図およ び断面図である。図1(A)は上面図である。図1(B)は、図1(A)に示す一点鎖線 A1−A2、および一点鎖線A3−A4に対応する断面図である。なお、図1(A)の上 面図では、図の明瞭化のために一部の要素を省いて図示している。

図1(B)において、トランジスタ490は、基板400上の絶縁体401と、絶縁体4 01上の絶縁体402と、絶縁体402上の半導体406aと、半導体406a上の半導 体406bと、半導体406bの上面および側面、ならびに半導体406aの側面と接す る領域を有する導電体416aおよび導電体416bと、導電体416aおよび導電体4 16bの上面と接し、導電体416aに達する開口部、および導電体416bに達する開 口部を有する絶縁体410と、絶縁体410の開口部を介して導電体416aと接する導 電体424aと、絶縁体410の開口部を介して導電体416bと接する導電体424b と、半導体406bの上面と接する半導体406cと、半導体406c上の絶縁体412 と、絶縁体412を介して半導体406b上に配置する導電体404と、絶縁体410上 および導電体404上の絶縁体408と、を有する。なお、半導体406aおよび半導体 406bをまとめて半導体406と呼ぶことがある。

なお、トランジスタ490は、絶縁体401を有さなくても構わない場合がある。また、 トランジスタ490は、絶縁体402を有さなくても構わない場合がある。また、トラン ジスタ490は、絶縁体408を有さなくも構わない場合がある。また、トランジスタ4 90は、導電体424aを有さなくても構わない場合がある。また、トランジスタ490 は、導電体424bを有さなくても構わない場合がある。また、トランジスタ490は、 半導体406aを有さなくても構わない場合がある。また、トランジスタ490は、半導 体406cを有さなくても構わない場合がある。

図1(B)において、トランジスタ490の絶縁体408上に、導電体424aに達する 開口部、および導電体424bに達する開口部を有する絶縁体418と、絶縁体418の 開口部を介して導電体424aと接する導電体426aと、絶縁体418の開口部を介し て導電体424bと接する導電体426bと、を有する。

トランジスタ490において、導電体404はゲート電極としての機能を有する。また、 絶縁体412はゲート絶縁体としての機能を有する。また、導電体416aおよび導電体 416bは、ソース電極およびドレイン電極としての機能を有する。したがって、導電体 404に印加する電位によって、半導体406bなどの抵抗を制御することができる。即 ち、導電体404に印加する電位によって、導電体416aと導電体416bとの間の導 通・非導通を制御することができる。

また、トランジスタ490の導電体404は、絶縁体410を介して導電体404と導電 体416aとが互いに重なる領域と、絶縁体410を介して導電体404と導電体416 bとが互いに重なる領域と、を有する。トランジスタ490は、導電体404と導電体4 16aとの間、導電体404と導電体416bとの間に、それぞれ絶縁体410を有する ことで、寄生容量を小さくすることができる。よって、トランジスタ490は周波数特性 の高いトランジスタとなる。

なお、以下では、半導体406a、半導体406bおよび半導体406cが、酸化物半導 体である場合について説明する。

トランジスタ490は、半導体406b、半導体406cおよび絶縁体410などに過剰 酸素を有する領域434を有する。なお、領域434として破線で図示した箇所は、厚さ 方向の過剰酸素濃度がもっとも高い箇所である。過剰酸素は領域434が有するだけでな く、領域434の近傍にも過剰酸素濃度の高い領域を有する。例えば、領域434に近い ほど過剰酸素濃度が高くなるような濃度勾配を有する場合がある。領域434は、トラン ジスタ490のチャネル形成領域を通るが、ソース領域およびドレイン領域はほとんど通 らないことが好ましい。なお、半導体406bと半導体406cとの界面近傍が、厚さ方 向の過剰酸素濃度がもっとも高い箇所であっても構わない。

なお、過剰酸素とは、加熱処理などによって酸化物半導体中を移動することが可能な酸素 である。過剰酸素は、酸化物半導体中の酸素欠損を埋める機能を有する。また、過剰酸素 が失われた箇所は酸素欠損とはならない。したがって、酸化物半導体が過剰酸素を有する ことで、酸化物半導体中の酸素欠損を低減できる場合がある。また、過剰酸素は、酸化物 半導体中の水素と反応し、水となる場合がある。したがって、酸化物半導体中の水素を水 として外方拡散させることで、過剰酸素濃度の高い領域近傍の水素濃度を低減できる場合 がある。なお、過剰酸素は酸化物半導体中だけではなく、酸化物絶縁体中に含まれる場合 もある。

領域434やその近傍に過剰酸素を有することで、チャネル形成領域における酸素欠損ま たは/および水素が低減されている。即ち、チャネル形成領域において、酸素欠損または /および水素に起因したキャリアの生成などが起こりにくい。そのため、キャリア密度が 高い場合に起こる、トランジスタ490のしきい値電圧のマイナス方向への変動を抑制す ることができる。また、ソース領域およびドレイン領域は、領域434の影響が小さく酸 素欠損が低減されていないため、チャネル形成領域よりも低抵抗とすることができる。し たがって、トランジスタ490は、オン電流が高く、オフ電流が低いトランジスタとなる 。

図1(B)に示すように、半導体406aおよび半導体406bの側面は、導電体416 aおよび導電体416bと接する。また、ゲート電極としての機能を有する導電体404 の電界によって、半導体406bなどを電気的に取り囲むことができる。ゲート電極の電 界によって、半導体を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。そのため、半導体406bなどの全 体(バルク)にチャネルが形成される場合がある。s−channel構造では、トラン ジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流(オン電流)を大 きくすることができる。また、半導体406bなどが、導電体404の電界によって取り 囲まれていることから、非導通時の電流(オフ電流)を小さくすることができる。

なお、トランジスタ490を、水素などの不純物および酸素をブロックする機能を有する 絶縁体で囲うことによって、トランジスタ490の電気特性を安定にすることができる。 例えば、絶縁体401として、水素などの不純物および酸素をブロックする機能を有する 絶縁体を用いればよい。また、絶縁体408として、水素などの不純物および酸素をブロ ックする機能を有する絶縁体を用いればよい。

水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ 素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、 アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム 、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

例えば、絶縁体401としては、酸化アルミニウム、酸化マグネシウム、窒化酸化シリコ ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい 。なお、絶縁体401は、酸化アルミニウムまたは窒化シリコンを有することが好ましい 。例えば、絶縁体401が酸化アルミニウムまたは窒化シリコンを有することで、半導体 406bなどに水素などの不純物が混入することを抑制することができる。また、たとえ ば、絶縁体401が酸化アルミニウムまたは窒化シリコンを有することで、酸素の外方拡 散を低減することができる。

また、例えば、絶縁体408としては、酸化アルミニウム、酸化マグネシウム、窒化酸化 シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジ ルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いれ ばよい。なお、絶縁体408は、酸化アルミニウムまたは窒化シリコンを有することが好 ましい。例えば、絶縁体408が酸化アルミニウムまたは窒化シリコンを有することで、 半導体406bなどに水素などの不純物が混入することを抑制することができる。また、 たとえば、絶縁体408が酸化アルミニウムまたは窒化シリコンを有することで、酸素の 外方拡散を低減することができる。

絶縁体402としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム 、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層 で、または積層で用いればよい。例えば、絶縁体402としては、酸化アルミニウム、酸 化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、 酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン 、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

絶縁体402は、基板400からの不純物の拡散を防止する役割を有してもよい。また、 半導体406bなどが酸化物半導体である場合、絶縁体402は、半導体406bなどに 酸素を供給する役割を担うことができる。

導電体416aおよび導電体416bとしては、例えば、ホウ素、窒素、酸素、フッ素、 シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、 亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で 用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅お よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素 を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。

なお、導電体416aおよび導電体416bの端部の形状によって、オフセット領域とオ ーバーラップ領域とを作り分けることができる。

図2(A)および図2(B)に示す断面図は、導電体416aの端部において、半導体4 06の上面と導電体416aの側面との為す角度がθaであり、導電体416bの端部に おいて、半導体406の上面と導電体416bの側面との為す角度がθbである場合を示 す。なお、導電体416aの端部、および導電体416bの端部において、θaおよびθ bが幅を持つ場合、θaおよびθbの角度は、その平均値、中央値、最小値または最大値 のいずれかを示すものとする。なお、理解を容易にするため、図2では、半導体406a 、半導体406bおよび半導体406cを図示しない。

図2(A)では、θaの角度が大きく、絶縁体412の厚さよりも導電体416aの迫り 出し量が小さいため、オフセット領域Loffaが形成される。同様に、図2(A)では 、θbの角度が大きく、絶縁体412の厚さよりも導電体416bの迫り出し量が小さい ため、オフセット領域Loffbが形成される。例えば、θaは60°以上90°未満と すればよい。また、例えば、θbは60°以上90°未満とすればよい。なお、Loff aとLoffbとが、同じ大きさでも、異なる大きさでも構わない。例えば、Loffa とLoffbとを同じ大きさにすることで、トランジスタ490を複数有する半導体装置 における電気特性や形状のばらつきを低減することができる。また、LoffaとLof fbとを異なる大きさにすることで、特定の領域に電界集中が起こることによるトランジ スタ490の劣化を低減することができる場合がある。

一方、図2(B)では、θaの角度が小さく、絶縁体412の厚さよりも導電体416a の迫り出し量が大きいため、オーバーラップ領域Lovaが形成される。同様に、図2( B)では、θbの角度が小さく、絶縁体412の厚さよりも導電体416bの迫り出し量 が大きいため、オーバーラップ領域Lovbが形成される。例えば、θaは15°以上6 0°未満、または20°以上50°未満とすればよい。また、例えば、θbは15°以上 60°未満、または20°以上50°未満とすればよい。なお、LovaとLovbとが 、同じ大きさでも、異なる大きさでも構わない。例えば、LovaとLovbとを同じ大 きさにすることで、トランジスタ490を複数有する半導体装置における電気特性や形状 のばらつきを低減することができる。また、LovaとLovbとを異なる大きさにする ことで、特定の領域に電界集中が起こることによるトランジスタ490の劣化を低減する ことができる場合がある。

なお、トランジスタ490がオーバーラップ領域およびオフセット領域の両方を有しても 構わない。例えば、LovaとLoffbとを有することで、オン電流を大きくし、かつ 特定の領域に電界集中が起こることによるトランジスタ490の劣化を低減することがで きる場合がある。

図2(C)に示す断面図は、導電体416aの端部において、半導体406の上面と導電 体416aの側面との為す角度が略垂直であり、導電体416bの端部において、半導体 406の上面と導電体416bの側面との為す角度が略垂直である場合を示す。この場合 、絶縁体412の厚さがオフセット領域の大きさ(図2(C)にLoffaおよびLof fbと表記。)と同じになる。

図2(D)に示す断面図は、導電体416aの端部が曲面を有し、導電体416bの端部 が曲面を有する場合を示す。導電体416aおよび導電体416bの端部が曲面を有する ことで、導電体416aおよび導電体416bの端部における電界集中を緩和することが できる場合がある。したがって、電界集中が起こることによるトランジスタ490の劣化 を低減することができる場合がある。

絶縁体410としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム 、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層 で、または積層で用いればよい。例えば、絶縁体410としては、酸化アルミニウム、酸 化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、 酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン 、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

なお、絶縁体410は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体 410は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹 脂などを有することが好ましい。または、絶縁体410は、酸化シリコンまたは酸化窒化 シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化 シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電 率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレ フィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたは アクリルなどがある。

絶縁体412としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム 、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層 で、または積層で用いればよい。例えば、絶縁体412としては、酸化アルミニウム、酸 化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、 酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン 、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

なお、絶縁体412は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体 412は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化 物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有 する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好 ましい。または、絶縁体412は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の 高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコ ンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定 かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリ ウムまたは酸化ハフニウムを半導体406b側に有することで、酸化シリコンまたは酸化 窒化シリコンに含まれるシリコンが、半導体406bなどに混入することを抑制すること ができる。また、例えば、酸化シリコンまたは酸化窒化シリコンを半導体406b側に有 することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンま たは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラッ プセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動さ せることができる場合がある。

導電体404としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、 合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体 、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチ タンおよび窒素を含む導電体などを用いてもよい。

導電体424aおよび導電体424bとしては、例えば、ホウ素、窒素、酸素、フッ素、 シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、 亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で 用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅お よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素 を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。

導電体426aおよび導電体426bとしては、例えば、ホウ素、窒素、酸素、フッ素、 シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、 亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウ ム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で 用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅お よびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素 を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。

絶縁体418としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム 、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層 で、または積層で用いればよい。例えば、絶縁体418としては、酸化アルミニウム、酸 化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、 酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン 、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

なお、絶縁体418は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体 418は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹 脂などを有することが好ましい。または、絶縁体418は、酸化シリコンまたは酸化窒化 シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化 シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電 率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレ フィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたは アクリルなどがある。

半導体406a、半導体406bおよび半導体406cとしては、酸化物半導体を用いる ことが好ましい。ただし、シリコン(歪シリコン含む)、ゲルマニウム、シリコンゲルマ ニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒 化ガリウムまたは有機半導体などを用いても構わない場合がある。

以下では、酸化物半導体の構造について説明する。

酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶 酸化物半導体とは、CAAC−OS(C Axis Aligned Crystall ine Oxide Semiconductor)、多結晶酸化物半導体、微結晶酸化 物半導体、非晶質酸化物半導体などをいう。

まずは、CAAC−OSについて説明する。

CAAC−OSは、c軸配向した複数の結晶部を有する酸化物半導体の一つである。

透過型電子顕微鏡(TEM:Transmission Electron Micro scope)によって、CAAC−OSの明視野像および回折パターンの複合解析像(高 分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一 方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウ ンダリーともいう。)を確認することができない。そのため、CAAC−OSは、結晶粒 界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、CAAC−OSの断面の高分解能TEM像を観察すると、結 晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、C AAC−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状 であり、CAAC−OSの被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、CAAC−OSの平面の高分解能TEM像を観察する と、結晶部において、金属原子が三角形状または六角形状に配列していることを確認でき る。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

CAAC−OSに対し、X線回折(XRD:X−Ray Diffraction)装置 を用いて構造解析を行うと、例えばInGaZnO₄の結晶を有するCAAC−OSのo ut−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れ る場合がある。このピークは、InGaZnO₄の結晶の(009)面に帰属されること から、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な 方向を向いていることが確認できる。

なお、InGaZnO₄の結晶を有するCAAC−OSのout−of−plane法に よる解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる 場合がある。2θが36°近傍のピークは、CAAC−OS中の一部に、c軸配向性を有 さない結晶が含まれることを示している。CAAC−OSは、2θが31°近傍にピーク を示し、2θが36°近傍にピークを示さないことが好ましい。

CAAC−OSは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリ コン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなど の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体 から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。 また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子 半径)が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、 結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラ ップやキャリア発生源となる場合がある。

また、CAAC−OSは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導 体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ ア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または 実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は 、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当 該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノー マリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真 性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用 いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお 、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長 く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥 準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合があ る。

また、CAAC−OSを用いたトランジスタは、可視光や紫外光の照射による電気特性の 変動が小さい。

次に、微結晶酸化物半導体について説明する。

微結晶酸化物半導体は、高分解能TEM像において、結晶部を確認することのできる領域 と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含 まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさで あることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶 であるナノ結晶(nc:nanocrystal)を有する酸化物半導体を、nc−OS (nanocrystalline Oxide Semiconductor)と呼ぶ 。また、nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない 場合がある。

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3 nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なる結晶 部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したが って、nc−OSは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合が ある。例えば、nc−OSに対し、結晶部よりも大きい径のX線を用いるXRD装置を用 いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピー クが検出されない。また、nc−OSに対し、結晶部よりも大きいプローブ径(例えば5 0nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハロ ーパターンのような回折パターンが観測される。一方、nc−OSに対し、結晶部の大き さと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、 スポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描く ように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OSに対し ナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合があ る。

nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、 nc−OSは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OS は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OSは、CAA C−OSと比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体について説明する。

非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物 半導体である。石英のような無定形状態を有する酸化物半導体が一例である。

非晶質酸化物半導体は、高分解能TEM像において結晶部を確認することができない。

非晶質酸化物半導体に対し、XRD装置を用いた構造解析を行うと、out−of−pl ane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導 体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体 に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測さ れる。

なお、酸化物半導体は、nc−OSと非晶質酸化物半導体との間の物性を示す構造を有す る場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体 (a−like OS:amorphous−like Oxide Semicond uctor)と呼ぶ。

a−like OSは、高分解能TEM像において鬆(ボイドともいう。)が観察される 場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領 域と、結晶部を確認することのできない領域と、を有する。a−like OSは、TE Mによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる 場合がある。一方、良質なnc−OSであれば、TEMによる観察程度の微量な電子照射 による結晶化はほとんど見られない。

なお、a−like OSおよびnc−OSの結晶部の大きさの計測は、高分解能TEM 像を用いて行うことができる。例えば、InGaZnO₄の結晶は層状構造を有し、In −O層の間に、Ga−Zn−O層を2層有する。InGaZnO₄の結晶の単位格子は、 In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に 重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子 面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求 められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0 .28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZ nO₄の結晶のa−b面に対応する。

また、酸化物半導体は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体 の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その 酸化物半導体の構造を推定することができる。例えば、単結晶の密度に対し、a−lik e OSの密度は78.6%以上92.3%未満となる。また、例えば、単結晶の密度に 対し、nc−OSの密度およびCAAC−OSの密度は92.3%以上100%未満とな る。なお、単結晶の密度に対し密度が78%未満となる酸化物半導体は、成膜すること自 体が困難である。

上記について、具体例を用いて説明する。例えば、In:Ga:Zn=1:1:1[原子 数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnO₄の 密度は6.357g/cm³となる。よって、例えば、In:Ga:Zn=1:1:1[ 原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm ³以上5.9g/cm³未満となる。また、例えば、In:Ga:Zn=1:1:1[原 子数比]を満たす酸化物半導体において、nc−OSの密度およびCAAC−OS膜の密 度は5.9g/cm³以上6.3g/cm³未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる 単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して 、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を 組み合わせて算出することが好ましい。

なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、微結晶酸化 物半導体、CAAC−OSのうち、二種以上を有する積層膜であってもよい。

図3(A)は、トランジスタ490の一部を拡大した断面図である。

半導体406a、半導体406b、半導体406cなどに適用可能な半導体について説明 する。

半導体406bは、例えば、インジウムを含む酸化物半導体である。半導体406bは、 例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、半導体 406bは、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム、ガリウム 、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホ ウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、 モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなど がある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。 元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エ ネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、酸化物半導体 のエネルギーギャップを大きくする機能を有する元素である。また、半導体406bは、 亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、半導体406bは、インジウムを含む酸化物半導体に限定されない。半導体40 6bは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウ ムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物 半導体などであっても構わない。

半導体406bは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体406 bのエネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8 eV以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。

例えば、半導体406aおよび半導体406cは、半導体406bを構成する酸素以外の 元素一種以上、または二種以上から構成される酸化物半導体である。半導体406bを構 成する酸素以外の元素一種以上、または二種以上から半導体406aおよび半導体406 cが構成されるため、半導体406aと半導体406bとの界面、および半導体406b と半導体406cとの界面において、界面準位が形成されにくい。

半導体406a、半導体406bおよび半導体406cが、インジウムを含む場合につい て説明する。なお、半導体406aがIn−M−Zn酸化物のとき、InおよびMの和を 100atomic%としたとき、好ましくはInが50atomic%未満、Mが50 atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75a tomic%より高くする。また、半導体406bがIn−M−Zn酸化物のとき、In およびMの和を100atomic%としたとき、好ましくはInが25atomic% より高く、Mが75atomic%未満、さらに好ましくはInが34atomic%よ り高く、Mが66atomic%未満とする。また、半導体406cがIn−M−Zn酸 化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが5 0atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25 atomic%未満、Mが75atomic%より高くする。なお、半導体406cは、 半導体406aと同種の酸化物を用いても構わない。

半導体406bは、半導体406aおよび半導体406cよりも電子親和力の大きい酸化 物を用いる。例えば、半導体406bとして、半導体406aおよび半導体406cより も電子親和力の0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV 以下、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物を用いる。なお、 電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する 。そのため、半導体406cがインジウムガリウム酸化物を含むと好ましい。ガリウム原 子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さら に好ましくは90%以上とする。

ただし、半導体406aまたは/および半導体406cが、酸化ガリウムであっても構わ ない。例えば、半導体406cとして、酸化ガリウムを用いると導電体416aまたは導 電体416bと導電体404との間に生じるリーク電流を低減することができる。即ち、 トランジスタ490のオフ電流を小さくすることができる。

このとき、ゲート電圧を印加すると、半導体406a、半導体406b、半導体406c のうち、電子親和力の大きい半導体406bにチャネルが形成される。

図3(A)に示す一点鎖線E1−E2に対応するバンド構造を図3(B)に示す。図3( B)には、真空準位(vacuum levelと表記。)、各層の伝導帯下端のエネル ギー(Ecと表記。)および価電子帯上端のエネルギー(Evと表記。)を示す。

ここで、半導体406aと半導体406bとの間には、半導体406aと半導体406b との混合領域を有する場合がある。また、半導体406bと半導体406cとの間には、 半導体406bと半導体406cとの混合領域を有する場合がある。混合領域は、界面準 位密度が低くなる。そのため、半導体406a、半導体406bおよび半導体406cの 積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合とも いう。)バンド構造となる。

このとき、電子は、半導体406a中および半導体406c中ではなく、半導体406b 中を主として移動する。したがって、半導体406aおよび半導体406bの界面におけ る界面準位密度、半導体406bと半導体406cとの界面における界面準位密度を低く することによって、半導体406b中で電子の移動が阻害されることが少なく、トランジ スタ490のオン電流を高くすることができる。

なお、トランジスタ490がs−channel構造を有する場合、半導体406bの全 体にチャネルが形成される。したがって、半導体406bが厚いほどチャネル領域は大き くなる。即ち、半導体406bが厚いほど、トランジスタ490のオン電流を高くするこ とができる。例えば、20nm以上、好ましくは40nm以上、さらに好ましくは60n m以上、より好ましくは100nm以上の厚さの領域を有する半導体406bとすればよ い。ただし、トランジスタ490を有する半導体装置の生産性が低下する場合があるため 、例えば、300nm以下、好ましくは200nm以下、さらに好ましくは150nm以 下の厚さの領域を有する半導体406bとすればよい。

また、トランジスタ490のオン電流を高くするためには、半導体406cの厚さは小さ いほど好ましい。例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3n m以下の領域を有する半導体406cとすればよい。一方、半導体406cは、チャネル の形成される半導体406bへ、隣接する絶縁体を構成する酸素以外の元素(水素、シリ コンなど)が入り込まないようブロックする機能を有する。そのため、半導体406cは 、ある程度の厚さを有することが好ましい。例えば、0.3nm以上、好ましくは1nm 以上、さらに好ましくは2nm以上の厚さの領域を有する半導体406cとすればよい。 また、半導体406cは、絶縁体402などから放出される酸素の外方拡散を抑制するた めに、酸素をブロックする性質を有すると好ましい。

また、信頼性を高くするためには、半導体406aは厚く、半導体406cは薄いことが 好ましい。例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40nm 以上、より好ましくは60nm以上の厚さの領域を有する半導体406aとすればよい。 半導体406aの厚さを、厚くすることで、隣接する絶縁体と半導体406aとの界面か らチャネルの形成される半導体406bまでの距離を離すことができる。ただし、トラン ジスタ490を有する半導体装置の生産性が低下する場合があるため、例えば、200n m以下、好ましくは120nm以下、さらに好ましくは80nm以下の厚さの領域を有す る半導体406aとすればよい。

例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合が ある。したがって、半導体406bのシリコン濃度は低いほど好ましい。例えば、半導体 406bと半導体406aとの間に、例えば、二次イオン質量分析法(SIMS:Sec ondary Ion Mass Spectrometry)において、1×10¹⁹ atoms/cm³未満、好ましくは5×10¹⁸atoms/cm³未満、さらに好ま しくは2×10¹⁸atoms/cm³未満のシリコン濃度となる領域を有する。また、 半導体406bと半導体406cとの間に、SIMSにおいて、1×10¹⁹atoms /cm³未満、好ましくは5×10¹⁸atoms/cm³未満、さらに好ましくは2× 10¹⁸atoms/cm³未満のシリコン濃度となる領域を有する。

また、半導体406bは、SIMSにおいて、1×10¹⁶atoms/cm³以上2× 10²⁰atoms/cm³以下、好ましくは1×10¹⁶atoms/cm³以上5× 10¹⁹atoms/cm³以下、より好ましくは1×10¹⁶atoms/cm³以上 1×10¹⁹atoms/cm³以下、さらに好ましくは1×10¹⁶atoms/cm ³以上5×10¹⁸atoms/cm³以下の水素濃度となる領域を有する。また、半導 体406bの水素濃度を低減するために、半導体406aおよび半導体406cの水素濃 度を低減すると好ましい。半導体406aおよび半導体406cは、SIMSにおいて、 2×10²⁰atoms/cm³以下、好ましくは5×10¹⁹atoms/cm³以下 、より好ましくは1×10¹⁹atoms/cm³以下、さらに好ましくは5×10¹⁸ atoms/cm³以下の水素濃度となる領域を有する。また、半導体406bは、SI MSにおいて、1×10¹⁵atoms/cm³以上5×10¹⁹atoms/cm³以 下、好ましくは1×10¹⁵atoms/cm³以上5×10¹⁸atoms/cm³以 下、より好ましくは1×10¹⁵atoms/cm³以上1×10¹⁸atoms/cm ³以下、さらに好ましくは1×10¹⁵atoms/cm³以上5×10¹⁷atoms /cm³以下の窒素濃度となる領域を有する。また、半導体406bの窒素濃度を低減す るために、半導体406aおよび半導体406cの窒素濃度を低減すると好ましい。半導 体406aおよび半導体406cは、SIMSにおいて、5×10¹⁹atoms/cm ³未満、好ましくは5×10¹⁸atoms/cm³以下、より好ましくは1×10¹⁸ atoms/cm³以下、さらに好ましくは5×10¹⁷atoms/cm³以下の窒素 濃度となる領域を有する。

なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラッ プは、トランジスタのしきい値電圧をプラス方向へ変動させる場合がある。したがって、 半導体406bの表面または内部における銅濃度は低いほど好ましい。例えば、半導体4 06b、銅濃度が1×10¹⁹atoms/cm³以下、5×10¹⁸atoms/cm ³以下、または1×10¹⁸atoms/cm³以下となる領域を有すると好ましい。

上述の3層構造は一例である。例えば、半導体406aまたは半導体406cのない2層 構造としても構わない。または、半導体406aの上もしくは下、または半導体406c 上もしくは下に、半導体406a、半導体406bおよび半導体406cとして例示した 半導体のいずれか一を有する4層構造としても構わない。または、半導体406aの上、 半導体406aの下、半導体406cの上、半導体406cの下のいずれか二箇所以上に 、半導体406a、半導体406bおよび半導体406cとして例示した半導体のいずれ か一を有するn層構造(nは5以上の整数)としても構わない。

基板400としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい 。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコ ニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体 基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ ムなどの化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を 有する半導体基板、例えばSOI(Silicon On Insulator)基板な どがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などが ある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さら には、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶 縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。 または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子と しては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板400として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン ジスタを剥離し、可とう性基板である基板400に転置する方法もある。その場合には、 非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板400として 、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板400が 伸縮性を有してもよい。また、基板400は、折り曲げや引っ張りをやめた際に、元の形 状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板4 00は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、 さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板400を 薄くすると、トランジスタ490を有する半導体装置を軽量化することができる。また、 基板400を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り 曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下 などによって基板400上の半導体装置に加わる衝撃などを緩和することができる。即ち 、丈夫な半導体装置を提供することができる。

可とう性基板である基板400としては、例えば、金属、合金、樹脂もしくはガラス、ま たはそれらの繊維などを用いることができる。可とう性基板である基板400は、線膨張 率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板400とし ては、例えば、線膨張率が1×10⁻³/K以下、5×10⁻⁵/K以下、または1×1 0⁻⁵/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリ オレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、 アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板 400として好適である。

なお、トランジスタ490は、図4(A)または図4(B)に示す断面図の構造であって も構わない。図4(A)は、絶縁体402下に導電体413を有する点が図1(B)に示 した構造と異なる。また、図4(B)は、導電体413が導電体404と電気的に接続し ている点が図4(A)と異なる。

導電体413は、トランジスタ490の第2のゲート電極(バックゲート電極ともいう。 )としての機能を有する。例えば、導電体413に、ソース電極よりも低い電圧または高 い電圧を印加し、トランジスタ490のしきい値電圧をプラス方向またはマイナス方向へ 変動させてもよい。例えば、トランジスタ490のしきい値電圧をプラス方向に変動させ ることで、ゲート電圧が0Vであってもトランジスタ490が非導通状態(オフ状態)と なり、ノーマリーオフが実現できる場合がある。なお、導電体413に印加する電圧は、 可変であってもよいし、固定であってもよい。

導電体413としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、 合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体 、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチ タンおよび窒素を含む導電体などを用いてもよい。

<トランジスタ構造1の作製方法> 以下では、図1に示したトランジスタ490の作製方法について説明する。

まず、基板400を準備する。

次に、絶縁体401を成膜する。絶縁体401の成膜は、スパッタリング法、化学気相成 長(CVD:Chemical Vapor Deposition)法、分子線エピタ キシー(MBE:Molecular Beam Epitaxy)法またはパルスレー ザ堆積(PLD:Pulsed Laser Deposition)法、原子層堆積( ALD:Atomic Layer Deposition)法などを用いて行うことが できる。

なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma E nhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CV D)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用い る原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD( MOCVD:Metal Organic CVD)法に分けることができる。

プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズ マを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で ある。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など) などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、 蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合が ある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが小さ いため、半導体装置の歩留まりを高くすることができる。また、熱CVD法では、成膜中 のプラズマダメージが小さいため、欠陥の少ない膜が得られる。

また、ALD法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で ある。また、ALD法も、成膜中のプラズマダメージが小さいため、欠陥の少ない膜が得 られる。

CVD法およびALD法は、ターゲットなどから放出される粒子が堆積する成膜方法とは 異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって 、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に 、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の 高い開口部の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速 度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが 好ましい場合もある。

CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御するこ とができる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の 組成の膜を成膜することができる。また、例えば、CVD法およびALD法では、成膜し ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす ることができる。したがって、半導体装置の生産性を高めることができる場合がある。

次に、絶縁体402を成膜する(図5(A)参照。)。絶縁体402の成膜は、スパッタ リング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことができる 。

次に、絶縁体402に酸素を添加する処理を行っても構わない。酸素を添加する処理とし ては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体402に添加さ れた酸素は、過剰酸素となる。

次に、半導体406aとなる半導体を成膜する。半導体の成膜は、スパッタリング法、C VD法、MBE法またはPLD法、ALD法などを用いて行うことができる。

次に、半導体406bとなる半導体を成膜する。半導体の成膜は、スパッタリング法、C VD法、MBE法またはPLD法、ALD法などを用いて行うことができる。

次に、半導体406aとなる半導体または/および半導体406bとなる半導体に酸素を 添加する処理を行っても構わない。酸素を添加する処理としては、例えば、イオン注入法 、プラズマ処理法などがある。なお、半導体406aとなる半導体または/および半導体 406bとなる半導体に添加された酸素は、過剰酸素となる。なお、半導体406aとな る半導体に対応する層に酸素を添加する処理を行うと好ましい。

次に、第1の加熱処理を行うと好ましい。第1の加熱処理は、250℃以上650℃以下 、好ましくは450℃以上600℃以下、さらに好ましくは520℃以上570℃以下で 行えばよい。第1の加熱処理は、不活性ガス雰囲気、または酸化性ガスを10ppm以上 、1%以上もしくは10%以上含む雰囲気で行う。第1の加熱処理は減圧状態で行っても よい。または、第1の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素 を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱 処理を行ってもよい。第1の加熱処理によって、半導体の結晶性を高めることや、水素や 水などの不純物を除去することなどができる。

次に、半導体をフォトリソグラフィ法などによって加工し、半導体406aおよび半導体 406bを有する半導体406を形成する(図5(B)参照。)。なお、半導体406を 形成する際、絶縁体402もエッチングされ、一部の領域が薄くなる場合がある。即ち、 絶縁体402は、半導体406と接する領域に凸部を有する形状となる場合がある。

次に、導電体416aおよび導電体416bとなる導電体を成膜する。導電体の成膜は、 スパッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うこと ができる。

次に、導電体をフォトリソグラフィ法などによって加工し、導電体416を形成する(図 6(A)参照。)。なお、導電体416は、半導体406を覆う形状とする。

なお、フォトリソグラフィ法では、まず、フォトマスクを介してレジストを露光する。次 に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する 。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶 縁体などを所望の形状に加工することができる。例えば、KrFエキシマレーザ光、Ar Fエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用い て、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レン ズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述 した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオン ビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には 、アッシングなどのドライエッチング処理または/およびウェットエッチング処理を用い ることができる。

次に、絶縁体438を成膜する(図6(B)参照。)。絶縁体438の成膜は、スパッタ リング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことができる 。また、絶縁体438の成膜は、スピンコート法、ディップ法、液滴吐出法(インクジェ ット法など)、印刷法(スクリーン印刷、オフセット印刷など)、ドクターナイフ法、ロ ールコーター法またはカーテンコーター法などを用いて行うことができる。

絶縁体438は、上面が平坦性を有するように形成する。例えば、絶縁体438は、成膜 直後に上面が平坦性を有していてもよい。または、例えば、絶縁体438は、成膜後に基 板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を 有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、化学的機械 研磨(CMP:Chemical Mechanical Polishing)処理、 ドライエッチング処理などがある。ただし、絶縁体438の上面が平坦性を有さなくても 構わない。

次に、絶縁体438をフォトリソグラフィ法などによって加工し、後に導電体416aと なる箇所に達する開口部、および後に導電体416bとなる箇所に達する開口部を有する 絶縁体439を形成する。

次に、導電体を成膜する。導電体の成膜は、スパッタリング法、CVD法、MBE法また はPLD法、ALD法などを用いて行うことができる。導電体は、絶縁体439の開口部 を埋めるように成膜する。したがって、CVD法(特にMCVD法)を用いることが好ま しい。また、CVD法で成膜する導電体の密着性を高めるために、ALD法などによって 成膜した導電体と、CVD法で成膜した導電体との積層膜にすると好ましい場合がある。 例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい 。

次に、絶縁体439の開口部のみに導電体が残るよう、基板裏面などの基準面と平行にな るよう導電体を上面から除去していき、導電体の上面の一部が絶縁体439の開口部から のみ露出するように処理を行う。このとき、絶縁体439の開口部から露出した導電体を 、それぞれ導電体424aおよび導電体424bと呼ぶ(図7(A)参照。)。

次に、絶縁体439をフォトリソグラフィ法などによって加工し、絶縁体410を形成す る。

次に、導電体416をフォトリソグラフィ法などによって加工し、導電体416aおよび 導電体416bを形成する(図7(B)参照。)。なお、絶縁体439の加工と、導電体 416の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォ トリソグラフィ法による工程を共通化することで、工程数を少なくすることができる。そ のため、トランジスタ490を有する半導体装置の生産性を高くすることができる。また は、絶縁体439の加工と、導電体416の加工と、を異なるフォトリソグラフィ法によ る工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うことで 、それぞれ独立した形状とすることがたやすくなる場合がある。

このとき、半導体406は、露出した状態となる。

次に、半導体406cとなる半導体436を成膜する。半導体436の成膜は、スパッタ リング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことができる 。

次に、半導体406に酸素を添加する処理を行う。酸素を添加する処理としては、例えば 、酸素を含むイオン430をイオン注入法などで添加すればよい。イオン430の注入は 、例えば、基板400の上面の法線ベクトル、または下面の法線ベクトルに対する角度( 入射角ともいう。)が0°以上20°以下、好ましくは0°以上10°以下、さらに好ま しくは0°以上5°以下で行う。イオン430の入射角を前述の範囲とすることにより、 半導体406に酸素を効率よく添加することができる。なお、半導体406に添加された 酸素は過剰酸素となる。そして、半導体406の深さ方向で酸素をもっとも多く有する領 域434が形成される(図8(A)参照。)。半導体406には、例えば、1×10¹⁵ ions/cm²以上2×10¹⁷ions/cm²以下の濃度で酸素を添加すればよい 。

または、酸素の添加はプラズマ処理によって行っても構わない。ここでは、半導体436 を介して半導体406に酸素を添加する、アッシング装置について説明する。また、アッ シング装置内での酸素プラズマの概念の一例について説明する。

図23(A)は、酸素添加処理を行うことができるアッシング装置を説明する斜視図であ る。また、図23(B)は、酸素添加処理時のアッシング装置内での酸素プラズマの概念 図である。

例えば、図23(A)に示すように、アッシング装置200は、誘導結合プラズマ(IC P:Inductively Coupled Plasma)を用いることができる。

アッシング装置200は、反応空間の上部に設けられた上部電極201と、マッチングボ ックス203を介して上部電極201と電気的に接続される高周波電源205と、上部電 極201と反応空間の間に設けられる誘電体207と、反応空間の下部に設けられた下部 電極202と、マッチングボックス204を介して下部電極202と電気的に接続される 高周波電源206と、下部電極202と反応空間の間に設けられる基板ステージ208と 、を有する。なお、アッシング装置200の基板ステージ208上には、被処理物となる 基板400が配置されている。また、上部電極201には、アンテナコイル209が設け られる。

高周波電源205としては、例えば、1MHz以上50MHz以下、代表的には13.5 6MHzの高周波電源を用いることができる。また、高周波電源206としては、例えば 、100kHz以上60MHz以下、代表的には3.2MHzの高周波電源を用いること ができる。また、誘電体207としては、石英またはセラミックス等を用いることができ る。

図23(A)および図23(B)に示すように、上部電極201に高周波電力が印加され ると、上部電極201に設けられたアンテナコイル209のθで図示する向きに高周波電 流が流れ、Z方向に磁界が発生する。そして、ファラデーの電磁誘導の法則にしたがい、 θで図示する向きに誘導電界が生じる。該誘導電界に電子eがトラップされ、θで図示す る向きに加速されてガス分子(例えば、酸素分子)と衝突し、誘電体207を介して、反 応空間中に高密度プラズマ210が生成される。上部電極201から離れた領域において は、磁界の影響が小さいため、高密度プラズマ210は上部電極201の誘電体207近 傍を扁平に広がる。そこで、下部電極202に印加する高周波電力を調整することによっ て、高密度プラズマ210が形成される領域を基板400側へと移動させることができる 。また、図23(A)および図23(B)に示すように、上部電極201と、下部電極2 02とが、それぞれ独立に高周波電源を有する構成とすることで、各電極のバイアス電圧 を独立に制御することができる。

また、図23(B)に示すように、基板400側に印加されるバイアス電圧を制御する、 具体的には下部電極202に印加する高周波電力を高くすることによって、例えば、酸素 分子(O₂とも表記する。)または/およびOラジカル(O^*とも表記する。)を基板4 00側に効率よく添加することができる。なお、この際、基板400の最表面が絶縁性の 場合、効率よく酸素を添加できない場合がある。しかしながら、本発明の一態様において は、基板400の最表面が半導体436であるため、半導体436の下側に位置する半導 体406に効率よく酸素を添加することができる。また、酸素添加処理時の基板400の 温度としては、室温(例えば、25℃)以上300℃以下、好ましくは、100℃以上2 50℃以下とすることで、基板400に効率よく酸素を添加することができる。なお、基 板400の温度を高めるために、基板ステージ208の内部にヒータを設けてもよい。該 ヒータとしては、抵抗発熱体を用いて加熱する構成、加熱されたガス(例えばHeガス) などの媒体からの熱伝導または熱輻射を用いて加熱する構成などが挙げられる。

なお、図23(A)(B)においては、ICPを用いたアッシング装置について例示した が、これに限定されず、例えば、容量結合プラズマ(CCP:Capacitively Coupled Plasma)を用いたプラズマエッチング装置を用いてもよい。ま た、ICPを用いない、反応性イオンエッチング(RIE:Reactive Ion Etching)方式のプラズマエッチング装置を用いてもよい。

また、半導体406上に半導体436を設けて酸素を添加することで、半導体436が半 導体406から酸素が脱離することを抑制する保護膜として機能する場合がある。このた め、半導体406に、より多くの酸素を添加することができる。また、酸素を添加するこ とで、半導体406の酸素欠損が低減され、半導体406の抵抗が高くなる場合がある。

また、プラズマ処理で酸素の導入を行う場合、マイクロ波で酸素を励起し、高密度な酸素 プラズマを発生させることで、半導体406への酸素添加量を増加させることができる場 合がある。

以上のような方法によって酸素を半導体406に添加した後で、第2の加熱処理を行うと 好ましい。第2の加熱処理は、250℃以上650℃以下、好ましくは400℃以上65 0℃以下、さらに好ましくは520℃以上570℃以下で行えばよい。第2の加熱処理は 、不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上 含む雰囲気で行う。第2の加熱処理は減圧状態で行ってもよい。または、第2の加熱処理 は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10 ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。

第2の加熱処理によって、半導体406の酸素欠損を過剰酸素によって低減することがで きる。また、半導体406に含まれる水素と過剰酸素が反応することにより生じる水を、 外方拡散させることができる。したがって、半導体406が過剰酸素を含むことにより、 第2の加熱処理によって半導体406中の水素濃度を効果的に低減させることができる。 このようにして、半導体406の酸素欠損または/および水素を低減することができる。 即ち、チャネル形成領域の酸素欠損が少なくなることから、トランジスタ490は、オフ 電流の小さいトランジスタとなる。

なお、第2の加熱処理などは、例えば、抵抗発熱体などによって加熱する加熱機構を用い てもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱 する加熱機構としてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)、LRTA(Lamp Rapid Thermal Anneal)な どのRTA(Rapid Thermal Anneal)を用いることができる。LR TAは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアー クランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波) の輻射により、被処理物を加熱する。GRTAは、高温のガスを用いて熱処理を行う。ガ スとしては、不活性ガスが用いられる。

また、領域434は、絶縁体410などにも形成される。また、絶縁体410を有するこ とにより、導電体416aおよび導電体416bまで酸素が添加されることがない。換言 すると、導電体416aおよび導電体416bに添加される酸素を極めて少なくすること ができる。そのため、酸素の添加によって導電体416aおよび導電体416bが高抵抗 化しにくいといえる。即ち、このような工程を経て作製されるトランジスタ490は、オ ン電流の大きいトランジスタとなる。

次に、絶縁体412となる絶縁体を成膜する。絶縁体の成膜は、スパッタリング法、CV D法、MBE法またはPLD法、ALD法などを用いて行うことができる。絶縁体は、絶 縁体410、導電体416aおよび導電体416bによって形成される開口部の側面およ び底面に均一な厚さで成膜することが好ましい。したがって、ALD法を用いることが好 ましい。

次に、導電体404となる導電体を成膜する。導電体の成膜は、スパッタリング法、CV D法、MBE法またはPLD法、ALD法などを用いて行うことができる。導電体は、絶 縁体410などによって形成される開口部を埋めるように成膜する。したがって、CVD 法(特にMCVD法)を用いることが好ましい。また、MCVD法で成膜する導電体の密 着性を高めるために、ALD法などによって成膜した導電体と、CVD法で成膜した導電 体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこ の順に成膜された積層膜などを用いればよい。

次に、導電体をフォトリソグラフィ法などによって加工し、導電体404を形成する。

次に、絶縁体412となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体4 12を形成する。なお、導電体の加工と、絶縁体の加工と、を共通のフォトリソグラフィ 法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通化すること で、工程数を少なくすることができる。そのため、トランジスタ490を有する半導体装 置の生産性を高くすることができる。または、導電体404となる導電体の加工と、絶縁 体412となる絶縁体の加工と、を異なるフォトリソグラフィ法による工程で行っても構 わない。異なるフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した 形状とすることがたやすくなる場合がある。また、ここでは絶縁体を加工して絶縁体41 2を形成した例を示しているが、本発明の一態様に係るトランジスタは、これに限定され るものではない。例えば、絶縁体のまま絶縁体412に加工せずに用いても構わない場合 がある。

次に、半導体406cとなる半導体436をフォトリソグラフィ法などによって加工し、 半導体406cを形成する。なお、導電体の加工と、絶縁体の加工と、を共通のフォトリ ソグラフィ法による工程中に行っても構わない。フォトリソグラフィ法による工程を共通 化することで、工程数を少なくすることができる。そのため、トランジスタ490を有す る半導体装置の生産性を高くすることができる。または、導電体404となる導電体の加 工と、絶縁体412となる絶縁体の加工と、半導体436の加工と、を異なるフォトリソ グラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程で加 工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。また、こ こでは半導体436を加工して半導体406cを形成した例を示しているが、本発明の一 態様に係るトランジスタは、これに限定されるものではない。例えば、半導体436のま ま半導体406cに加工せずに用いても構わない場合がある。

次に、絶縁体408となる絶縁体を成膜する。絶縁体408となる絶縁体の成膜は、スパ ッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことがで きる。

絶縁体408となる絶縁体の成膜より後のいずれかのタイミングにおいて、第3の加熱処 理を行っても構わない。第3の加熱処理を行うことで、絶縁体402または/および半導 体406などに含まれる過剰酸素によって半導体406の欠陥(酸素欠損)を低減するこ とができる。なお、第3の加熱処理は、例えば、絶縁体402中の過剰酸素(酸素)が半 導体406まで拡散する温度で行えばよい。または、例えば、第1の加熱処理または第2 の加熱処理についての記載を参照しても構わない。または、第3の加熱処理は、第1の加 熱処理または第2の加熱処理よりも低い温度が好ましい。第3の加熱処理と、第1の加熱 処理または第2の加熱処理の温度差は、20℃以上150℃以下、好ましくは40℃以上 100℃以下とする。これにより、絶縁体402または/および半導体406から余分に 過剰酸素(酸素)が放出することを抑えることができる。なお、第3の加熱処理は、同等 の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場 合がある。

次に、絶縁体418となる絶縁体を成膜する。絶縁体418となる絶縁体の成膜は、スパ ッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことがで きる。

次に、絶縁体418となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体4 18を形成する。

次に、絶縁体408となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体4 08を形成する。なお、絶縁体418となる絶縁体の加工と、絶縁体408となる絶縁体 の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソ グラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため 、トランジスタ490を有する半導体装置の生産性を高くすることができる。または、絶 縁体418となる絶縁体の加工と、絶縁体408となる絶縁体の加工と、を異なるフォト リソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程 で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。

このとき、導電体424aおよび導電体424bは、露出した状態となる。

次に、導電体426aおよび導電体426bとなる導電体を成膜する。導電体の成膜は、 スパッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うこと ができる。

次に、導電体をフォトリソグラフィ法などによって加工し、導電体426aおよび導電体 426bを形成する(図8(B)参照。)。

以上のようにして、図1に示したトランジスタ490を作製することができる。

トランジスタ490は、オフセット領域またはオーバーラップ領域の大きさなどを各層の 厚さや形状などによって制御することができる。したがって、フォトリソグラフィ法によ る最小加工寸法よりも、オフセット領域またはオーバーラップ領域の大きさなどを小さく することができるため、トランジスタを微細化しやすい。また、寄生容量も小さいため、 周波数特性の高いトランジスタとすることができる。また、チャネル形成領域の酸素欠損 が少ないため、ノーマリーオフの電気特性を有するトランジスタとすることができる。ま た、オフ電流の小さいトランジスタとすることができる。また、ソース電極およびドレイ ン電極が酸化されにくいため、オン電流の大きいトランジスタとすることができる。

<トランジスタ構造2> 以下では、図1などに示したトランジスタ490とは、異なる構造を有するトランジスタ 590について説明する。図9(A)および図9(B)は、本発明の一態様に係るトラン ジスタ590の上面図および断面図である。図9(A)は上面図である。図9(B)は、 図9(A)に示す一点鎖線B1−B2、および一点鎖線B3−B4に対応する断面図であ る。なお、図9(A)の上面図では、図の明瞭化のために一部の要素を省いて図示してい る。

図9(B)において、トランジスタ590は、基板500上の絶縁体501と、絶縁体5 01上の絶縁体502と、絶縁体502上の半導体506と、半導体506の上面と接す る領域を有する導電体516aおよび導電体516bと、導電体516aおよび導電体5 16bの上面と接する絶縁体510と、半導体506の上面と接する絶縁体512と、絶 縁体512を介して半導体506上に配置する導電体504と、絶縁体510上および導 電体504上の絶縁体508と、を有する。

なお、トランジスタ590は、絶縁体501を有さなくても構わない場合がある。また、 トランジスタ590は、絶縁体502を有さなくても構わない場合がある。また、トラン ジスタ590は、絶縁体508を有さなくも構わない場合がある。

図9(B)において、トランジスタ590の絶縁体508上に、絶縁体518を有する。 なお、絶縁体518、絶縁体508および絶縁体510は、導電体516aに達する開口 部を有する。また、絶縁体518、絶縁体508および絶縁体510は、導電体516b に達する開口部を有する。また、絶縁体518、絶縁体508および絶縁体510の開口 部を介して導電体516aと接する導電体524aと、絶縁体518、絶縁体508およ び絶縁体510の開口部を介して導電体516bと接する導電体524bと、導電体52 4aと接する導電体526aと、導電体524bと接する導電体526bが配置される。

トランジスタ590において、導電体504はゲート電極としての機能を有する。また、 絶縁体512はゲート絶縁体としての機能を有する。また、導電体516aおよび導電体 516bは、ソース電極およびドレイン電極としての機能を有する。したがって、導電体 504に印加する電位によって、半導体506の抵抗を制御することができる。即ち、導 電体504に印加する電位によって、導電体516aと導電体516bとの間の導通・非 導通を制御することができる。

また、トランジスタ590の導電体504は、絶縁体510を介して導電体504と導電 体516aとが互いに重なる領域と、絶縁体510を介して導電体504と導電体516 bとが互いに重なる領域と、を有する。トランジスタ590は、導電体504と導電体5 16aとの間、導電体504と導電体516bとの間に、それぞれ絶縁体510を有する ことで、寄生容量を小さくすることができる。よって、トランジスタ590は周波数特性 の高いトランジスタとなる。

トランジスタ590は、半導体506および絶縁体510などに過剰酸素を有する領域5 34を有する。なお、領域534として破線で図示した箇所は、厚さ方向の過剰酸素濃度 がもっとも高い箇所である。過剰酸素は領域534が有するだけでなく、領域534の近 傍にも過剰酸素濃度の高い領域を有する。例えば、領域534に近いほど過剰酸素濃度が 高くなるような濃度勾配を有する場合がある。領域534は、トランジスタ590のチャ ネル形成領域を通るが、ソース領域およびドレイン領域はほとんど通らないことが好まし い。なお、半導体506と絶縁体512との界面近傍が、厚さ方向の過剰酸素濃度がもっ とも高い箇所であっても構わない。

領域534やその近傍に過剰酸素を有することで、チャネル形成領域における酸素欠損ま たは/および水素が低減されている。即ち、チャネル形成領域において、酸素欠損または /および水素に起因したキャリアの生成などが起こりにくい。そのため、キャリア密度が 高い場合に起こる、トランジスタ590のしきい値電圧のマイナス方向への変動を抑制す ることができる。また、ソース領域およびドレイン領域は、領域534の影響が小さく酸 素欠損が低減されていないため、チャネル形成領域よりも低抵抗とすることができる。し たがって、トランジスタ590は、オン電流が高く、オフ電流が低いトランジスタとなる 。

図9(B)に示すように、導電体504の電界によって、半導体506を電気的に取り囲 むことができる。即ち、s−channel構造を有する。そのため、トランジスタのオ ン電流を大きくすることができる。また、トランジスタのオフ電流を小さくすることがで きる。また、導電体516aおよび導電体516bが、半導体506の側面に接さないた め、導電体504の電界で半導体506を取り囲む作用が強くなる。したがって、トラン ジスタ590は、トランジスタ490よりもs−channel構造の効果を得やすい構 造である。

なお、トランジスタ590を、水素などの不純物および酸素をブロックする機能を有する 絶縁体で囲うことによって、トランジスタ590の電気特性を安定にすることができる。 例えば、絶縁体501として、水素などの不純物および酸素をブロックする機能を有する 絶縁体を用いればよい。また、絶縁体508として、水素などの不純物および酸素をブロ ックする機能を有する絶縁体を用いればよい。

なお、基板500については、基板400の記載を参照する。また、絶縁体501につい ては、絶縁体401の記載を参照する。また、絶縁体502については、絶縁体402の 記載を参照する。また、半導体506については、半導体406の記載を参照する。また 、導電体516aについては、導電体416aについての記載を参照する。また、導電体 516bについては、導電体416bについての記載を参照する。また、絶縁体512に ついては、絶縁体412についての記載を参照する。また、導電体504については、導 電体404についての記載を参照する。また、絶縁体508については、絶縁体408に ついての記載を参照する。また、絶縁体518については、絶縁体418についての記載 を参照する。また、導電体524aについては、導電体424aについての記載を参照す る。また、導電体524bについては、導電体424bについての記載を参照する。また 、導電体526aについては、導電体426aについての記載を参照する。また、導電体 526bについては、導電体426bについての記載を参照する。なお、図示しないが、 絶縁体512の下にトランジスタ490における半導体406cに相当する半導体を有し ても構わない。

なお、トランジスタ590は、図10(A)または図10(B)に示す断面図の構造であ っても構わない。図10(A)は、絶縁体502下に導電体513を有する点が図9(B )に示した構造と異なる。また、図10(B)は、導電体513が導電体504と電気的 に接続している点が図10(A)と異なる。

導電体513は、トランジスタ590の第2のゲート電極(バックゲート電極ともいう。 )としての機能を有する。例えば、導電体513に、ソース電極よりも低い電圧または高 い電圧を印加し、トランジスタ590のしきい値電圧をプラス方向またはマイナス方向へ 変動させてもよい。例えば、トランジスタ590のしきい値電圧をプラス方向に変動させ ることで、ゲート電圧が0Vであってもトランジスタ590が非導通状態(オフ状態)と なる、ノーマリーオフが実現できる場合がある。なお、導電体513に印加する電圧は、 可変であってもよいし、固定であってもよい。

なお、導電体513については、導電体413の記載を参照する。

<トランジスタ構造2の作製方法> 以下では、図9に示したトランジスタ590の作製方法について説明する。

まず、基板500を準備する。

次に、絶縁体501を成膜する。絶縁体501の成膜は、スパッタリング法、CVD法、 MBE法またはPLD法、ALD法などを用いて行うことができる。

次に、絶縁体502を成膜する(図11(A)参照。)。絶縁体502の成膜は、スパッ タリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことができ る。

次に、絶縁体502に酸素を添加する処理を行っても構わない。酸素を添加する処理とし ては、例えば、イオン注入法、プラズマ処理法などがある。なお、絶縁体502に添加さ れた酸素は、過剰酸素となる。

次に、半導体506となる半導体を成膜する。半導体の成膜は、スパッタリング法、CV D法、MBE法またはPLD法、ALD法などを用いて行うことができる。

次に、半導体に酸素を添加する処理を行っても構わない。酸素を添加する処理としては、 例えば、イオン注入法、プラズマ処理法などがある。なお、半導体に添加された酸素は、 過剰酸素となる。なお、半導体が積層膜である場合、トランジスタ490の半導体406 aとなる半導体に対応する層に酸素を添加する処理を行うと好ましい。

次に、第1の加熱処理を行うと好ましい。第1の加熱処理は、250℃以上650℃以下 、好ましくは450℃以上600℃以下、さらに好ましくは520℃以上570℃以下で 行えばよい。第1の加熱処理は、不活性ガス雰囲気、または酸化性ガスを10ppm以上 、1%以上もしくは10%以上含む雰囲気で行う。第1の加熱処理は減圧状態で行っても よい。または、第1の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素 を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱 処理を行ってもよい。第1の加熱処理によって、半導体の結晶性を高めることや、水素や 水などの不純物を除去することなどができる。

次に、導電体516aおよび導電体516bとなる導電体を成膜する。導電体の成膜は、 スパッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うこと ができる。

次に、導電体をフォトリソグラフィ法などによって加工し、導電体516を形成する。

次に、導電体516を介して半導体をエッチングし、半導体506を形成する(図11( B)参照。)。なお、半導体506を形成する際、絶縁体502もエッチングされ、一部 の領域が薄くなる場合がある。即ち、絶縁体502は、半導体506と接する領域に凸部 を有する形状となる場合がある。

次に、絶縁体538を成膜する(図12(A)参照。)。絶縁体538の成膜は、スパッ タリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことができ る。また、絶縁体538の成膜は、スピンコート法、ディップ法、液滴吐出法(インクジ ェット法など)、印刷法(スクリーン印刷、オフセット印刷など)、ドクターナイフ法、 ロールコーター法またはカーテンコーター法などを用いて行うことができる。

絶縁体538は、上面が平坦性を有しても構わない。

次に、絶縁体538をフォトリソグラフィ法などによって加工し、絶縁体539を形成す る。

次に、導電体516をフォトリソグラフィ法などによって加工し、導電体516aおよび 導電体516bを形成する。なお、絶縁体538の加工と、導電体516の加工と、を共 通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソグラフィ法によ る工程を共通化することで、工程数を少なくすることができる。そのため、トランジスタ 590を有する半導体装置の生産性を高くすることができる。または、絶縁体538の加 工と、導電体516の加工と、を異なるフォトリソグラフィ法による工程で行っても構わ ない。異なるフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した形 状とすることがたやすくなる場合がある。

このとき、半導体506は、露出した状態となる。

次に、半導体436に相当する半導体を成膜し、酸素を添加する処理を行っても構わない 。その場合、トランジスタ490を作製する方法の記載を参照する。

ここでは、次に、半導体506に酸素を添加する処理を行う。酸素を添加する処理として は、例えば、酸素を含むイオン530をイオン注入法などで添加すればよい。イオン53 0の注入は、例えば、基板500の上面の法線ベクトル、または下面の法線ベクトルに対 する角度(入射角ともいう。)が0°以上20°以下、好ましくは0°以上10°以下、 さらに好ましくは0°以上5°以下で行う。イオン530の入射角を前述の範囲とするこ とにより、半導体506に酸素を効率よく添加することができる。なお、半導体506に 添加された酸素は過剰酸素となる。そして、半導体506の深さ方向で酸素をもっとも多 く有する領域534が形成される(図12(B)参照。)。半導体506には、例えば、 1×10¹⁵ions/cm²以上2×10¹⁷ions/cm²以下の濃度で酸素を添 加すればよい。

または、酸素の添加はプラズマ処理によって行っても構わない。プラズマ処理については 、トランジスタ490を作製する方法の記載を参照する。

以上のような方法によって酸素を半導体506に添加した後で、第2の加熱処理を行うと 好ましい。第2の加熱処理は、250℃以上650℃以下、好ましくは400℃以上65 0℃以下、さらに好ましくは520℃以上570℃以下で行えばよい。第2の加熱処理は 、不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上 含む雰囲気で行う。第2の加熱処理は減圧状態で行ってもよい。または、第2の加熱処理 は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10 ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。

第2の加熱処理によって、半導体506の酸素欠損を過剰酸素によって低減することがで きる。また、半導体506に含まれる水素と過剰酸素が反応することにより生じる水を、 外方拡散させることができる。したがって、半導体506が過剰酸素を含むことにより、 第2の加熱処理によって半導体506中の水素濃度を効果的に低減させることができる。 このようにして、半導体506の酸素欠損または/および水素を低減することができる。 即ち、チャネル形成領域の酸素欠損が少なくなることから、トランジスタ590は、オフ 電流の小さいトランジスタとなる。

なお、第2の加熱処理などは、例えば、抵抗発熱体などによって加熱する加熱機構を用い てもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱 する加熱機構としてもよい。例えば、GRTA、LRTAなどのRTAを用いることがで きる。

また、領域534は、絶縁体539などにも形成される。また、絶縁体539を有するこ とにより、導電体516aおよび導電体516bまで酸素が添加されることがない。換言 すると、導電体516aおよび導電体516bに添加される酸素を極めて少なくすること ができる。そのため、酸素の添加によって導電体516aおよび導電体516bが高抵抗 化しにくいといえる。即ち、このような工程を経て作製されるトランジスタ590は、オ ン電流の大きいトランジスタとなる。

次に、絶縁体512となる絶縁体を成膜する。絶縁体の成膜は、スパッタリング法、CV D法、MBE法またはPLD法、ALD法などを用いて行うことができる。絶縁体は、絶 縁体539、導電体516aおよび導電体516bによって形成される開口部の側面およ び底面に均一な厚さで成膜することが好ましい。したがって、ALD法を用いることが好 ましい。

次に、導電体504となる導電体を成膜する。導電体の成膜は、スパッタリング法、CV D法、MBE法またはPLD法、ALD法などを用いて行うことができる。導電体は、絶 縁体539などによって形成される開口部を埋めるように成膜する。したがって、CVD 法(特にMCVD法)を用いることが好ましい。また、MCVD法で成膜する導電体の密 着性を高めるために、ALD法などによって成膜した導電体と、CVD法で成膜した導電 体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこ の順に成膜された積層膜などを用いればよい。

次に、導電体をフォトリソグラフィ法などによって加工し、導電体504を形成する。

次に、絶縁体512となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体5 12を形成する(図13(A)参照。)。なお、導電体504となる導電体の加工と、絶 縁体512となる絶縁体の加工と、を共通のフォトリソグラフィ法による工程中に行って も構わない。フォトリソグラフィ法による工程を共通化することで、工程数を少なくする ことができる。そのため、トランジスタ590を有する半導体装置の生産性を高くするこ とができる。または、導電体の加工と、絶縁体の加工と、を異なるフォトリソグラフィ法 による工程で行っても構わない。異なるフォトリソグラフィ法による工程で加工を行うこ とで、それぞれ独立した形状とすることがたやすくなる場合がある。また、ここでは絶縁 体を加工して絶縁体512を形成した例を示しているが、本発明の一態様に係るトランジ スタは、これに限定されるものではない。例えば、絶縁体のまま絶縁体512に加工せず に用いても構わない場合がある。

次に、絶縁体508となる絶縁体を成膜する。絶縁体508となる絶縁体の成膜は、スパ ッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことがで きる。

絶縁体508となる絶縁体の成膜より後のいずれかのタイミングにおいて、第3の加熱処 理を行っても構わない。第3の加熱処理を行うことで、絶縁体502などに含まれる過剰 酸素が半導体506まで移動するため、半導体506の欠陥(酸素欠損)を低減すること ができる。なお、第3の加熱処理は、絶縁体502中の過剰酸素(酸素)が半導体506 まで拡散する温度で行えばよい。例えば、第1の加熱処理または/および第2の加熱処理 についての記載を参照しても構わない。または、第3の加熱処理は、第1の加熱処理また は/および第2の加熱処理よりも低い温度が好ましい。第3の加熱処理と、第1の加熱処 理または/および第2の加熱処理の温度差は、20℃以上150℃以下、好ましくは40 ℃以上100℃以下とする。これにより、絶縁体502から余分に過剰酸素(酸素)が放 出することを抑えることができる。なお、第3の加熱処理は、同等の加熱処理を各層の成 膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。

次に、絶縁体518となる絶縁体を成膜する。絶縁体518となる絶縁体の成膜は、スパ ッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うことがで きる。

次に、絶縁体518となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体5 18を形成する。

次に、絶縁体508となる絶縁体をフォトリソグラフィ法などによって加工し、絶縁体5 08を形成する。なお、絶縁体518となる絶縁体の加工と、絶縁体508となる絶縁体 の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。フォトリソ グラフィ法による工程を共通化することで、工程数を少なくすることができる。そのため 、トランジスタ590を有する半導体装置の生産性を高くすることができる。または、絶 縁体518となる絶縁体の加工と、絶縁体508となる絶縁体の加工と、を異なるフォト リソグラフィ法による工程で行っても構わない。異なるフォトリソグラフィ法による工程 で加工を行うことで、それぞれ独立した形状とすることがたやすくなる場合がある。

次に、絶縁体539をフォトリソグラフィ法などによって加工し、絶縁体510を形成す る。なお、絶縁体518となる絶縁体の加工と、絶縁体508となる絶縁体の加工と、絶 縁体539の加工と、を共通のフォトリソグラフィ法による工程中に行っても構わない。 フォトリソグラフィ法による工程を共通化することで、工程数を少なくすることができる 。そのため、トランジスタ590を有する半導体装置の生産性を高くすることができる。 または、絶縁体518となる絶縁体の加工と、絶縁体508となる絶縁体の加工と、絶縁 体539の加工と、を異なるフォトリソグラフィ法による工程で行っても構わない。異な るフォトリソグラフィ法による工程で加工を行うことで、それぞれ独立した形状とするこ とがたやすくなる場合がある。

このとき、導電体516aおよび導電体516bは、露出した状態となる。

次に、導電体524aおよび導電体524bとなる導電体を成膜する。導電体の成膜は、 スパッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて行うこと ができる。導電体は、絶縁体518、絶縁体508および絶縁体510の開口部を埋める ように成膜する。したがって、CVD法(特にMCVD法)を用いることが好ましい。ま た、CVD法で成膜する導電体の密着性を高めるために、ALD法などによって成膜した 導電体と、CVD法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、 窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。

次に、絶縁体518、絶縁体508および絶縁体510の開口部のみに導電体が残るよう 、基板裏面などの基準面と平行になるよう導電体を上面から除去していき、導電体の上面 の一部が絶縁体518、絶縁体508および絶縁体510の開口部からのみ露出するよう に処理を行う。このとき、絶縁体518、絶縁体508および絶縁体510の開口部から 露出した導電体を、それぞれ導電体524aおよび導電体524bと呼ぶ。

次に、導電体を成膜する。導電体の成膜は、スパッタリング法、CVD法、MBE法また はPLD法、ALD法などを用いて行うことができる。

次に、導電体をフォトリソグラフィ法などによって加工し、導電体526aおよび導電体 526bを形成する(図13(B)参照。)。

以上のようにして、図9に示したトランジスタ590を作製することができる。

トランジスタ590は、オフセット領域またはオーバーラップ領域の大きさなどを各層の 厚さや形状などによって制御することができる。したがって、フォトリソグラフィ法によ る最小加工寸法よりも、オフセット領域またはオーバーラップ領域の大きさなどを小さく することができるため、トランジスタを微細化しやすい。また、寄生容量も小さいため、 周波数特性の高いトランジスタとすることができる。また、チャネル形成領域の酸素欠損 が少ないため、ノーマリーオフの電気特性を有するトランジスタとすることができる。ま た、オフ電流の小さいトランジスタとすることができる。また、ソース電極およびドレイ ン電極が酸化されにくいため、オン電流の大きいトランジスタとすることができる。

<半導体装置> 以下では、本発明の一態様に係る半導体装置を例示する。

<回路> 以下では、本発明の一態様に係るトランジスタを利用した回路の一例について説明する。

〔CMOSインバータ〕 図14(A)に示す回路図は、pチャネル型のトランジスタ2200とnチャネル型のト ランジスタ2100を直列に接続し、かつそれぞれのゲートを接続した、いわゆるCMO Sインバータの構成を示している。

<半導体装置の構造> 図15は、図14(A)に対応する半導体装置の断面図である。図15に示す半導体装置 は、トランジスタ2200と、トランジスタ2200の上方に配置するトランジスタ21 00と、を有する。なお、トランジスタ2100として、図1に示したトランジスタ49 0を用いた例を示しているが、本発明の一態様に係る半導体装置は、これに限定されるも のではない。例えば、図4(A)に示したトランジスタ490、図4(B)に示したトラ ンジスタ490、図9に示したトランジスタ590、図10(A)に示したトランジスタ 590または図10(B)に示したトランジスタ590などを、トランジスタ2100と して用いても構わない。よって、トランジスタ2100については、適宜上述したトラン ジスタについての記載を参酌する。

図15に示すトランジスタ2200は、半導体基板450を用いたトランジスタである。 トランジスタ2200は、半導体基板450中の領域474aと、半導体基板450中の 領域474bと、半導体基板450中の領域470と、絶縁体462と、導電体454と 、を有する。なお、トランジスタ2200は、領域470を有さなくても構わない場合が ある。

トランジスタ2200において、領域474aおよび領域474bは、ソース領域および ドレイン領域としての機能を有する。また、領域470は、しきい値電圧を制御する機能 を有する。また、絶縁体462は、ゲート絶縁体としての機能を有する。また、導電体4 54は、ゲート電極としての機能を有する。したがって、導電体454に印加する電位に よって、チャネル形成領域の抵抗を制御することができる。即ち、導電体454に印加す る電位によって、領域474aと領域474bとの間の導通・非導通を制御することがで きる。

半導体基板450としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、ま たは炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛 、酸化ガリウムなどの化合物半導体基板などを用いればよい。好ましくは、半導体基板4 50として単結晶シリコン基板を用いる。

半導体基板450は、n型の導電型を付与する不純物を有する半導体基板を用いる。ただ し、半導体基板450として、p型の導電型を付与する不純物を有する半導体基板を用い ても構わない。その場合、トランジスタ2200となる領域には、n型の導電型を付与す る不純物を有するウェルを配置すればよい。または、半導体基板450がi型であっても 構わない。

半導体基板450の上面は、(110)面を有することが好ましい。こうすることで、ト ランジスタ2200のオン特性を向上させることができる。

領域474aおよび領域474bは、p型の導電型を付与する不純物を有する領域である 。このようにして、トランジスタ2200はpチャネル型トランジスタを構成する。

領域470は、半導体基板450またはウェルよりもn型の導電型を付与する不純物濃度 の高い領域である。即ち、領域470を有することにより、トランジスタ2200のしき い値電圧をマイナス方向に変動させることができる。よって、導電体454に仕事関数の 高い導電体を用いた場合でもノーマリーオフの電気特性を得やすくなる。仕事関数の高い 導電体は、仕事関数の低い導電体と比べ耐熱性が高いことが多いため、後の工程の自由度 が高くなり、半導体装置の性能を高くすることができる場合がある。

なお、トランジスタ2200は、領域460などによって隣接するトランジスタと分離さ れる。領域460は、絶縁性を有する領域である。

図15に示す半導体装置は、絶縁体464と、絶縁体466と、絶縁体468と、導電体 480aと、導電体480bと、導電体480cと、導電体478aと、導電体478b と、導電体478cと、導電体476aと、導電体476bと、導電体416cと、導電 体424cと、導電体426cと、を有する。

絶縁体464は、トランジスタ2200上に配置する。また、絶縁体466は、絶縁体4 64上に配置する。また、絶縁体468は、絶縁体466上に配置する。また、トランジ スタ2100および導電体416cは、絶縁体468上に配置する。

絶縁体464は、領域474aに達する開口部と、領域474bに達する開口部と、導電 体454に達する開口部と、を有する。また、開口部には、それぞれ導電体480a、導 電体480bまたは導電体480cが埋め込まれている。

また、絶縁体466は、導電体480aに達する開口部と、導電体480bに達する開口 部と、導電体480cに達する開口部と、を有する。また、開口部には、それぞれ導電体 478a、導電体478bまたは導電体478cが埋め込まれている。

また、絶縁体468は、導電体478bに達する開口部と、導電体478cに達する開口 部と、を有する。また、開口部には、それぞれ導電体476aまたは導電体476bが埋 め込まれている。

導電体476aは、トランジスタ2100の導電体416bと接する。また、導電体47 6bは、導電体416cと接する。

絶縁体410は、導電体416cに達する開口部を有する。また、開口部には、導電体4 24cが埋め込まれている。

絶縁体418および絶縁体408は、導電体424cに達する開口部と、導電体404に 達する開口部と、を有する。また、導電体424cと、導電体404とは、それぞれの開 口部を介して導電体426cによって電気的に接続される。

なお、図16に示す半導体装置は、図15に示した半導体装置のトランジスタ2200の 構造が異なるのみである。よって、図16に示す半導体装置については、図15に示した 半導体装置の記載を参酌する。具体的には、図16に示す半導体装置は、トランジスタ2 200がFin型である場合を示している。トランジスタ2200をFin型とすること により、実効上のチャネル幅が増大することによりトランジスタ2200のオン特性を向 上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、ト ランジスタ2200のオフ特性を向上させることができる。

また、図17に示す半導体装置は、図15に示した半導体装置のトランジスタ2200の 構造が異なるのみである。よって、図17に示す半導体装置については、図15に示した 半導体装置の記載を参酌する。具体的には、図17に示す半導体装置は、トランジスタ2 200がSOI基板に設けられた場合を示している。図17には、絶縁体452によって 領域456が半導体基板450と分離されている構造を示す。SOI基板を用いることに よって、パンチスルー電流などを低減することができるためトランジスタ2200のオフ 特性を向上させることができる。なお、絶縁体452は、半導体基板450の一部を絶縁 体化させることによって形成することができる。例えば、絶縁体452としては、酸化シ リコンを用いることができる。

図15、図16および図17に示した半導体装置は、半導体基板を用いてpチャネル型ト ランジスタを作製し、その上方にnチャネル型トランジスタを作製するため、素子の占有 面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また 、nチャネル型トランジスタと、pチャネル型トランジスタとを同一の半導体基板を用い て作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高 くすることができる。また、半導体装置の歩留まりを高くすることができる。また、pチ ャネル型トランジスタは、LDD(Lightly Doped Drain)領域、シ ャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、n チャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩 留まりを高くすることができる場合がある。

〔CMOSアナログスイッチ〕 また図14(B)に示す回路図は、トランジスタ2100とトランジスタ2200のそれ ぞれのソースとドレインを接続した構成を示している。このような構成とすることで、い わゆるCMOSアナログスイッチとして機能させることができる。

〔記憶装置の例〕 本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保 持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を図18 に示す。

図18(A)に示す半導体装置は、第1の半導体を用いたトランジスタ3200と第2の 半導体を用いたトランジスタ3300、および容量素子3400を有している。なお、ト ランジスタ3300としては、上述したトランジスタを用いることができる。

トランジスタ3300は、酸化物半導体を用いたトランジスタである。トランジスタ33 00のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容 を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレ ッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置 となる。

図18(A)において、第1の配線3001はトランジスタ3200のソースと電気的に 接続され、第2の配線3002はトランジスタ3200のドレインと電気的に接続される 。また、第3の配線3003はトランジスタ3300のソース、ドレインの一方と電気的 に接続され、第4の配線3004はトランジスタ3300のゲートと電気的に接続されて いる。そして、トランジスタ3200のゲート、およびトランジスタ3300のソース、 ドレインの他方は、容量素子3400の電極の一方と電気的に接続され、第5の配線30 05は容量素子3400の電極の他方と電気的に接続されている。

図18(A)に示す半導体装置は、トランジスタ3200のゲートの電位が保持可能とい う特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能であ る。

情報の書き込みおよび保持について説明する。まず、第4の配線3004の電位を、トラ ンジスタ3300が導通状態となる電位にして、トランジスタ3300を導通状態とする 。これにより、第3の配線3003の電位が、トランジスタ3200のゲート、および容 量素子3400の電極の一方と電気的に接続するノードFGに与えられる。即ち、トラン ジスタ3200のゲートには、所定の電荷が与えられる(書き込み)。ここでは、異なる 二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という。) のどちらかが与えられるものとする。その後、第4の配線3004の電位を、トランジス タ3300が非導通状態となる電位にして、トランジスタ3300を非導通状態とするこ とにより、ノードFGに電荷が保持される(保持)。

トランジスタ3300のオフ電流は極めて小さいため、ノードFGの電荷は長期間にわた って保持される。

次に情報の読み出しについて説明する。第1の配線3001に所定の電位(定電位)を与 えた状態で、第5の配線3005に適切な電位(読み出し電位)を与えると、第2の配線 3002は、ノードFGに保持された電荷量に応じた電位をとる。これは、トランジスタ 3200をnチャネル型とすると、トランジスタ3200のゲートにHighレベル電荷 が与えられている場合の見かけ上のしきい値電圧V_{th_H}は、トランジスタ3200の ゲートにLowレベル電荷が与えられている場合の見かけ上のしきい値電圧V_{th_L}よ り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ3200を 「導通状態」とするために必要な第5の配線3005の電位をいうものとする。したがっ て、第5の配線3005の電位をV_{th_H}とV_{th_L}の間の電位V₀とすることによ り、ノードFGに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードFG にHighレベル電荷が与えられていた場合には、第5の配線3005の電位がV₀(> V_{th_H})となれば、トランジスタ3200は「導通状態」となる。一方、ノードFG にLowレベル電荷が与えられていた場合には、第5の配線3005の電位がV₀(

_{th_L})となっても、トランジスタ3200は「非導通状態」のままである。このため 、第2の配線3002の電位を判別することで、ノードFGに保持されている情報を読み 出すことができる。

なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報 を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノード FGに与えられた電荷によらずトランジスタ3200が「非導通状態」となるような電位 、つまり、V_{th_H}より低い電位を第5の配線3005に与えればよい。または、ノー ドFGに与えられた電荷によらずトランジスタ3200が「導通状態」となるような電位 、つまり、V_{th_L}より高い電位を第5の配線3005に与えればよい。

図18(B)に示す半導体装置は、トランジスタ3200を有さない点で図18(A)に 示した半導体装置と異なる。この場合も図18(A)に示した半導体装置と同様の動作に より情報の書き込みおよび保持動作が可能である。

図18(B)に示す半導体装置における、情報の読み出しについて説明する。トランジス タ3300が導通状態になると、浮遊状態である第3の配線3003と容量素子3400 とが導通し、第3の配線3003と容量素子3400の間で電荷が再分配される。その結 果、第3の配線3003の電位が変化する。第3の配線3003の電位の変化量は、容量 素子3400の電極の一方の電位(または容量素子3400に蓄積された電荷)によって 、異なる値をとる。

例えば、容量素子3400の電極の一方の電位をV、容量素子3400の容量をC、第3 の配線3003が有する容量成分をCB、電荷が再分配される前の第3の配線3003の 電位をVB0とすると、電荷が再分配された後の第3の配線3003の電位は、(CB× VB0+C×V)/(CB+C)となる。したがって、メモリセルの状態として、容量素 子3400の電極の一方の電位がV1とV0(V1>V0)の2つの状態をとるとすると 、電位V1を保持している場合の第3の配線3003の電位(=(CB×VB0+C×V 1)/(CB+C))は、電位V0を保持している場合の第3の配線3003の電位(= (CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。

そして、第3の配線3003の電位を所定の電位と比較することで、情報を読み出すこと ができる。

この場合、メモリセルを駆動させるための駆動回路に上記第1の半導体が適用されたトラ ンジスタを用い、トランジスタ3300として第2の半導体が適用されたトランジスタを 駆動回路上に積層して配置する構成とすればよい。

以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタ を適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフ レッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可 能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給が ない場合(ただし、電位は固定されていることが好ましい)であっても、長期にわたって 記憶内容を保持することが可能である。

また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注 入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ た問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで 問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置 である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行わ れるため、高速な動作が可能となる。

以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むCPUにつ いて説明する。

図19は、上述したトランジスタを一部に用いたCPUの一例の構成を示すブロック図で ある。

図19に示すCPUは、基板1190上に、ALU1191(ALU:Arithmet ic logic unit、演算回路)、ALUコントローラ1192、インストラク ションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ 1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1 198、書き換え可能なROM1199、およびROMインターフェース1189を有し ている。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1 199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、 図19に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその 用途によって多種多様な構成を有している。例えば、図19に示すCPUまたは演算回路 を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するよ うな構成としてもよい。また、CPUが内部演算回路やデータバスで扱えるビット数は、 例えば8ビット、16ビット、32ビット、64ビットなどとすることができる。

バスインターフェース1198を介してCPUに入力された命令は、インストラクション デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ 1195に入力される。

ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロー ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制 御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク 状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。

また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119 2、インストラクションデコーダ1193、インタラプトコントローラ1194、および レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ イミングコントローラ1195は、基準クロック信号を元に、内部クロック信号を生成す る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

図19に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ 1196のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ る。

図19に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの 指示に従い、レジスタ1196における保持動作の選択を行う。即ち、レジスタ1196 が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子 によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択 されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。容 量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行 われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。

図20は、レジスタ1196として用いることのできる記憶素子1200の回路図の一例 である。記憶素子1200は、電源遮断で記憶データが揮発する回路1201と、電源遮 断で記憶データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と 、論理素子1206と、容量素子1207と、選択機能を有する回路1220と、を有す る。回路1202は、容量素子1208と、トランジスタ1209と、トランジスタ12 10と、を有する。なお、記憶素子1200は、必要に応じて、ダイオード、抵抗素子、 インダクタなどのその他の素子をさらに有していてもよい。

ここで、回路1202には、上述した記憶装置を用いることができる。記憶素子1200 への電源電圧の供給が停止した際、回路1202のトランジスタ1209のゲートにはG ND(0V)、またはトランジスタ1209がオフする電位が入力され続ける構成とする 。例えば、トランジスタ1209のゲートが抵抗等の負荷を介して接地される構成とする 。

スイッチ1203は、一導電型(例えば、nチャネル型)のトランジスタ1213を用い て構成され、スイッチ1204は、一導電型とは逆の導電型(例えば、pチャネル型)の トランジスタ1214を用いて構成した例を示す。ここで、スイッチ1203の第1の端 子はトランジスタ1213のソースとドレインの一方に対応し、スイッチ1203の第2 の端子はトランジスタ1213のソースとドレインの他方に対応し、スイッチ1203は トランジスタ1213のゲートに入力される制御信号RDによって、第1の端子と第2の 端子の間の導通または非導通(つまり、トランジスタ1213の導通状態または非導通状 態)が選択される。スイッチ1204の第1の端子はトランジスタ1214のソースとド レインの一方に対応し、スイッチ1204の第2の端子はトランジスタ1214のソース とドレインの他方に対応し、スイッチ1204はトランジスタ1214のゲートに入力さ れる制御信号RDによって、第1の端子と第2の端子の間の導通または非導通(つまり、 トランジスタ1214の導通状態または非導通状態)が選択される。

トランジスタ1209のソースとドレインの一方は、容量素子1208の一対の電極のう ちの一方、およびトランジスタ1210のゲートと電気的に接続される。ここで、接続部 分をノードM2とする。トランジスタ1210のソースとドレインの一方は、低電源電位 を供給することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッチ 1203の第1の端子(トランジスタ1213のソースとドレインの一方)と電気的に接 続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの 他方)はスイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一 方)と電気的に接続される。スイッチ1204の第2の端子(トランジスタ1214のソ ースとドレインの他方)は電源電位VDDを供給することのできる配線と電気的に接続さ れる。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方 )と、スイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方 )と、論理素子1206の入力端子と、容量素子1207の一対の電極のうちの一方と、 は電気的に接続される。ここで、接続部分をノードM1とする。容量素子1207の一対 の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電 源電位(GND等)または高電源電位(VDD等)が入力される構成とすることができる 。容量素子1207の一対の電極のうちの他方は、低電源電位を供給することのできる配 線(例えばGND線)と電気的に接続される。容量素子1208の一対の電極のうちの他 方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND等 )または高電源電位(VDD等)が入力される構成とすることができる。容量素子120 8の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGND 線)と電気的に接続される。

なお、容量素子1207および容量素子1208は、トランジスタや配線の寄生容量等を 積極的に利用することによって省略することも可能である。

トランジスタ1209のゲートには、制御信号WEが入力される。スイッチ1203およ びスイッチ1204は、制御信号WEとは異なる制御信号RDによって第1の端子と第2 の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第1の端子と第2 の端子の間が導通状態のとき他方のスイッチの第1の端子と第2の端子の間は非導通状態 となる。

トランジスタ1209のソースとドレインの他方には、回路1201に保持されたデータ に対応する信号が入力される。図20では、回路1201から出力された信号が、トラン ジスタ1209のソースとドレインの他方に入力される例を示した。スイッチ1203の 第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は、 論理素子1206によってその論理値が反転された反転信号となり、回路1220を介し て回路1201に入力される。

なお、図20では、スイッチ1203の第2の端子(トランジスタ1213のソースとド レインの他方)から出力される信号は、論理素子1206および回路1220を介して回 路1201に入力する例を示したがこれに限定されない。スイッチ1203の第2の端子 (トランジスタ1213のソースとドレインの他方)から出力される信号が、論理値を反 転させられることなく、回路1201に入力されてもよい。例えば、回路1201内に、 入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合 に、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方) から出力される信号を当該ノードに入力することができる。

また、図20において、記憶素子1200に用いられるトランジスタのうち、トランジス タ1209以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板119 0にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜または シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子 1200に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン ジスタとすることもできる。または、記憶素子1200は、トランジスタ1209以外に も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ ンジスタは酸化物半導体以外の半導体でなる層または基板1190にチャネルが形成され るトランジスタとすることもできる。

図20における回路1201には、例えばフリップフロップ回路を用いることができる。 また、論理素子1206としては、例えばインバータやクロックドインバータ等を用いる ことができる。

本発明の一態様に係る半導体装置では、記憶素子1200に電源電圧が供給されない間は 、回路1201に記憶されていたデータを、回路1202に設けられた容量素子1208 によって保持することができる。

また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例 えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため 、当該トランジスタをトランジスタ1209として用いることによって、記憶素子120 0に電源電圧が供給されない間も容量素子1208に保持された信号は長期間にわたり保 たれる。こうして、記憶素子1200は電源電圧の供給が停止した間も記憶内容(データ )を保持することが可能である。

また、スイッチ1203およびスイッチ1204を設けることによって、プリチャージ動 作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路1201が 元のデータを保持しなおすまでの時間を短くすることができる。

また、回路1202において、容量素子1208によって保持された信号はトランジスタ 1210のゲートに入力される。そのため、記憶素子1200への電源電圧の供給が再開 された後、容量素子1208によって保持された信号を、トランジスタ1210の状態( 導通状態、または非導通状態)に変換して、回路1202から読み出すことができる。そ れ故、容量素子1208に保持された信号に対応する電位が多少変動していても、元の信 号を正確に読み出すことが可能である。

このような記憶素子1200を、プロセッサが有するレジスタやキャッシュメモリなどの 記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰 することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を 抑えることができる。

記憶素子1200をCPUに用いる例として説明したが、記憶素子1200は、DSP( Digital Signal Processor)、カスタムLSI、PLD(Pr ogrammable Logic Device)等のLSI、RF−ID(Radi o Frequency Identification)にも応用可能である。

<表示装置> 以下では、本発明の一態様に係る表示装置の構成例について説明する。

[構成例] 図21(A)には、本発明の一態様に係る表示装置の上面図を示す。また、図21(B) には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を 示す。また、図21(C)には、本発明の一態様に係る表示装置の画素に有機EL素子を 用いた場合における画素回路を示す。

画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、 nチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同 一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画 素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または/お よび信頼性の高い表示装置となる。

アクティブマトリクス型表示装置の一例を図21(A)に示す。表示装置の基板5000 上には、画素部5001、第1の走査線駆動回路5002、第2の走査線駆動回路500 3、信号線駆動回路5004が配置される。画素部5001は、複数の信号線によって信 号線駆動回路5004と電気的に接続され、複数の走査線によって第1の走査線駆動回路 5002、および第2の走査線駆動回路5003と電気的に接続される。なお、走査線と 信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている 。また、表示装置の基板5000は、FPC(Flexible Printed Ci rcuit)等の接続部を介して、タイミング制御回路(コントローラ、制御ICともい う)に電気的に接続されている。

第1の走査線駆動回路5002、第2の走査線駆動回路5003および信号線駆動回路5 004は、画素部5001と同じ基板5000上に形成される。そのため、駆動回路を別 途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆 動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板5000上 に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または /および歩留まりの向上を図ることができる。

〔液晶表示装置〕 また、画素の回路構成の一例を図21(B)に示す。ここでは、VA型液晶表示装置の画 素などに適用することができる画素回路を示す。

この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画 素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動でき るように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極 に印加する信号を、独立して制御できる。

トランジスタ5016の走査線5012と、トランジスタ5017の走査線5013には 、異なるゲート信号を与えることができるように分離されている。一方、データ線として 機能する信号線5014は、トランジスタ5016とトランジスタ5017で共通に用い られている。トランジスタ5016とトランジスタ5017は上述したトランジスタを適 宜用いることができる。これにより、表示品位が高い、または/および信頼性の高い液晶 表示装置を提供することができる。

また、トランジスタ5016には、第1の画素電極が電気的に接続され、トランジスタ5 017には、第2の画素電極が電気的に接続される。第1の画素電極と第2の画素電極と は分離されている。なお、第1の画素電極および第2の画素電極の形状としては、特に限 定はない。例えば、第1の画素電極は、V字状とすればよい。

トランジスタ5016のゲート電極は走査線5012と電気的に接続され、トランジスタ 5017のゲート電極は走査線5013と電気的に接続されている。走査線5012と走 査線5013に異なるゲート信号を与えてトランジスタ5016とトランジスタ5017 の動作タイミングを異ならせ、液晶の配向を制御することができる。

また、容量線5010と、誘電体として機能するゲート絶縁体と、第1の画素電極または 第2の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。

マルチドメイン構造は、一画素に第1の液晶素子5018と第2の液晶素子5019を備 える。第1の液晶素子5018は第1の画素電極と対向電極とその間の液晶層とで構成さ れ、第2の液晶素子5019は第2の画素電極と対向電極とその間の液晶層とで構成され る。

なお、本発明の一態様に係る表示装置は、図21(B)に示す画素回路に限定されない。 例えば、図21(B)に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジ スタ、センサー、または論理回路などを追加してもよい。

〔有機EL表示装置〕 画素の回路構成の他の一例を図21(C)に示す。ここでは、有機EL素子を用いた表示 装置の画素構造を示す。

有機EL素子は、発光素子に電圧を印加することにより、有機EL素子が有する一対の電 極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、 電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が 励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズム から、このような発光素子は、電流励起型の発光素子と呼ばれる。

図21(C)は、画素回路の一例を示す図である。ここでは1つの画素にnチャネル型の トランジスタを2つ用いる例を示す。なお、nチャネル型のトランジスタには、上述した トランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適 用することができる。

適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ いて説明する。

画素5020は、スイッチング用トランジスタ5021、駆動用トランジスタ5022、 発光素子5024および容量素子5023を有する。スイッチング用トランジスタ502 1は、ゲート電極が走査線5026に接続され、第1電極(ソース電極、ドレイン電極の 一方)が信号線5025に接続され、第2電極(ソース電極、ドレイン電極の他方)が駆 動用トランジスタ5022のゲート電極に接続されている。駆動用トランジスタ5022 は、ゲート電極が容量素子5023を介して電源線5027に接続され、第1電極が電源 線5027に接続され、第2電極が発光素子5024の第1電極(画素電極)に接続され ている。発光素子5024の第2電極は共通電極5028に相当する。共通電極5028 は、同一基板上に形成される共通電位線と電気的に接続される。

スイッチング用トランジスタ5021および駆動用トランジスタ5022は上述したトラ ンジスタを用いることができる。これにより、表示品位の高い、または/および信頼性の 高い有機EL表示装置となる。

発光素子5024の第2電極(共通電極5028)の電位は低電源電位に設定する。なお 、低電源電位とは、電源線5027に供給される高電源電位より低い電位であり、例えば GND、0Vなどを低電源電位として設定することができる。発光素子5024の順方向 のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素 子5024に印加することにより、発光素子5024に電流を流して発光させる。なお、 発光素子5024の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なく とも順方向しきい値電圧を含む。

なお、容量素子5023は駆動用トランジスタ5022のゲート容量を代用することによ り省略できる場合がある。駆動用トランジスタ5022のゲート容量については、チャネ ル形成領域とゲート電極との間で容量が形成されていてもよい。

次に、駆動用トランジスタ5022に入力する信号について説明する。電圧入力電圧駆動 方式の場合、駆動用トランジスタ5022がオンまたはオフの二つの状態となるようなビ デオ信号を、駆動用トランジスタ5022に入力する。なお、駆動用トランジスタ502 2を線形領域で動作させるために、電源線5027の電圧よりも高い電圧を駆動用トラン ジスタ5022のゲート電極に与える。また、信号線5025には、電源線電圧に駆動用 トランジスタ5022のしきい値電圧Vthを加えた値以上の電圧をかける。

アナログ階調駆動を行う場合、駆動用トランジスタ5022のゲート電極に発光素子50 24の順方向電圧に駆動用トランジスタ5022のしきい値電圧Vthを加えた値以上の 電圧をかける。なお、駆動用トランジスタ5022が飽和領域で動作するようにビデオ信 号を入力し、発光素子5024に電流を流す。また、駆動用トランジスタ5022を飽和 領域で動作させるために、電源線5027の電位を、駆動用トランジスタ5022のゲー ト電位より高くする。ビデオ信号をアナログとすることで、発光素子5024にビデオ信 号に応じた電流を流し、アナログ階調駆動を行うことができる。

なお、本発明の一態様に係る表示装置は、図21(C)に示す画素構成に限定されない。 例えば、図21(C)に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トラ ンジスタまたは論理回路などを追加してもよい。

図21で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極( 第1の電極)、高電位側にドレイン電極(第2の電極)がそれぞれ電気的に接続される構 成とする。さらに、制御回路等により第1のゲート電極の電位を制御し、第2のゲート電 極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構 成とすればよい。

<電子機器> 本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備 えた画像再生装置(代表的にはDVD:Digital Versatile Disc 等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ 、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプ レイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオ プレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ 払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図22に示 す。

図22(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部 904、マイクロフォン905、スピーカー906、操作キー907、スタイラス908 等を有する。なお、図22(A)に示した携帯型ゲーム機は、2つの表示部903と表示 部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない 。

図22(B)は携帯データ端末であり、第1筐体911、第2筐体912、第1表示部9 13、第2表示部914、接続部915、操作キー916等を有する。第1表示部913 は第1筐体911に設けられており、第2表示部914は第2筐体912に設けられてい る。そして、第1筐体911と第2筐体912とは、接続部915により接続されており 、第1筐体911と第2筐体912の間の角度は、接続部915により変更が可能である 。第1表示部913における映像を、接続部915における第1筐体911と第2筐体9 12との間の角度にしたがって、切り替える構成としてもよい。また、第1表示部913 および第2表示部914の少なくとも一方に、位置入力装置としての機能が付加された表 示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッ チパネルを設けることで付加することができる。または、位置入力装置としての機能は、 フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加す ることができる。

図22(C)はノート型パーソナルコンピュータであり、筐体921、表示部922、キ ーボード923、ポインティングデバイス924等を有する。

図22(D)は電気冷凍冷蔵庫であり、筐体931、冷蔵室用扉932、冷凍室用扉93 3等を有する。

図22(E)はビデオカメラであり、第1筐体941、第2筐体942、表示部943、 操作キー944、レンズ945、接続部946等を有する。操作キー944およびレンズ 945は第1筐体941に設けられており、表示部943は第2筐体942に設けられて いる。そして、第1筐体941と第2筐体942とは、接続部946により接続されてお り、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能であ る。表示部943における映像を、接続部946における第1筐体941と第2筐体94 2との間の角度にしたがって切り替える構成としてもよい。

図22(F)は自動車であり、車体951、車輪952、ダッシュボード953、ライト 954等を有する。

400 基板 401 絶縁体 402 絶縁体 404 導電体 406 半導体 406a 半導体 406b 半導体 406c 半導体 408 絶縁体 410 絶縁体 412 絶縁体 413 導電体 416 導電体 416a 導電体 416b 導電体 416c 導電体 418 絶縁体 424a 導電体 424b 導電体 424c 導電体 426a 導電体 426b 導電体 426c 導電体 430 イオン 434 領域 436 半導体 438 絶縁体 439 絶縁体 450 半導体基板 452 絶縁体 454 導電体 456 領域 460 領域 462 絶縁体 464 絶縁体 466 絶縁体 468 絶縁体 470 領域 474a 領域 474b 領域 476a 導電体 476b 導電体 478a 導電体 478b 導電体 478c 導電体 480a 導電体 480b 導電体 480c 導電体 490 トランジスタ 500 基板 501 絶縁体 502 絶縁体 504 導電体 506 半導体 508 絶縁体 510 絶縁体 512 絶縁体 513 導電体 516 導電体 516a 導電体 516b 導電体 518 絶縁体 524a 導電体 524b 導電体 526a 導電体 526b 導電体 530 イオン 534 領域 538 絶縁体 539 絶縁体 590 トランジスタ 901 筐体 902 筐体 903 表示部 904 表示部 905 マイクロフォン 906 スピーカー 907 操作キー 908 スタイラス 911 筐体 912 筐体 913 表示部 914 表示部 915 接続部 916 操作キー 921 筐体 922 表示部 923 キーボード 924 ポインティングデバイス 931 筐体 932 冷蔵室用扉 933 冷凍室用扉 941 筐体 942 筐体 943 表示部 944 操作キー 945 レンズ 946 接続部 951 車体 952 車輪 953 ダッシュボード 954 ライト 1189 ROMインターフェース 1190 基板 1191 ALU 1192 ALUコントローラ 1193 インストラクションデコーダ 1194 インタラプトコントローラ 1195 タイミングコントローラ 1196 レジスタ 1197 レジスタコントローラ 1198 バスインターフェース 1199 ROM 1200 記憶素子 1201 回路 1202 回路 1203 スイッチ 1204 スイッチ 1206 論理素子 1207 容量素子 1208 容量素子 1209 トランジスタ 1210 トランジスタ 1213 トランジスタ 1214 トランジスタ 1220 回路 2100 トランジスタ 2200 トランジスタ 3001 配線 3002 配線 3003 配線 3004 配線 3005 配線 3200 トランジスタ 3300 トランジスタ 3400 容量素子 5000 基板 5001 画素部 5002 走査線駆動回路 5003 走査線駆動回路 5004 信号線駆動回路 5010 容量線 5012 走査線 5013 走査線 5014 信号線 5016 トランジスタ 5017 トランジスタ 5018 液晶素子 5019 液晶素子 5020 画素 5021 スイッチング用トランジスタ 5022 駆動用トランジスタ 5023 容量素子 5024 発光素子 5025 信号線 5026 走査線 5027 電源線 5028 共通電極