【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は半導体装置の製造方法に関し、特に、オフセットサイドウォール構造を有する半導体装置の製造方法に関する。 【０００２】 【従来の技術】従来の半導体装置においては、ゲート電極を注入マスクとして不純物イオン注入を行い、自己整合的にエクステンション層を形成していた。 ここで、エクステンション層は、後に形成されるソース・ドレイン主要層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン主要層と同一導電型であり、
ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。 【０００３】しかし、この方法だと、注入時の不純物イオンの散乱やその後のプロセス中での不純物イオンの拡散によってエクステンション層がゲート電極の下部に必要以上に延在することになる。 その状態を図３４に示す。 【０００４】図３４に示すＭＯＳトランジスタＭ１においては、半導体基板ＳＢ上にゲート絶縁膜ＧＸが選択的に配設され、ゲート絶縁膜ＧＸ上にゲート電極ＧＴが配設されている。 そして、ゲート電極ＧＴの両サイドの半導体基板ＳＢの表面内には１対のエクステンション層Ｅ
Ｘが配設されているが、エクステンション層ＥＸはゲート電極ＧＴの下部にまで延在している。 このような状態を、ゲートオーバーラップと呼称する。 図３４の場合、
各エクステンション層ＥＸのゲートオーバーラップ長さはＬ１である。 このように、エクステンション層ＥＸがゲート電極ＧＴの下部にまで必要以上に延在することで、実効的なチャネル長（Ｌ２）が短くなりショートチャネル効果が顕著になる。 【０００５】近年の最小ゲート長が０．１ｕｍより小さい半導体装置では、ショートチャネル効果が顕著になっており、ゲート長が設計値よりわずかに下回るとトランジスタ動作しなくなるなど、ショートチャネル効果が生産の歩留まりを下げる大きな要因となっている。 従って、ゲートオーバーラップはショートチャネル効果を招来すると言う点で望ましくない現象である。 【０００６】図３５に、ＭＯＳトランジスタＭ１の待機状態を模式的に示す。 図３５に示すように、待機時には、ソース側となるエクステンション層ＥＸには電圧０
Ｖが印加され、ドレイン側となるエクステンション層Ｅ
Ｘには電圧１Ｖが印加され、ゲート電極ＧＴおよび半導体基板ＳＢには電圧０Ｖが印加されている。 このような場合、ゲートとドレインのオーバーラップ面積に比例してゲート−ドレイン間でリーク電流が流れる。 近年、薄膜化の傾向が著しいゲート絶縁膜においては、ゲートオーバーラップによりゲート−ドレイン間の電流リークがより顕著になり、ＬＳＩの待機電力の増大の要因となる。 【０００７】また、図３６にＭＯＳトランジスタＭ１の動作状態を模式的に示す。 図３６に示すように、動作時には、ソース側となるエクステンション層ＥＸには電圧０Ｖが印加され、ドレイン側となるエクステンション層ＥＸには電圧０〜１Ｖが印加され、ゲート電極ＧＴには電圧０〜１Ｖが印加されている。 実際の回路動作においては、ゲートとドレインの電圧が変動することがあるが、このような場合にゲートオーバーラップ面積が大きいと寄生容量が大きくなり、その部分に電荷をより多く注入しなければならず、回路動作を遅らせる大きな要因となる。 【０００８】これらの問題点を解消するため、近年ではオフセットサイドウォール構造が利用されるようになっている。 図３７にオフセットサイドウォール構造を示す。 なお、図３７において、図３４に示すＭＯＳトランジスタＭ１と同じ構成については同一の符号を付し、重複する説明は省略する。 【０００９】図３７において、ゲート電極ＧＴおよびゲート絶縁膜ＧＸの側面に接するようにオフセットサイドウォールＯＦが配設されている。 オフセットサイドウォールＯＦを形成した後、ゲート電極ＧＴおよびオフセットサイドウオールＯＦを注入マスクとして使用し、自己整合的にエクステンション層ＥＸを形成する。 これにより、エクステンション層ＥＸがゲート電極ＧＴの下部に延在する長さを短くできる。 【００１０】しかし、この方法では、ＮチャネルＭＯＳ
トランジスタ（ＮＭＯＳトランジスタ）およびＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）の両方を有する半導体装置においては以下に説明する不都合が発生する。 【００１１】図３８においては、同一の半導体基板ＳＢ
上に配設された、ＮＭＯＳトランジスタＭ１１およびＰ
ＭＯＳトランジスタＭ１２を示している。 【００１２】図３８において、ＮＭＯＳトランジスタＭ
１１は、半導体基板ＳＢ上に選択的に配設されたゲート絶縁膜ＧＸ１、ゲート絶縁膜ＧＸ１上に配設されたゲート電極ＧＴ１、ゲート電極ＧＴ１およびゲート絶縁膜Ｇ
Ｘ１の側面に接するように配設されたオフセットサイドウォールＯＦ１、およびゲート電極ＧＴ１の両サイドの半導体基板ＳＢの表面内に配設された１対のエクステンション層ＥＸ１を有している。 この場合、エクステンション層ＥＸ１のゲートオーバーラップ長さはＬ３であり、実効的なチャネル長はＬ４となっている。 【００１３】ＰＭＯＳトランジスタＭ１２は、半導体基板ＳＢ上に選択的に配設されたゲート絶縁膜ＧＸ２、ゲート絶縁膜ＧＸ２上に配設されたゲート電極ＧＴ２、ゲート電極ＧＴ２およびゲート絶縁膜ＧＸ２の側面に接するように配設されたオフセットサイドウォールＯＦ２、
およびゲート電極ＧＴ２の両サイドの半導体基板ＳＢの表面内に配設された１対のエクステンション層ＥＸ２を有している。 この場合、エクステンション層ＥＸ２のゲートオーバーラップ長さはＬ５であり、実効的なチャネル長はＬ６となっている。 【００１４】ＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２とを比較した場合、ＮＭＯＳトランジスタＭ１１のゲートオーバーラップ長さＬ３は、ＰＭＯ
ＳトランジスタＭ１２のゲートオーバーラップ長さＬ５
よりも短く、実効チャネル長Ｌ４はＬ６よりも長いことが判る。 【００１５】これは、ＮＭＯＳトランジスタのソース・
ドレイン不純物として通常用いられるＡｓ（ヒ素）と、
ＰＭＯＳトランジスタのソース・ドレイン不純物として通常用いられるＢ（ボロン）とでは、Ｂの方がシリコン中での拡散速度がはるかに大きいことに起因している。 【００１６】すなわち、ＡｓおよびＢをイオン注入して、それぞれ同じ形状の注入層を形成しても、その後のプロセスの熱処理において、Ｂの方が大きく拡散してしまうため、ＰＭＯＳトランジスタＭ１２のエクステンション層ＥＸ２の方が、ＮＭＯＳトランジスタＭ１１のエクステンション層ＥＸ１よりも、ゲートオーバーラップ長が長くなる。 【００１７】その結果、ＰＭＯＳトランジスタＭ１２のショートチャネル効果が顕著になり、また、ゲート−ドレイン間の寄生容量が増大し、ゲート−ドレイン間での電流リークが増大する。 【００１８】また、図３９には、同一の半導体基板ＳＢ
上に配設された、ＮＭＯＳトランジスタ（ＮＭＯＳＦＥ
Ｔ）Ｍ２１およびＰＭＯＳトランジスタ（ＰＭＯＳＦＥ
Ｔ）Ｍ２２を示しているが、図３８に示すＮＭＯＳトランジスタＭ１１およびＰＭＯＳトランジスタＭ１２と異なる点は、オフセットサイドウォールＯＦ１およびＯＦ
２の幅が広くなり、それぞれオフセットサイドウォールＯＦ１１およびＯＦ１２となっている点である。 【００１９】オフセットサイドウォールの幅を広くすることで、ＰＭＯＳトランジスタＭ２２においては、ゲートオーバーラップ長が短くなり、実効チャネル長を長くできるが、ＮＭＯＳトランジスタＭ２１においては、オフセットサイドウォールＯＦ１１の幅が広くなったために、プロセス中の熱処理によっても注入された不純物がゲート電極ＧＴ１の下部に達せず、ゲートオーバーラップが全く生じず、ＮＭＯＳトランジスタＭ２１のチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題が発生する。 【００２０】ここで、ＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタの両方を有する半導体装置の従来の製造方法の一例として、ＣＭＯＳトランジスタ９０Ａおよび９０Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図４０〜図４６を用いて説明する。 なお、ＣＭＯＳトランジスタ９０Ａは低電圧対応であり、ＣＭＯＳトランジスタ９０Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図４６において示される。 【００２１】まず、図４０に示すように、シリコン基板１の表面内に素子分離絶縁膜２を選択的に形成して、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭ
ＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯ
Ｓ領域ＨＰＲを規定する。 なお、低電圧ＮＭＯＳ領域Ｌ
ＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを総称して低圧回路部、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ
領域ＨＰＲを総称して高圧回路部と呼称する場合もある。 【００２２】そして、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰ
Ｒに対応して、シリコン基板１の表面内にＮ型不純物を含んだＮウエル領域ＮＷを形成する。 なお、以下の説明においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷ
を区別せず、単にシリコン基板と呼称する場合もある。 【００２３】続いて、シリコン基板１の全面を覆うようにシリコン酸化膜等の第１の絶縁膜を第１の厚さに形成する。 次に、低圧回路部の上部が開口部となるようにレジストマスクを形成し、例えばフッ酸処理により低圧回路部における第１の絶縁膜を除去する。 【００２４】その後、レジストマスクを除去して、シリコン基板１の全面を覆うようにシリコン酸化膜等の第２
の絶縁膜を第２の厚さに形成する。 これにより、低圧回路部においては第２の厚さの絶縁膜が形成され、高圧回路部においては第１の絶縁膜の厚さがさらに厚くなった第３の絶縁膜が形成される。 【００２５】次に、シリコン基板１の全面にポリシリコン層を形成した後、ポリシリコン層およびその下部の第２の絶縁膜および第３の絶縁膜をパターニングし、低圧回路部および高圧回路部にゲート電極およびゲート絶縁膜を選択的に形成する。 図４０はパターニング後の状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成されたゲート絶縁膜３上に、それぞれゲート電極５１および５２
が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧Ｐ
ＭＯＳ領域ＨＰＲにおいては、選択的に形成されたゲート絶縁膜４上に、それぞれゲート電極５３および５４が配設された構成となっている。 【００２６】次に、図４１に示す工程において、高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６３を形成する。 図４１は、写真製版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ４１で覆い、ゲート電極５３を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮＲにＮ型不純物をイオン注入している状態を示している。 【００２７】１対のエクステンション層６３はゲート電極５３の下部の半導体基板１を間に挟んで対向するように配設されている。 この場合、ゲート電極５３下部のシリコン基板１の領域がチャネル領域となる。 【００２８】次に、図４２に示す工程において、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６４を形成する。 図４２は、写真製版によるパターニングにより高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ４２で覆い、ゲート電極５４を注入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物をイオン注入している状態を示している。 【００２９】１対のエクステンション層６４はゲート電極５４の下部の半導体基板１を間に挟んで対向するように配設されている。 この場合、ゲート電極５４下部のシリコン基板１の領域がチャネル領域となる。 【００３０】次に、図４３に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１を形成する。 この後、シリコン酸化膜ＯＸ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１を残し、オフセットサイドウォール９を形成する。 【００３１】次に、図４４に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６１を形成する。 図４４は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスクＲＭ４３で覆い、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして、低電圧ＮＭＯ
Ｓ領域ＬＮＲにＮ型不純物をイオン注入している状態を示している。 【００３２】１対のエクステンション層６１はゲート電極５１の下部の半導体基板１を間に挟んで対向するように配設されている。 この場合、ゲート電極５１下部のシリコン基板１の領域がチャネル領域となる。 【００３３】次に、図４５に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入により比較的低濃度に導入して、１対のエクステンション層６２を形成する。 図４５は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲＭ４４で覆い、ゲート電極５２およびオフセットサイドウォール９を注入マスクとして、低電圧ＰＭＯ
Ｓ領域ＬＰＲにＰ型不純物をイオン注入している状態を示している。 【００３４】１対のエクステンション層６２はゲート電極５２の下部の半導体基板１を間に挟んで対向するように配設されている。 この場合、ゲート電極５２下部のシリコン基板１の領域がチャネル領域となる。 【００３５】次に、図４６に示す工程において、シリコン基板１の全面を覆うように、例えばシリコン窒化膜等の絶縁膜を形成した後、異方性エッチングにより全面的にエッチバックすることで、オフセットサイドウォール９の側面にサイドウォール絶縁膜１１を形成する。 【００３６】その後、低電圧ＮＭＯＳ領域ＬＮＲにおいては、ゲート電極５１、オフセットサイドウォール９およびサイドウォール絶縁膜１１を注入マスクとして、Ｎ
型不純物を比較的高濃度にイオン注入して１対のソース・ドレイン層８１を形成する。 また、低電圧ＰＭＯＳ領域ＬＰＲにおいては、ゲート電極５２、オフセットサイドウォール９およびサイドウォール絶縁膜１１を注入マスクとして、Ｐ型不純物を比較的高濃度にイオン注入して１対のソース・ドレイン層８２を形成する。 【００３７】また、高電圧ＮＭＯＳ領域ＨＮＲにおいては、ゲート電極５３、オフセットサイドウォール９およびサイドウォール絶縁膜１１を注入マスクとして、Ｎ型不純物を比較的高濃度にイオン注入して１対のソース・
ドレイン層８３を形成し、高圧ＰＭＯＳ領域ＨＰＲにおいては、ゲート電極５４、オフセットサイドウォール９
およびサイドウォール絶縁膜１１を注入マスクとして、
Ｐ型不純物を比較的高濃度にイオン注入して１対のソース・ドレイン層８４を形成する。 【００３８】以上のような工程を経て、ＣＭＯＳトランジスタ９０Ａおよび９０Ｂを有する半導体装置を得ることができる。 【００３９】 【発明が解決しようとする課題】以上説明したように、
従来においては、低圧回路部と高圧回路部とでエクステンション層の形成工程を変えるようにしていたが、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとで、エクステンション層形成のための不純物イオン注入は同じ条件で行っていた。 【００４０】そのため、Ｎ型不純物（Ａｓ）とＰ型不純物（Ｂ）のシリコン基板中での拡散速度の違いによって、エクステンション層のゲートオーバーラップの度合いが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なっていた。 【００４１】本発明は上記のような問題点を解消するためになされたもので、ＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供することを目的とする。 【００４２】 【課題を解決するための手段】本発明に係る請求項１記載の半導体装置の製造方法は、半導体基板の主面表面を、第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳ
トランジスタを形成するための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域に少なくとも区分する工程(ａ)
と、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
領域のそれぞれに、第１のゲート絶縁膜を選択的に形成し、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ
領域の前記第１のゲート絶縁膜上に、それぞれ第１および第２のゲート電極を形成する工程(ｂ)と、少なくとも前記第１のゲート電極を注入マスクの一部としてＮ型不純物をイオン注入し、前記第１のゲート電極の側面外方の前記半導体基板の表面内に対となった第１のエクステンション層を形成し、少なくとも前記第２のゲート電極を注入マスクの一部としてＰ型不純物をイオン注入し、
前記第２のゲート電極の側面外方の前記半導体基板の表面内に対となった第２のエクステンション層を形成する工程(ｃ)とを備え、前記工程(ｃ)は、前記Ｐ型不純物のイオン注入により形成される第２のイオン注入層の配設間隔が、前記Ｎ型不純物のイオン注入により形成される第１のイオン注入層の配設間隔よりも広くなるように、
前記第１および第２のイオン注入層を形成する工程(ｃ
−１)を含んでいる。 【００４３】本発明に係る請求項２記載の半導体装置の製造方法は、前記工程(ｃ−１)が、前記第１および第２
のゲート電極の側面に第１のオフセットサイドウォールを形成する工程(ｃ−１−１)と、前記第１のＮＭＯＳ領域において、前記第１のゲート電極および前記第１のオフセットサイドウォールを注入マスクとして、前記Ｎ型不純物をイオン注入し、前記第１のゲート電極の側面外方の前記半導体基板の表面内に前記第１のイオン注入層を形成する工程(ｃ−１−２)と、前記第１のオフセットサイドウォールの側面に第２のオフセットサイドウォールを形成する工程(ｃ−１−３)と、前記第１のＰＭＯＳ
領域において、前記第２のゲート電極および前記第１および第２のオフセットサイドウォールを注入マスクとして前記Ｐ型不純物をイオン注入し、前記第２のゲート電極の側面外方の前記半導体基板の表面内に前記第２のイオン注入層を形成する工程(ｃ−１−４)とを含んでいる。 【００４４】本発明に係る請求項３記載の半導体装置の製造方法は、前記工程(ａ)が、前記半導体基板の前記主面表面を、前記第１のＮＭＯＳトランジスタよりも動作電圧が高い第２のＮＭＯＳトランジスタを形成するための第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトランジスタよりも動作電圧が高い第２のＰＭＯＳトランジスタを形成するための第２のＰＭＯＳ領域にさらに区分する工程を含み、前記工程(ｂ)が、前記第２のＮＭＯＳ
領域および前記第２のＰＭＯＳ領域上に、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を選択的に形成し、前記第２のＮＭＯＳ領域および前記第２のＰＭＯ
Ｓ領域の前記第２のゲート絶縁膜上に、それぞれ第３および第４のゲート電極をさらに形成する工程を含み、前記工程(ｃ)に先だって、前記第３および第４のゲート電極の側面にオフセットサイドウォール形成する工程と、
前記第２のＮＭＯＳ領域において、前記第３のゲート電極および前記オフセットサイドウォールを注入マスクとしてＮ型不純物をイオン注入して、前記第３のゲート電極の側面外方の前記半導体基板の表面内に対となった第３のエクステンション層を形成する工程と、前記第２のＰＭＯＳ領域において、前記第４のゲート電極および前記オフセットサイドウォールを注入マスクとしてＰ型不純物をイオン注入して、前記第４のゲート電極の側面外方の前記半導体基板の表面内に対となった第４のエクステンション層を形成する工程とをさらに備えている。 【００４５】本発明に係る請求項４記載の半導体装置の製造方法は、前記工程(ｃ−１−１)が、前記半導体基板の全面に前記オフセットサイドウォールを覆うように第１の絶縁膜を形成し、前記オフセットサイドウォールの厚さを増すことで前記第１のオフセットサイドウォールを形成する工程を含んでいる。 【００４６】本発明に係る請求項５記載の半導体装置の製造方法は、前記工程(ｃ)の後に、少なくとも前記第１
のＮＭＯＳ領域およびＰＭＯＳ領域において、前記第２
のオフセットサイドウォールの側面に第１のサイドウォール絶縁膜を形成する工程(ｄ)と、少なくとも前記第１
のＮＭＯＳ領域において、前記第１のゲート電極、前記第１、第２のオフセットサイドウォール、および前記第１のサイドウォール絶縁膜を注入マスクとして、Ｎ型不純物をイオン注入し、前記第１のゲート電極の側面外方の前記半導体基板の表面内に第１のソース・ドレイン層を形成する工程(ｅ)と、前記工程(ｅ)の後に、前記第１
のサイドウォール絶縁膜の側面に第２のサイドウォール絶縁膜を形成する工程(ｆ)と、少なくとも前記第１のＰ
ＭＯＳ領域において、前記第２のゲート電極、前記第１、第２のオフセットサイドウォール、前記第１および第２のサイドウォール絶縁膜を注入マスクとして、Ｐ型不純物をイオン注入し、前記第２のゲート電極の側面外方の前記半導体基板の表面内に第２のソース・ドレイン層を形成する工程(ｇ)とをさらに備えている。 【００４７】本発明に係る請求項６記載の半導体装置の製造方法は、前記工程(ｃ−１−１)が、前記半導体基板の全面に第１の絶縁膜を形成し、前記半導体基板表面の前記第１の絶縁膜を異方性エッチングによって除去することで、前記第１の絶縁膜を前記第１および第２のゲート電極の側面に残して前記第１のオフセットサイドウォールを形成する工程を含み、前記工程(ｃ−１−３)は、
前記半導体基板の全面に第２の絶縁膜を形成する工程を含み、前記第１のオフセットサイドウォールの側面の前記第２の絶縁膜を前記第２のオフセットサイドウォールとし、前記工程(ｃ−１−４)は、前記半導体基板表面に前記第２の絶縁膜を残した状態で前記Ｐ型不純物をイオン注入する工程を含んでいる。 【００４８】 【発明の実施の形態】＜Ａ． 実施の形態１＞ ＜Ａ−１． 製造方法＞本発明に係る実施の形態１の半導体装置の製造方法として、ＣＭＯＳトランジスタ１００
ＡおよびＣＭＯＳトランジスタ１００Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図１〜図１３を用いて説明する。 なお、ＣＭＯＳトランジスタ１００Ａは低電圧対応であり、ＣＭＯＳトランジスタ１００Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図１３において示される。 【００４９】まず、図１に示すように、シリコン基板１
の表面内に素子分離絶縁膜２を選択的に形成して、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭＯ
Ｓトランジスタおよび高電圧ＰＭＯＳトランジスタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ
領域ＨＰＲを規定する。 なお、低電圧ＮＭＯＳ領域ＬＮ
Ｒおよび低電圧ＰＭＯＳ領域ＬＰＲを総称して低圧回路部、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを総称して高圧回路部と呼称する場合もある。 【００５０】そして、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１
の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰ
Ｒに対応して、シリコン基板１の表面内にＮ型不純物を含んだＮウエル領域ＮＷを形成する。 なお、以下の説明においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷ
を区別せず、単にシリコン基板と呼称する場合もある。 【００５１】続いて、シリコン基板１の全面を覆うように、厚さ２〜８ｎｍの第１のシリコン酸化膜を形成する。 次に、低圧回路部の上部が開口部となるようにレジストマスクを形成し、例えばフッ酸処理により低圧回路部における第１のシリコン酸化膜を除去する。 【００５２】その後、レジストマスクを除去して、シリコン基板１の全面を覆うように。 厚さ０．５〜３ｎｍの第２のシリコン酸化膜を形成する。 これにより、低圧回路部においては第２のシリコン酸化膜が形成され、高圧回路部においては第１のシリコン酸化膜の厚さがさらに厚くなって、厚さ２〜９ｎｍの第３のシリコン酸化膜が形成される。 【００５３】次に、シリコン基板１の全面にポリシリコン層を形成した後、ポリシリコン層およびその下部の第２のシリコン酸化膜および第３のシリコン酸化膜をパターニングし、低圧回路部および高圧回路部にゲート電極およびゲート絶縁膜を選択的に形成する。 なお、最小ゲート幅は、０．０１５〜０．１０μｍとなる。 【００５４】ここで、ポリシリコン層の膜厚は、例えば、５０〜２００ｎｍとする。 また、ポリシリコン層の代わりにポリシリコンゲルマニウム層、またはポリシリコンゲルマニウム層とポリシリコン層の積層構造でも良い。 また、ポリシリコン層には、予め不純物がドーピングされていても良いし、ノンドープポリシリコン層を形成した後、ＮＭＯＳ領域におけるノンドープポリシリコン層にはリン（Ｐ）等のＮ型不純物を、ＰＭＯＳ領域におけるノンドープポリシリコン層にはボロン（Ｂ）等のＰ型不純物をイオン注入しても良い。 もちろん、ノンドープポリシリコン層のままでも良い。 なお、ポリシリコン層中の不純物の濃度は１×１０ ¹⁹ 〜１×１０ ²¹ ｃｍ ^-3
となる。 【００５５】図１はパターニング後の状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成されたゲート絶縁膜３上に、それぞれゲート電極５１および５２が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、選択的に形成されたゲート絶縁膜４上に、それぞれゲート電極５３および５４が配設された構成となっている。 【００５６】次に、図２に示す工程において、高電圧Ｎ
ＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、
Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６３１を形成する（エクステンション注入）。 【００５７】イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜５０ｋｅＶでドーズ量５×１０ ¹² 〜１×
１０ ¹⁴ ｃｍ ^-2とする。 また、リン（Ｐ）の場合であれば、注入エネルギー１０〜３０ｋｅＶで、ドーズ量５×
１０ ¹² 〜１×１０ ¹⁴ ｃｍ ^-2とする。 なお、両方の混合注入でも良い。 【００５８】続いて、シリコン基板１内にボロン（Ｂ）
等のＰ型不純物をイオン注入して１対のＰ型不純物層７
３１を形成する（ポケット注入）。 この注入条件は、注入エネルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０
¹² 〜１×１０ ¹³ ｃｍ ^-2とする。 【００５９】図２は、写真製版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ１で覆い、ゲート電極５３およびオフセットサイドウォール９を注入マスクとして、高電圧ＮＭＯＳ領域Ｈ
ＮＲにエクステンション注入およびポケット注入を行っている状態を示している。 【００６０】なお、１対のＮ型不純物層６３１および１
対のＰ型不純物層７３１は、熱処理により１対のエクステンション層６３および１対のポケット層７３となり、
１対のエクステンション層６３は、ゲート電極５３の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５３下部のシリコン基板１の領域がチャネル領域となる。 図３以降には、１対のエクステンション層６３および１対のポケット層７３になった状態を示している。 【００６１】ここで、ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、所定方向からの注入が終了すると、次に、シリコン基板１を所定角度で面内回転させて再び注入を行うというように、シリコン基板１を断続的に回転させることで、ゲート電極５３の側面外方のシリコン基板１内に斜め方向からＮ型不純物を注入しても良い。 【００６２】なお、注入軸がシリコン基板１に対して垂直な場合を０°とすると、シリコン基板１を傾ける角度は、０°〜５０°の範囲とすれば良い。 シリコン基板１
を傾けることで、ポケット層７３はシリコン基板１の主面に対して斜め方向に延在するように形成され、その先端部はゲート電極５３の下部の領域まで延在する。 ポケット層７３はゲート電極５３の下部の領域にできるだけ入り込むようにすることが望ましいが、傾斜角度が０°
の場合、すなわち注入軸がシリコン基板１に対して垂直な場合でも、注入されたイオンは、散乱や、その後プロセスにおける熱拡散によって水平方向にも広がり、ゲート電極５３の下部にもポケット層７３が延在することになる。 【００６３】また、イオンの散乱は深い位置への注入ほど顕著になり、ポケット注入は、エクステンション注入よりも深い位置に行うので、ポケット注入の方が水平方向へのイオンの広がりが大きく、エクステンション層６
３はポケット層７３に覆われる形状となる。 【００６４】ポケット層７３はソース・ドレイン層とは反対の導電型の不純物を含み、ドレイン層からの空乏層の水平方向の広がりを抑制してパンチスルーを防止する目的で設けられている。 なお、ポケット層７３はゲート電極５３の下部において局所的に不純物濃度を高めているだけなので、しきい値電圧を上昇させることはない。
なお、ポケット注入は必ずしも行わなくても良い。 【００６５】次に、図３に示す工程において、高電圧Ｐ
ＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、
Ｐ型不純物、例えばボロン（Ｂ）をイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６４１を形成する。 【００６６】イオン注入条件は、ボロンの場合は、注入エネルギー３〜２０ｋｅＶでドーズ量５×１０ ¹² 〜１×
１０ ¹⁴ ｃｍ ^-2とする。 また、２フッ化ボロン（ＢＦ ₂ ）
の場合であれば、注入エネルギー１５〜１００ｋｅＶ
で、ドーズ量５×１０ ¹² 〜１×１０ ¹⁴ ｃｍ ^-2とする。 【００６７】続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入してＮ型不純物７４１を形成する。
この注入条件は、注入エネルギー４０ｋｅＶ〜１４０ｋ
ｅＶ、ドーズ量１×１０ ¹² 〜１×１０ ¹³ ｃｍ ^-2とする。
また、リンの場合であれば、注入エネルギー２０〜７０
ｋｅＶで、ドーズ量１×１０ ¹² 〜１×１０ ¹³ ｃｍ ^-2とする。 なお、両方の混合注入でも良い。 ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。 【００６８】図３は、写真製版によるパターニングにより高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ２で覆い、ゲート電極５４を注入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにエクステンション注入およびポケット注入を行っている状態を示している。 【００６９】なお、１対のＰ型不純物層６４１および１
対のＮ型不純物層７４１は、熱処理により１対のエクステンション層６４および１対のポケット層７４となり、
１対のエクステンション層６４は、ゲート電極５４の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５４下部のシリコン基板１の領域がチャネル領域となる。 図４以降には、１対のエクステンション層６４および１対のポケット層７４になった状態を示している。 【００７０】次に、図４に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１を形成する。 このシリコン酸化膜ＯＸ１の厚さは５〜３０ｎ
ｍである。 この後、図５に示す工程において、シリコン酸化膜ＯＸ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１を残し、ゲート電極５１〜５４の側面にオフセットサイドウォール９を形成する。 【００７１】なお、オフセットサイドウォール９の形成においては、シリコン酸化膜のエッチバックを行うが、
この際に場合によってはシリコン基板１も若干（数ｎ
ｍ）エッチングされることがある。 そこで、オフセットサイドウォール９の形成後に選択エピタキシャル成長を行い、エッチングにより削られたシリコン基板１を復元するようにしても良い。 【００７２】選択エピタキシャル成長は、例えばＣＶＤ
（Chemical Vapor Deposition）装置において、原料ガスとしてシランガスを用い、成長温度５００〜８００℃
とすることで、ソース・ドレイン層などのシリコン層上のみにシリコン層を結晶成長させることができる。 この場合、酸化膜上には成長させないようにするため、結晶成長速度は１０Å／ｓｅｃ以下に保つことが望ましい。
なお、シリコン基板１のエッチングが問題にならない程度である場合には、この工程は行わなくても良いことは言うまでもない。 【００７３】次に、図６に示す工程において、低電圧Ｎ
ＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、
Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６１１を形成する。 【００７４】イオン注入条件は、ヒ素の場合は、注入エネルギー０．１〜１０ｋｅＶでドーズ量２×１０ ¹⁴ 〜５
×１０ ¹⁵ ｃｍ ^-2とする。 【００７５】続いて、シリコン基板１内にボロン等のＰ
型不純物をイオン注入して、１対のＰ型不純物層７１１
を形成する。 この注入条件は、注入エネルギー３ｋｅＶ
〜１５ｋｅＶ、ドーズ量１×１０ ¹³ 〜５×１０ ¹³ ｃｍ ^-2
とする。 ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。 【００７６】図６は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスクＲＭ３で覆い、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして、低電圧ＮＭＯＳ領域Ｌ
ＮＲにエクステンション注入およびポケット注入を行っている状態を示している。 【００７７】なお、１対のＮ型不純物層６１１および１
対のＰ型不純物層７１１は、熱処理により１対のエクステンション層６１および１対のポケット層７１となり、
１対のエクステンション層６１は、ゲート電極５１の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５１下部のシリコン基板１の領域がチャネル領域となる。 図７以降には、１対のエクステンション層６１および１対のポケット層７１になった状態を示している。 【００７８】次に、図７に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成する。 このシリコン酸化膜ＯＸ２の厚さは５〜３０ｎ
ｍであり、ゲート電極５１〜５４の側面においてはオフセットサイドウォールとして機能し、後の工程で不要な部分が除去されてオフセットサイドウォール１０となる。 なお、シリコン酸化膜ＯＸ２はゲート電極およびゲート絶縁膜の側面にのみ残るように、この段階でエッチバックしても良い。 【００７９】次に、図８に示す工程において、低電圧Ｐ
ＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、
Ｐ型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６２１を形成する。 【００８０】イオン注入条件は、ボロンの場合は、注入エネルギー０．１〜５ｋｅＶでドーズ量１×１０ ¹⁴ 〜５
×１０ ¹⁵ ｃｍ ^-2とする。 なお、シリコン基板１表面上のシリコン酸化膜ＯＸ２を除去せずにエクステンション注入する場合は、注入されたボロンは、その一部がシリコン酸化膜ＯＸ２内に止まる。 しかし、シリコン酸化膜Ｏ
Ｘ２内のボロンはこの後のプロセスにおいて受ける熱処理によってシリコン基板１中に拡散し、エクステンション層に加わる。 【００８１】続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入して１対のＮ型不純物７２１を形成する。 この注入条件は、注入エネルギー３０ｋｅＶ〜１
２０ｋｅＶ、ドーズ量１×１０ ¹³ 〜５×１０ ¹³ ｃｍ ^-2とする。 ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。 【００８２】図８は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲＭ４で覆い、ゲート電極５２およびオフセットサイドウォール９およびゲート電極５２のシリコン酸化膜ＯＸ
２を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにエクステンション注入およびポケット注入を行っている状態を示している。 【００８３】なお、１対のＰ型不純物層６２１および１
対のＮ型不純物層７２１は、熱処理により１対のエクステンション層６２および１対のポケット層７２となり、
エクステンション層６２は、ゲート電極５２の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５２下部のシリコン基板１の領域がチャネル領域となる。 図９以降には、１対のエクステンション層６２および１対のポケット層７２になった状態を示している。 【００８４】次に、図９に示す工程において、シリコン基板１の全面を覆うように、シリコン窒化膜ＳＮ１を形成する。 このシリコン窒化膜ＳＮ１の厚さは３０〜１０
０ｎｍである。 【００８５】次に、図１０に示す工程において、シリコン窒化膜ＳＮ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面、正確にはゲート電極５１〜５４の側面部のそれぞれのオフセットサイドウォール１０の側面にシリコン窒化膜ＳＮ
１を残し、サイドウォール絶縁膜１１を形成する。 【００８６】なお、シリコン窒化膜ＳＮ１のエッチバックに続いて、ゲート電極５１〜５４上およびシリコン基板１上に形成されたシリコン酸化膜ＯＸ２を除去することで、オフセットサイドウォール１０を得る。 【００８７】次に、図１１に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８１および８３を形成する（ソース・ドレイン注入）。 【００８８】イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜１００ｋｅＶでドーズ量１×１０ ¹⁵ 〜５
×１０ ¹⁶ ｃｍ ^-2とする。 【００８９】ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。 熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。 なお、熱処理時間が０秒であっても、最高温度に到達するまでと、最高温度から常温にまで下降するまでの間に熱処理が進行する。 【００９０】図１１は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ５で覆い、ゲート電極５１、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５３、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧Ｎ
ＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにソース・ドレイン注入を行っている状態を示している。 【００９１】次に、図１２に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８２および８４を形成する（ソース・ドレイン注入）。 【００９２】イオン注入条件は、ボロンの場合は、注入エネルギー１〜１０ｋｅＶでドーズ量１×１０ ¹⁵ 〜５×
１０ ¹⁶ ｃｍ ^-2とする。 また、２フッ化ボロンの場合であれば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０ ¹⁵ 〜５×１０ ¹⁶ ｃｍ ^-2とする。 【００９３】ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。 熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。 【００９４】図１２は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ６で覆い、ゲート電極５２、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５４、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧Ｐ
ＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソース・ドレイン注入を行っている状態を示している。 【００９５】次に、図１３に示す工程において、シリコン基板１の全面を覆うように、コバルト（Ｃｏ）等の高融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。 その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ ₂ ）１５および１６を形成することで、低電圧対応のＣＭＯＳトランジスタ１０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂ
が得られる。 【００９６】＜Ａ−２． 作用効果＞以上説明したように、実施の形態１に係る製造方法によれば、低電圧対応のＣＭＯＳトランジスタ１００Ａにおいては、ＮＭＯＳ
トランジスタのエクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして形成し、ＰＭＯＳトランジスタのエクステンション層６２は、ゲート電極５２、オフセットサイドウォール９および１０を注入マスクとして形成するので、エクステンション層６２形成のためのイオン注入層６２１は、
エクステンション層６１形成のためのイオン注入層６１
１に比べてその配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６２のゲートオーバーラップ長さが、エクステンション層６１のそれよりも長くなることを抑制できる。 【００９７】このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。 また、ゲート−
ドレイン間での電流リークが増大することを防止して、
待機電力消費の増加を抑制できる。 【００９８】また、エクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして形成するので、エクステンション層６１形成のためのイオン注入層は、ゲート電極５１の近くに形成され、エクステンション層６１がゲート下部にまで延在せずにオーバーラップ部分が存在しなくなってＮＭＯＳトランジスタのチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題は発生しない。 【００９９】なお、本実施の形態では、低電圧対応のＣ
ＭＯＳトランジスタ１００Ａにおいては、ＰＭＯＳトランジスタのエクステンション層６２形成のためのイオン注入層６２１の配設間隔を、エクステンション層６１形成のためのイオン注入層６１１の配設間隔よりも広くなるようにしているが、高電圧対応のＣＭＯＳトランジスタ１００Ｂは従来的な手法で形成している。 これは、高電圧部のＭＯＳトランジスタでは、ショートチャネル効果の抑制よりもホットキャリア耐性を保つことが重要だからである。 すなわち、ショートチャネル効果の抑制とホットキャリア耐性とはトレードオフ関係にあり、高電圧部ではホットキャリア耐性を保つためにショートチャネル効果の抑制を犠牲にしているからである。 【０１００】＜Ｂ． 実施の形態２＞ ＜Ｂ−１． 製造方法＞本発明に係る実施の形態２の半導体装置の製造方法として、ＣＭＯＳトランジスタ２００
ＡおよびＣＭＯＳトランジスタ２００Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図１４〜図２８を用いて説明する。 なお、ＣＭＯＳ
トランジスタ２００Ａは低電圧対応であり、ＣＭＯＳトランジスタ２００Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図２８において示される。 なお、以下の説明においては、図１〜図１３を用いて説明した実施の形態１と同一の構成については同一の符号を付し、重複する説明は省略する。 【０１０１】まず、図１を用いて説明した工程を経て、
図１４に示すように、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいては、選択的に形成されたゲート絶縁膜３上に、それぞれゲート電極５１および５２が配設され、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、選択的に形成されたゲート絶縁膜４上に、それぞれゲート電極５３および５４が配設された構成を得る。 【０１０２】次に、図１５に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１を形成する。 このシリコン酸化膜ＯＸ１１の厚さは５〜３
０ｎｍである。 この後、図１６に示す工程において、シリコン酸化膜ＯＸ１１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１１を残し、ゲート電極５
１〜５４の側面にオフセットサイドウォール９を形成する。 なお、オフセットサイドウォール９の形成後において選択エピタキシャル成長により半導体基板１を復元しても良いことは実施の形態１において説明した通りである。 【０１０３】次に、図１７に示す工程において、高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６３１を形成する（エクステンション注入）。 【０１０４】イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜５０ｋｅＶでドーズ量５×１０ ¹² 〜１×
１０ ¹⁴ ｃｍ ^-2とする。 また、リンの場合であれば、注入エネルギー１０〜３０ｋｅＶで、ドーズ量５×１０ ¹² 〜
１×１０ ¹⁴ ｃｍ ^-2とする。 なお、両方の混合注入でも良い。 【０１０５】続いて、シリコン基板１内にボロン等のＰ
型不純物をイオン注入して１対のＰ型不純物層７３１を形成する（ポケット注入）。 この注入条件は、注入エネルギー３ｋｅＶ〜１５ｋｅＶ、ドーズ量１×１０ ¹² 〜１
×１０ ¹³ ｃｍ ^-2とする。 ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは実施の形態１において説明した通りである。 また、ポケット注入は必ずしも行わなくても良い。 【０１０６】図１７は、写真製版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ１１で覆い、ゲート電極５３およびオフセットサイドウォール９を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮＲにエクステンション注入およびポケット注入を行っている状態を示している。 【０１０７】なお、１対のＮ型不純物層６３１および１
対のＰ型不純物層７３１は、熱処理により１対のエクステンション層６３および１対のポケット層７３となり、
１対のエクステンション層６３は、ゲート電極５３の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５３下部のシリコン基板１の領域がチャネル領域となる。 図１８以降には、１対のエクステンション層６３および１対のポケット層７３になった状態を示している。 【０１０８】次に、図１８に示す工程において、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６４１を形成する。 【０１０９】イオン注入条件は、ボロンの場合は、注入エネルギー３〜２０ｋｅＶでドーズ量５×１０ ¹² 〜１×
１０ ¹⁴ ｃｍ ^-2とする。 また、２フッ化ボロンの場合であれば、注入エネルギー１５〜１００ｋｅＶで、ドーズ量５×１０ ¹² 〜１×１０ ¹⁴ ｃｍ ^-2とする。 【０１１０】続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入して１対のＮ型不純物層７４１を形成する。 この注入条件は、注入エネルギー４０ｋｅＶ〜
１４０ｋｅＶ、ドーズ量１×１０ ¹² 〜１×１０ ¹³ ｃｍ ^-2
とする。 また、リンの場合であれば、注入エネルギー２
０〜７０ｋｅＶで、ドーズ量１×１０ ¹² 〜１×１０ ¹³ ｃ
ｍ ^-2とする。 なお、両方の混合注入でも良い。 ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは実施の形態１において説明した通りである。 【０１１１】図１８は、写真製版によるパターニングにより高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ１２で覆い、ゲート電極５４およびオフセットサイドウォール９を注入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにエクステンション注入およびポケット注入を行っている状態を示している。 【０１１２】なお、１対のＰ型不純物層６４１および１
対のＮ型不純物層７４１は、熱処理により１対のエクステンション層６４および１対のポケット層７４となり、
１対のエクステンション層６４は、ゲート電極５４の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５４下部のシリコン基板１の領域がチャネル領域となる。 図１９以降には、１対のエクステンション層６４および１対のポケット層７４になった状態を示している。 【０１１３】次に、図１９に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１２
を形成する。 このシリコン酸化膜ＯＸ１２の厚さは５〜
３０ｎｍである。 なお、オフセットサイドウォール９はシリコン酸化膜ＯＸ１２と一体となり、オフセットサイドウォール９の部分での厚さは、他の部分よりも厚くなる。 【０１１４】この後、図２０に示す工程において、シリコン酸化膜ＯＸ１２を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面のみにシリコン酸化膜ＯＸ１２を残し、ゲート電極５１
〜５４の側面にオフセットサイドウォール９０を形成する。 【０１１５】次に、図２１に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、１対のＮ型不純物層６１１を形成する。 【０１１６】イオン注入条件は、ヒ素の場合は、注入エネルギー０．１〜１０ｋｅＶでドーズ量２×１０ ¹⁴ 〜５
×１０ ¹⁵ ｃｍ ^-2とする。 【０１１７】続いて、シリコン基板１内にボロン等のＰ
型不純物をイオン注入して１対のＰ型不純物層７１１を形成する。 この注入条件は、注入エネルギー３ｋｅＶ〜
１５ｋｅＶ、ドーズ量１×１０ ¹³ 〜５×１０ ¹³ ｃｍ ^-2とする。 ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。 【０１１８】図２１は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスクＲＭ１３で覆い、ゲート電極５１およびオフセットサイドウォール９０を注入マスクとして、低電圧ＮＭＯＳ
領域ＬＮＲにエクステンション注入およびポケット注入を行っている状態を示している。 【０１１９】なお、１対のＮ型不純物層６１１および１
対のＰ型不純物層７１１は、熱処理により１対のエクステンション層６１および１対のポケット層７１となり、
１対のエクステンション層６１は、ゲート電極５１の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５１下部のシリコン基板１の領域がチャネル領域となる。 図２２以降には、１対のエクステンション層６１および１対のポケット層７１になった状態を示している。 【０１２０】次に、図２２に示す工程において、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ１３
を形成する。 このシリコン酸化膜ＯＸ１３の厚さは５〜
３０ｎｍであり、ゲート電極５１〜５４の側面においてはオフセットサイドウォールとして機能し、後の工程で不要な部分が除去されてオフセットサイドウォール１０
となる。 なお、シリコン酸化膜ＯＸ２はゲート電極およびゲート絶縁膜の側面にのみ残るように、この段階でエッチバックしても良い。 【０１２１】次に、図２３に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、１対のＰ型不純物層６２１を形成する。 【０１２２】イオン注入条件は、ボロンの場合は、注入エネルギー０．１〜５ｋｅＶでドーズ量１×１０ ¹⁴ 〜５
×１０ ¹⁵ ｃｍ ^-2とする。 なお、シリコン基板１表面上のシリコン酸化膜ＯＸ２を除去せずにエクステンション注入する場合は、注入されたボロンは、その一部がシリコン酸化膜ＯＸ１３内に止まる。 しかし、シリコン酸化膜ＯＸ１３内のボロンはこの後のプロセスにおいて受ける熱処理によってシリコン基板１中に拡散し、エクステンション層６２に加わる。 【０１２３】続いて、シリコン基板１内にヒ素等のＮ型不純物をイオン注入して１対のＮ型不純物層７２１を形成する。 この注入条件は、注入エネルギー３０〜１２０
ｋｅＶ、ドーズ量１×１０ ¹³ 〜５×１０ ¹³ ｃｍ ^-2とする。 ポケット注入に際しては、シリコン基板１の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。 【０１２４】図２３は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲＭ１４で覆い、ゲート電極５２およびオフセットサイドウォール９０およびゲート電極５２の側面のシリコン酸化膜ＯＸ１３を注入マスクとして、低電圧ＰＭＯＳ
領域ＬＰＲにエクステンション注入およびポケット注入を行っている状態を示している。 【０１２５】なお、１対のＰ型不純物層６２１および１
対のＮ型不純物層７２１は、熱処理により１対のエクステンション層６２および１対のポケット層７２となり、
１対のエクステンション層６２は、ゲート電極５２の下部の半導体基板１を間に挟んで対向して配設される。 この場合、ゲート電極５２下部のシリコン基板１の領域がチャネル領域となる。 図２４以降には、１対のエクステンション層６２および１対のポケット層７２になった状態を示している。 【０１２６】次に、図２４に示す工程において、シリコン基板１の全面を覆うように、シリコン窒化膜ＳＮ１を形成する。 このシリコン窒化膜ＳＮ１の厚さは３０〜１
００ｎｍである。 【０１２７】次に、図２５に示す工程において、シリコン窒化膜ＳＮ１を異方性エッチングにより全面的にエッチバックすることで、ゲート電極５１〜５４の側面、正確にはゲート電極５１〜５４の側面部のそれぞれのオフセットサイドウォール１０の側面にシリコン窒化膜ＳＮ
１を残し、サイドウォール絶縁膜１１を形成する。 【０１２８】なお、シリコン窒化膜ＳＮ１のエッチバックに続いて、ゲート電極５１〜５４上およびシリコン基板１上に形成されたシリコン酸化膜ＯＸ１３を除去することで、オフセットサイドウォール１０を得る。 【０１２９】次に、図２６に示す工程において、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８１および８３を形成する（ソース・ドレイン注入）。 【０１３０】イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜１００ｋｅＶでドーズ量１×１０ ¹⁵ 〜５
×１０ ¹⁶ ｃｍ ^-2とする。 【０１３１】ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。 熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。 【０１３２】図２６は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ１５で覆い、ゲート電極５１、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５３、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮ
Ｒにソース・ドレイン注入を行っている状態を示している。 【０１３３】次に、図１２に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８２および８４を形成する（ソース・ドレイン注入）。 【０１３４】イオン注入条件は、ボロンの場合は、注入エネルギー１〜１０ｋｅＶでドーズ量１×１０ ¹⁵ 〜５×
１０ ¹⁶ ｃｍ ^-2とする。 また、２フッ化ボロンの場合であれば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０ ¹⁵ 〜５×１０ ¹⁶ ｃｍ ^-2とする。 【０１３５】ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。 熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。 【０１３６】図２７は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ６で覆い、ゲート電極５２、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５４、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ
にソース・ドレイン注入を行っている状態を示している。 【０１３７】次に、図２８に示す工程において、シリコン基板１の全面を覆うように、コバルト（Ｃｏ）等の高融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。 その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ ₂ ）１５および１６を形成することで、低電圧対応のＣＭＯＳトランジスタ２０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂ
が得られる。 【０１３８】＜Ｂ−２． 作用効果＞以上説明したように、実施の形態２に係る製造方法によれば、低電圧対応のＣＭＯＳトランジスタ２００Ａにおいては、ＮＭＯＳ
トランジスタのエクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９０を注入マスクとして形成し、ＰＭＯＳトランジスタのエクステンション層６２は、ゲート電極５２、オフセットサイドウォール９０および１０を注入マスクとして形成するので、エクステンション層６２形成のためのイオン注入層６２１
は、エクステンション層６１形成のためのイオン注入層６１１に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６２のゲートオーバーラップ長さが、エクステンション層６１のそれよりも長くなることを抑制できる。 【０１３９】このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。 また、ゲート−
ドレイン間での電流リークが増大することを防止して、
待機電力消費の増加を抑制できる。 【０１４０】また、エクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９０を注入マスクとして形成するので、エクステンション層６１形成のためのイオン注入層６１１は、ゲート電極５１の近くに形成され、エクステンション層６１がゲート下部にまで延在せずにオーバーラップ部分が存在しなくなってＮ
ＭＯＳトランジスタのチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題は発生しない。 【０１４１】さらに、高電圧対応のＣＭＯＳトランジスタ２００Ｂにおいては、ＰＭＯＳトランジスタのエクステンション層６４は、ゲート電極５４およびオフセットサイドウォール９を注入マスクとして形成するので、エクステンション層６４形成のためのイオン注入層６４１
は、ゲート電極から比較的離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６４のゲートオーバーラップ長さが、必要以上に長くなることを抑制できる。
従って、高電圧対応のＣＭＯＳトランジスタ２００Ｂにおいても、ショートチャネル効果を抑制でき、ホットキャリア耐性の保持とショートチャネル効果の抑制のバランスを改善できる。 【０１４２】＜Ｃ． 実施の形態３＞ ＜Ｃ−１． 製造方法＞本発明に係る実施の形態３の半導体装置の製造方法として、ＣＭＯＳトランジスタ３００
ＡおよびＣＭＯＳトランジスタ３００Ｂを有する半導体装置の製造方法について、製造工程を順に示す断面図である図２９〜図３３を用いて説明する。 なお、ＣＭＯＳ
トランジスタ３００Ａは低電圧対応であり、ＣＭＯＳトランジスタ３００Ｂは高電圧対応であり、それぞれの構成は最終工程を説明する図３３において示される。 なお、以下の説明においては、図１〜図１３を用いて説明した実施の形態１と同一の構成については同一の符号を付し、重複する説明は省略する。 【０１４３】実施の形態１において、図１〜図１１を用いて説明した工程を経て、図２９に示すように、ゲート電極５１〜５４の側面、正確にはゲート電極５１〜５４
の側面部のそれぞれのオフセットサイドウォール１０の側面にサイドウォール絶縁膜１１が形成され、ゲート電極５１、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５３、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＮＭＯ
Ｓ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに、１対のソース・ドレイン層８１および８３を形成した構成を得る。 【０１４４】次に、図３０に示す工程において、シリコン基板１の全面を覆うように、シリコン窒化膜ＳＮ２を形成する。 このシリコン窒化膜ＳＮ２の厚さは１０〜５
０ｎｍである。 なお、シリコン窒化膜の代わりにシリコン酸化膜を形成しても良いし、シリコン酸化膜とシリコン窒化膜との多層膜を形成しても良い。 【０１４５】次に、図３１に示す工程において、シリコン窒化膜ＳＮ２を異方性エッチングにより全面的にエッチバックすることで、全てのサイドウォール絶縁膜１１
の側面にサイドウォール絶縁膜１２を形成する。 【０１４６】次に、図３２に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８２および８４を形成する（ソース・ドレイン注入）。 【０１４７】イオン注入条件は、ボロンの場合は、注入エネルギー１〜１０ｋｅＶでドーズ量１×１０ ¹⁵ 〜５×
１０ ¹⁶ ｃｍ ^-2とする。 また、２フッ化ボロンの場合であれば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０ ¹⁵ 〜５×１０ ¹⁶ ｃｍ ^-2とする。 【０１４８】ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。 熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。 【０１４９】図１２は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ６で覆い、ゲート電極５２、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５４、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧Ｐ
ＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソース・ドレイン注入を行っている状態を示している。 【０１５０】次に、図１３に示す工程において、シリコン基板１の全面を覆うように、コバルト（Ｃｏ）等の高融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。 その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ ₂ ）１５および１６を形成することで、低電圧対応のＣＭＯＳトランジスタ１０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂ
が得られる。 低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧Ｎ
ＭＯＳ領域ＨＮＲにおけるシリコン基板１の表面内に、
Ｎ型不純物、例えばヒ素をイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８１
および８３を形成する（ソース・ドレイン注入）。 【０１５１】イオン注入条件は、ヒ素の場合は、注入エネルギー１０〜１００ｋｅＶでドーズ量１×１０ ¹⁵ 〜５
×１０ ¹⁶ ｃｍ ^-2とする。 【０１５２】ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。 熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。 【０１５３】図２６は、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲＭ１５で覆い、ゲート電極５１、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとし、またゲート電極５３、オフセットサイドウォール９０、オフセットサイドウォール１０、サイドウォール絶縁膜１１を注入マスクとして、それぞれ低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮ
Ｒにソース・ドレイン注入を行っている状態を示している。 【０１５４】次に、図１２に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１の表面内に、Ｐ型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ１対のソース・ドレイン層８２および８４を形成する（ソース・ドレイン注入）。 【０１５５】イオン注入条件は、ボロンの場合は、注入エネルギー１〜１０ｋｅＶでドーズ量１×１０ ¹⁵ 〜５×
１０ ¹⁶ ｃｍ ^-2とする。 また、２フッ化ボロンの場合であれば、注入エネルギー５〜５０ｋｅＶで、ドーズ量１×
１０ ¹⁵ 〜５×１０ ¹⁶ ｃｍ ^-2とする。 【０１５６】ソース・ドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。 熱処理条件は、
温度８００〜１１００℃、熱処理時間（最高温度を保つ時間として定義）は０〜３０秒とする。 【０１５７】図１２は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲＭ３１で覆い、ゲート電極５２、オフセットサイドウォール９、オフセットサイドウォール１０、サイドウォール絶縁膜１１および１２を注入マスクとし、またゲート電極５４、オフセットサイドウォール９、オフセットサイドウォール１
０、サイドウォール絶縁膜１１および１２を注入マスクとして、それぞれ低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにソース・ドレイン注入を行っている状態を示している。 【０１５８】次に、図３３に示す工程において、シリコン基板１の全面を覆うように、コバルト（Ｃｏ）等の高融点金属膜をスパッタリング法や蒸着法により形成し、
３５０〜６００℃の高温処理により、シリコン基板１の露出面と高融点金属膜との接触部分や、ゲート電極５１
〜５４の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。 その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ ₂ ）１５および１６を形成することで、低電圧対応のＣＭＯＳトランジスタ３０
０Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂ
が得られる。 【０１５９】＜Ｃ−２． 作用効果＞以上説明したように、実施の形態３に係る製造方法によれば、低電圧対応のＣＭＯＳトランジスタ１００Ａにおいては、エクステンション層６２形成のためのイオン注入層６２１は、エクステンション層６１形成のためのイオン注入層６１１
に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層６２のゲートオーバーラップ長さが、エクステンション層６１
のそれよりも長くなることを抑制できる。 また、低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂにおいて、ＰＭＯＳトランジスタのソース・ドレイン層８２および８４形成のためのイオン注入層は、ＮＭＯＳトランジスタのソース・ドレイン層８１および８３形成のためのイオン注入層に比べてゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしても、ソースドレイン層からチャネル領域への不純物拡散を抑制することができる。 【０１６０】このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることをより確実に防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。 また、ゲート−ドレイン間での電流リークが増大することをより確実に防止して、待機電力消費の増加を抑制できる。 【０１６１】また、エクステンション層６１は、ゲート電極５１およびオフセットサイドウォール９を注入マスクとして形成するので、エクステンション層６１形成のためのイオン注入層６１１は、ゲート電極５１の近くに形成され、エクステンション層６１がゲート下部にまで延在せず、オーバーラップ部分が存在しなくなってＮＭ
ＯＳトランジスタのチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題は発生しない。 【０１６２】 【発明の効果】本発明に係る請求項１記載の半導体装置の製造方法によれば、Ｐ型不純物のイオン注入により形成される第２のイオン注入層の配設間隔が、Ｎ型不純物のイオン注入により形成される第１のイオン注入層の配設間隔よりも広くなるので、第２のイオン注入層が第２
のゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、より拡散しやすいＰ型不純物が拡散したとしても、第２のエクステンション層のゲートオーバーラップ長さが、第１のエクステンション層よりも長くなることを抑制できる。 このような構造を採ることで、ＰＭＯＳトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート−ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。 また、ゲート−ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。 【０１６３】本発明に係る請求項２記載の半導体装置の製造方法によれば、第２のエクステンション層は、第２
のゲート電極、第１および第２のオフセットサイドウォールを注入マスクとして形成するので、第２のイオン注入層を、第２のゲート電極から離して形成できる。 また、第１のエクステンション層は、第１のゲート電極および第１のオフセットサイドウォールを注入マスクとして形成するので、第１のイオン注入層は、第１のゲート電極の近くに形成でき、第１のエクステンション層が第１のゲート下部にまで延在せずにオーバーラップ部分が存在しなくなってＮＭＯＳトランジスタのチャネルとソース・ドレイン間が絶縁されて動作電流が減少するという問題が発生しない。 【０１６４】本発明に係る請求項３記載の半導体装置の製造方法によれば、第２のＰＭＯＳトランジスタの第４
のエクステンション層は、第４のゲート電極およびオフセットサイドウォールを注入マスクとして形成するので、第４のエクステンション層形成のためのイオン注入層６４１は、第４のゲート電極から比較的離れた位置に形成され、その後のプロセスにおける熱処理により、より拡散しやすいＰ型不純物が拡散したとしても、第４のエクステンション層のゲートオーバーラップ長さが、必要以上に長くなることを抑制できる。 【０１６５】本発明に係る請求項４記載の半導体装置の製造方法によれば、オフセットサイドウォールよりも厚い第１のオフセットサイドウォールを簡便に得ることができる。 【０１６６】本発明に係る請求項５記載の半導体装置の製造方法によれば、ＰＭＯＳトランジスタを構成する第２のソース・ドレイン層は、第１のゲート電極、第１、
第２のオフセットサイドウォール、第１および第２のサイドウォール絶縁膜を注入マスクとして形成されるので、第２のソース・ドレイン層形成のためのイオン注入層は、第２のゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、より拡散しやすいＰ型不純物が拡散したとしても、ソースドレイン層からチャネル領域への不純物拡散を抑制することができる。 【０１６７】本発明に係る請求項６記載の半導体装置の製造方法によれば、第２のエクステンション層形成のための第１のイオン注入層を形成する前に、半導体基板上の第１の絶縁膜を異方性エッチングによって除去するので、第１のゲート電極の側面のみに第１のオフセットサイドウォールを形成でき、また、半導体基板上に第２の絶縁膜を残した状態でＰ型不純物をイオン注入するので、第２の絶縁膜を除去する手間を省くことができる。

【図面の簡単な説明】 【図１】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図２】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図３】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図４】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図５】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図６】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図７】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図８】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図９】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図１０】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図１１】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図１２】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図１３】 本発明に係る実施の形態１の半導体装置の製造工程を示す図である。 【図１４】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図１５】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図１６】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図１７】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図１８】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図１９】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２０】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２１】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２２】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２３】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２４】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２５】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２６】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２７】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２８】 本発明に係る実施の形態２の半導体装置の製造工程を示す図である。 【図２９】 本発明に係る実施の形態３の半導体装置の製造工程を示す図である。 【図３０】 本発明に係る実施の形態３の半導体装置の製造工程を示す図である。 【図３１】 本発明に係る実施の形態３の半導体装置の製造工程を示す図である。 【図３２】 本発明に係る実施の形態３の半導体装置の製造工程を示す図である。 【図３３】 本発明に係る実施の形態３の半導体装置の製造工程を示す図である。 【図３４】 エクステンション層がゲート電極の下部に必要以上に延在した状態を示す図である。 【図３５】 エクステンション層がゲート電極の下部に必要以上に延在した場合の問題点を説明する図である。 【図３６】 エクステンション層がゲート電極の下部に必要以上に延在した場合の問題点を説明する図である。 【図３７】 エクステンション層がゲート電極の下部に必要以上に延在した場合の問題点を説明する図である。 【図３８】 エクステンション層がゲート電極の下部に必要以上に延在することを防止する構成を示す図である。 【図３９】 エクステンション層がゲート電極の下部に必要以上に延在することを防止する構成の問題点を説明する図である。 【図４０】 従来の半導体装置の製造工程を示す図である。 【図４１】 従来の半導体装置の製造工程を示す図である。 【図４２】 従来の半導体装置の製造工程を示す図である。 【図４３】 従来の半導体装置の製造工程を示す図である。 【図４４】 従来の半導体装置の製造工程を示す図である。 【図４５】 従来の半導体装置の製造工程を示す図である。 【図４６】 従来の半導体装置の製造工程を示す図である。 【符号の説明】 １ シリコン基板、３，４ ゲート絶縁膜、９，１０，
９０ オフセットサイドウォール、１１，１２ サイドウォール絶縁膜、５１〜５４ ゲート電極、６１〜６４
エクステンション層、８１〜８４ ソース・ドレイン層、６１１，６３１ Ｎ型不純物層、６２１，６４１
Ｐ型不純物層、ＯＸ１，ＯＸ２，ＯＸ１１，ＯＸ１２，
ＯＸ１３ シリコン酸化膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾田 秀一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内Ｆターム(参考） 5F048 AA00 AA05 AC03 BA01 BB06 BB07 BB08 BB12 BB16 BC06 BD04 BE03 BF06 DA25 DA27 DA30